JPH03204710A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03204710A JPH03204710A JP182890A JP182890A JPH03204710A JP H03204710 A JPH03204710 A JP H03204710A JP 182890 A JP182890 A JP 182890A JP 182890 A JP182890 A JP 182890A JP H03204710 A JPH03204710 A JP H03204710A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に定電流回路として機能
する半導体装置に関する。
する半導体装置に関する。
従来、この種の半導体装置は、第３図に一例の回路図が
示されるように、定電圧源回路２８、およびそれぞれ第
１および第２の出力端子として作用する出力端子５７お
よび５８に対応して、抵抗２４および２７、Ｐチャネル
ＭＯＳトランジスタ２５および演算増幅器２６を含んで
構成されている。ＰチャネルＭＯＳトランジスタ２５の
ソースには抵抗１を介して電源電圧ＶＤＤが供給される
とともに、ドレインは、抵抗２７を経由して接地され、
ゲートには、演算増幅器２６の出力が接続されている。
示されるように、定電圧源回路２８、およびそれぞれ第
１および第２の出力端子として作用する出力端子５７お
よび５８に対応して、抵抗２４および２７、Ｐチャネル
ＭＯＳトランジスタ２５および演算増幅器２６を含んで
構成されている。ＰチャネルＭＯＳトランジスタ２５の
ソースには抵抗１を介して電源電圧ＶＤＤが供給される
とともに、ドレインは、抵抗２７を経由して接地され、
ゲートには、演算増幅器２６の出力が接続されている。
第３図において、出力端子５８を介して、抵抗２７に流
れる出力電流ｒ、は、抵抗２４の抵抗値をＲ１電源電圧
をＶＤＤ、定電圧電源回路２８の出力電圧をＶｒとする
と、次式にて表わされる。
れる出力電流ｒ、は、抵抗２４の抵抗値をＲ１電源電圧
をＶＤＤ、定電圧電源回路２８の出力電圧をＶｒとする
と、次式にて表わされる。
ｒｔ＝ （ｖｏｏ−Ｖｒ） ／ Ｒ−−−−−−−−−
−−−（ｔ）従って、上記（１）式において、ｖｏＤ、
ＶｒおよびＲが一定である場合には、電流１１は、常時
一定となり定電流回路として機能する。
−−−（ｔ）従って、上記（１）式において、ｖｏＤ、
ＶｒおよびＲが一定である場合には、電流１１は、常時
一定となり定電流回路として機能する。
上述した従来の半導体装置においては、前記（１）式に
て示されるように、出力電流■１を規制する要素として
電源電圧ＶＤＤが関与しており、従って、この電源電圧
が変動する場合には、その電圧変動に対応して出力電流
■□も変動し、定電流源回路としての機能を果し得ない
という欠点がある。
て示されるように、出力電流■１を規制する要素として
電源電圧ＶＤＤが関与しており、従って、この電源電圧
が変動する場合には、その電圧変動に対応して出力電流
■□も変動し、定電流源回路としての機能を果し得ない
という欠点がある。
本発明の半導体装置は、定電流源回路を形成する半導体
装置において、ソースに対しては、第１の抵抗を介して
所定の電源電圧Ｖ。Ｄが供給され、ドレインは第２の抵
抗を経由して接地されるとともに、ゲートには第１の演
算出力電圧が入力されるＰチャネルＭＯ３トランジスタ
と、正相入力として所定の正相入力電圧Ｖ＋が入力され
、逆相入力として前記ＰチャネルＭＯ３トランジスタの
ソースが接続されて、前記第１の演算出力電圧を出力す
る第１の演算増幅器と、ドレインに対しては、第３の抵
抗を介して前記電源電圧ＶＤＤが供給され、ソースは第
４の抵抗を経由して接地されるとともに、ゲートには第
２の演算出力電圧が入力されて、ドレインより前記正相
入力電圧Ｖ＋を出力するＮチャネルＭＯ３トランジスタ
と、正相入力として所定の定電圧源回路の出力電圧Ｖｒ
が入力され、逆相入力として前記ＮチャネルＭＯＳトラ
ンジスタのソースが接続されて、前記第２の演算出力電
圧を出力する第２の演算増幅器と、を備えて構成される
。
装置において、ソースに対しては、第１の抵抗を介して
所定の電源電圧Ｖ。Ｄが供給され、ドレインは第２の抵
抗を経由して接地されるとともに、ゲートには第１の演
算出力電圧が入力されるＰチャネルＭＯ３トランジスタ
と、正相入力として所定の正相入力電圧Ｖ＋が入力され
、逆相入力として前記ＰチャネルＭＯ３トランジスタの
ソースが接続されて、前記第１の演算出力電圧を出力す
る第１の演算増幅器と、ドレインに対しては、第３の抵
抗を介して前記電源電圧ＶＤＤが供給され、ソースは第
４の抵抗を経由して接地されるとともに、ゲートには第
２の演算出力電圧が入力されて、ドレインより前記正相
入力電圧Ｖ＋を出力するＮチャネルＭＯ３トランジスタ
と、正相入力として所定の定電圧源回路の出力電圧Ｖｒ
が入力され、逆相入力として前記ＮチャネルＭＯＳトラ
ンジスタのソースが接続されて、前記第２の演算出力電
圧を出力する第２の演算増幅器と、を備えて構成される
。
また、本発明の半導体装置は、定電流源回路を形成する
半導体装置において、ソースに対しては、第１の抵抗を
介して所定の電源電圧ｖＤｌ）が供給され、ドレインは
第２の抵抗を経由して接地されるとともに、ゲートには
第１の演算出力電圧が入力されるＰチャネルＭＯ３トラ
ンジスタと、正相入力として所定の第１および第２の正
相入力電圧ｖ１＋またはｖ２＋が入力され、逆相入力と
して前記ＰチャネルＭＯ３トランジスタのソースが接続
されて、前記第１の演算出力電圧を出力する第１の演算
増幅器と、ドレインに対しては、第３および第４の抵抗
を介して前記電源電圧ＶＤＤが供給され、ソースは第５
の抵抗を経由して接地されるとともに、ゲートには第２
の演算出力電圧が入力されて、ドレインならびに前記第
３、第４の抵抗の接続点より、それぞれ第１および第２
の正相入力電圧ｖ１゜およびｖ２＋を出力するＮチャネ
ルＭＯＳトランジスタと、正相入力として所定の定電圧
源回路の出力電圧Ｖ、が入力され、逆相入力として前記
ＮチャネルＭＯＳトランジスタのソースが接続されて、
前記第２の演算出力電圧を出力する第２の演算増幅器と
、前記ＮチャネルＭＯＳトランジスタのドレインならび
に前記第３、第４の抵抗の接続点から出力される第１お
よび第２の正相入力電圧ｖ１＋およびｖ２＋を入力し、
何れか一方を選択して前記第１の演算増幅器に出力する
切替回路と、を備えて構成してもよい。
半導体装置において、ソースに対しては、第１の抵抗を
介して所定の電源電圧ｖＤｌ）が供給され、ドレインは
第２の抵抗を経由して接地されるとともに、ゲートには
第１の演算出力電圧が入力されるＰチャネルＭＯ３トラ
ンジスタと、正相入力として所定の第１および第２の正
相入力電圧ｖ１＋またはｖ２＋が入力され、逆相入力と
して前記ＰチャネルＭＯ３トランジスタのソースが接続
されて、前記第１の演算出力電圧を出力する第１の演算
増幅器と、ドレインに対しては、第３および第４の抵抗
を介して前記電源電圧ＶＤＤが供給され、ソースは第５
の抵抗を経由して接地されるとともに、ゲートには第２
の演算出力電圧が入力されて、ドレインならびに前記第
３、第４の抵抗の接続点より、それぞれ第１および第２
の正相入力電圧ｖ１゜およびｖ２＋を出力するＮチャネ
ルＭＯＳトランジスタと、正相入力として所定の定電圧
源回路の出力電圧Ｖ、が入力され、逆相入力として前記
ＮチャネルＭＯＳトランジスタのソースが接続されて、
前記第２の演算出力電圧を出力する第２の演算増幅器と
、前記ＮチャネルＭＯＳトランジスタのドレインならび
に前記第３、第４の抵抗の接続点から出力される第１お
よび第２の正相入力電圧ｖ１＋およびｖ２＋を入力し、
何れか一方を選択して前記第１の演算増幅器に出力する
切替回路と、を備えて構成してもよい。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示す回路図である。第１図
に示されるように、本実施例は、定電圧源回路９、およ
びそれぞれ第１および第２の出力端子として指定される
出力端子５１および５２に対応して、それぞれ第１、第
２、第３および第４の抵抗として指定される抵抗１，４
．５および８と、ＰチャネルＭＯＳトランジスタ２と、
それぞれ第１および第２の演算増幅器として指定される
演算増幅器３および７と、ＮチャネルＭＯＳトランジス
タ６と、を備えて構成される。
は、本発明の第１の実施例を示す回路図である。第１図
に示されるように、本実施例は、定電圧源回路９、およ
びそれぞれ第１および第２の出力端子として指定される
出力端子５１および５２に対応して、それぞれ第１、第
２、第３および第４の抵抗として指定される抵抗１，４
．５および８と、ＰチャネルＭＯＳトランジスタ２と、
それぞれ第１および第２の演算増幅器として指定される
演算増幅器３および７と、ＮチャネルＭＯＳトランジス
タ６と、を備えて構成される。
第１図において、ＰチャネルＭＯＳトランジスタ２のソ
ースならびにＮチャネルＭＯＳトランジスタ６のドレイ
ンには、それぞれ抵抗１および５を介して電源電圧ＶＤ
Ｄが供給されており、ＰチャネルＭＯＳトランジスタ２
のドレインならびにＮチャネルＭＯ８ｔ−ランジスタロ
のソースは、それぞれ抵抗４および８を経由して接地さ
れている。
ースならびにＮチャネルＭＯＳトランジスタ６のドレイ
ンには、それぞれ抵抗１および５を介して電源電圧ＶＤ
Ｄが供給されており、ＰチャネルＭＯＳトランジスタ２
のドレインならびにＮチャネルＭＯ８ｔ−ランジスタロ
のソースは、それぞれ抵抗４および８を経由して接地さ
れている。
演算増幅器３に対する正相入力ならびに逆相入力として
は、それぞれ、ＮチャネルＭＯＳトランジスタロのドレ
インとＰチャネルＭＯＳトランジスタ２のソースとが接
続され、また演算増幅器３の出力はＰチャネルＭＯＳト
ランジスタ２のゲートに接続されている。演算増幅器７
に対する正相入力ならびに逆相入力としては、それぞれ
、定電圧源回路９の出力電圧と、ＮチャネルＭＯＳトラ
ンジスタロのソースとが接続され、演算増幅器７の出力
はＮチャネルＭＯＳトランジスタ６のゲートに接続され
ている。
は、それぞれ、ＮチャネルＭＯＳトランジスタロのドレ
インとＰチャネルＭＯＳトランジスタ２のソースとが接
続され、また演算増幅器３の出力はＰチャネルＭＯＳト
ランジスタ２のゲートに接続されている。演算増幅器７
に対する正相入力ならびに逆相入力としては、それぞれ
、定電圧源回路９の出力電圧と、ＮチャネルＭＯＳトラ
ンジスタロのソースとが接続され、演算増幅器７の出力
はＮチャネルＭＯＳトランジスタ６のゲートに接続され
ている。
抵抗１（第１の抵抗）および抵抗６（第３の抵抗）の抵
抗値を、それぞれＲ１（１−α）およびＲ３（１−α）
とする。ここに、αの値は、それぞれの抵抗値Ｒ１およ
びＲ１におけるバラつきによる分散の割合を表わしてい
る。今、定電圧源回路９の出力電圧Ｖ、、第４の抵抗と
して指定される抵抗８の抵抗値をＲ４とすると、抵抗８
に流れる電流■２は、次式にて表わされる。
抗値を、それぞれＲ１（１−α）およびＲ３（１−α）
とする。ここに、αの値は、それぞれの抵抗値Ｒ１およ
びＲ１におけるバラつきによる分散の割合を表わしてい
る。今、定電圧源回路９の出力電圧Ｖ、、第４の抵抗と
して指定される抵抗８の抵抗値をＲ４とすると、抵抗８
に流れる電流■２は、次式にて表わされる。
１２＝ Ｖ、／ Ｒ４−−−−・−（２）また、演算増
幅器３に対する正相入力の電位Ｖ＋は、電源電圧ＶＤＤ
に対応して、次式にて表わされる。
幅器３に対する正相入力の電位Ｖ＋は、電源電圧ＶＤＤ
に対応して、次式にて表わされる。
Ｖ、−Ｖｏｏ ＶｒＲ３（１（Ｚ）／Ｒ４−（３）
従って、第１の抵抗として指定される抵抗１に流れる電
流Ｉ、は、次式にて表わすことができる。
従って、第１の抵抗として指定される抵抗１に流れる電
流Ｉ、は、次式にて表わすことができる。
Ｒ１（１−α）
Ｒ１・Ｒ４
上記（４）式により明らかなように、抵抗４に流れる電
流１３に対しては、電源電圧Ｖ。Ｄは全く関与しない。
流１３に対しては、電源電圧Ｖ。Ｄは全く関与しない。
従って、電流Ｉ３は、定電圧源回路９の出力電圧ｖ１と
、それぞれ第１、第２および第４の抵抗として指定され
る抵抗１．５および８の抵抗値のみによって一義的に規
定される。すなわち、本発明においては、抵抗４に流れ
る出力電流■、は、電源電圧の変動により影響を受ける
ことがない。
、それぞれ第１、第２および第４の抵抗として指定され
る抵抗１．５および８の抵抗値のみによって一義的に規
定される。すなわち、本発明においては、抵抗４に流れ
る出力電流■、は、電源電圧の変動により影響を受ける
ことがない。
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例を示す回路図である。第１図
に示されるように、本実施例は、定電圧源回路２３、そ
れぞれ第１および第２の出力端子として指定される出力
端子５３および５４、およびそれぞれ第１および第２の
入力端子として指定される入力端子５５および５６に対
応して、それぞれ第１、第２、第３、第４および第５の
抵抗として指定される抵抗ｔｏ、 １３．１４．１５お
よび１８と、ＰチャネルＭＯ３トランジスタ１１と、そ
れぞれ第１および第２の演算増幅器として指定される演
算増幅器１２およびＩ７と、ＮチャネルＭＯＳトランジ
スタ１６と、それぞれ第１および第２のトランスファー
・ゲートとして指定されるトランスファー・ゲート１９
および２０と、それぞれ第１および第２のインバータと
して指定されるインバータ２１および２２と、を備えて
構成される。
は、本発明の第２の実施例を示す回路図である。第１図
に示されるように、本実施例は、定電圧源回路２３、そ
れぞれ第１および第２の出力端子として指定される出力
端子５３および５４、およびそれぞれ第１および第２の
入力端子として指定される入力端子５５および５６に対
応して、それぞれ第１、第２、第３、第４および第５の
抵抗として指定される抵抗ｔｏ、 １３．１４．１５お
よび１８と、ＰチャネルＭＯ３トランジスタ１１と、そ
れぞれ第１および第２の演算増幅器として指定される演
算増幅器１２およびＩ７と、ＮチャネルＭＯＳトランジ
スタ１６と、それぞれ第１および第２のトランスファー
・ゲートとして指定されるトランスファー・ゲート１９
および２０と、それぞれ第１および第２のインバータと
して指定されるインバータ２１および２２と、を備えて
構成される。
第２図において、ＰチャネルＭＯＳトランジスタ１２の
ソースならびにＮチャネルＭＯＳトランジスタ１６のド
レインには、それぞれ抵抗１０ならびにＲ５，１４を介
して電源電圧ＶＤＤが供給されており、ＰチャネルＭＯ
Ｓトランジスタ１２のドレインならびにＮチャネルＭＯ
Ｓトランジスタ１６のソースは、それぞれ抵抗１３およ
び１８を経由して接地されている。
ソースならびにＮチャネルＭＯＳトランジスタ１６のド
レインには、それぞれ抵抗１０ならびにＲ５，１４を介
して電源電圧ＶＤＤが供給されており、ＰチャネルＭＯ
Ｓトランジスタ１２のドレインならびにＮチャネルＭＯ
Ｓトランジスタ１６のソースは、それぞれ抵抗１３およ
び１８を経由して接地されている。
演算増幅器１２に対する正相入力ならびに逆相入力とし
ては、それぞれ、トランスファー・ゲート１９および２
０の一端と、ＰチャネルＭＯ３トランジスタ１１のソー
スとが接続され、演算増幅器Ｉ２の出力はＰチャネルＭ
ＯＳトランジスタ１１のゲートに接続されている。また
、演算増幅器１７に対する正相入力ならびに逆相入力と
しては、それぞれ、定電圧源回路２３の出力電圧と、Ｎ
チャネルＭＯＳトランジスタ１６のソースとが接続され
、演算増幅器１７の出力はＮチャネルＭＯＳトランジス
タ１６のゲートに接続されている。
ては、それぞれ、トランスファー・ゲート１９および２
０の一端と、ＰチャネルＭＯ３トランジスタ１１のソー
スとが接続され、演算増幅器Ｉ２の出力はＰチャネルＭ
ＯＳトランジスタ１１のゲートに接続されている。また
、演算増幅器１７に対する正相入力ならびに逆相入力と
しては、それぞれ、定電圧源回路２３の出力電圧と、Ｎ
チャネルＭＯＳトランジスタ１６のソースとが接続され
、演算増幅器１７の出力はＮチャネルＭＯＳトランジス
タ１６のゲートに接続されている。
入力端子５５および５６は、それぞれインバータ２１の
入力側およびトランスファー・ゲート１９のＮチャネル
ＭＯＳトランジスタのゲートと、インバータ２２の入力
側およびトランスファー・ゲート２０のＮチャネルＭＯ
Ｓトランジスタのゲートとに接続され、インバータ２１
および２２の出力側は、それぞれトランスファ・ゲート
１９および２０のＰチャネルＭＯＳトランジスタのゲー
トに接続されている。
入力側およびトランスファー・ゲート１９のＮチャネル
ＭＯＳトランジスタのゲートと、インバータ２２の入力
側およびトランスファー・ゲート２０のＮチャネルＭＯ
Ｓトランジスタのゲートとに接続され、インバータ２１
および２２の出力側は、それぞれトランスファ・ゲート
１９および２０のＰチャネルＭＯＳトランジスタのゲー
トに接続されている。
トランスファー・ゲート１９は、入力端子５５がＨレベ
ルの場合には導通状態となり、Ｌレベルの場合には断の
状態となる。トランスファー・ゲート２０においても全
く同様であり、入力端子５６がＨレベルの場合には導通
状態となり、Ｌレベルの場合には断の状態となる。然し
なから、入力端子５５および５６は、同時にＨレベルに
なることはない、すなわち、一方のトランスファー・ゲ
ートが導通状態になっている時には、他方のトランスフ
ァー・ゲートは断の状態にある。このトランスファー・
ゲート１９および２０は、演算増幅器１２に対する第１
および第２の正相入力電圧ｖ１やおよびｖ２＋を切替え
る機能を有している。
ルの場合には導通状態となり、Ｌレベルの場合には断の
状態となる。トランスファー・ゲート２０においても全
く同様であり、入力端子５６がＨレベルの場合には導通
状態となり、Ｌレベルの場合には断の状態となる。然し
なから、入力端子５５および５６は、同時にＨレベルに
なることはない、すなわち、一方のトランスファー・ゲ
ートが導通状態になっている時には、他方のトランスフ
ァー・ゲートは断の状態にある。このトランスファー・
ゲート１９および２０は、演算増幅器１２に対する第１
および第２の正相入力電圧ｖ１やおよびｖ２＋を切替え
る機能を有している。
抵抗１０（第１の抵抗）、抵抗１４（第３の抵抗）およ
び抵抗１５（第４の抵抗）の抵抗値を、それぞれＲ１（
１−α） 、Ｒ３（１−α）およびＲ４（１−α）とし
、抵抗１ｇ＜第５の抵抗）の抵抗値をＲ２とする。入力
端子５５および５６におけるレベルを、それぞれＨレベ
ルおよびＬレベルとすると、定電圧源回路２３の出力電
圧をＶｒ、演算増幅器１２の第１の正相入力電圧をＶ、
＋とじて、抵抗１３（第２の抵抗）に流れる出力電流Ｉ
２□は、次式にて表わされる。
び抵抗１５（第４の抵抗）の抵抗値を、それぞれＲ１（
１−α） 、Ｒ３（１−α）およびＲ４（１−α）とし
、抵抗１ｇ＜第５の抵抗）の抵抗値をＲ２とする。入力
端子５５および５６におけるレベルを、それぞれＨレベ
ルおよびＬレベルとすると、定電圧源回路２３の出力電
圧をＶｒ、演算増幅器１２の第１の正相入力電圧をＶ、
＋とじて、抵抗１３（第２の抵抗）に流れる出力電流Ｉ
２□は、次式にて表わされる。
Ｒ１（１−α）
Ｒ１・Ｒ１
また、入力端子５５および５６におけるレベルを、それ
ぞれＬレベルおよびＨレベルとすると、定電圧源回路２
３の出力電圧をＶ、、演算増幅器１２の第２の正相入力
電圧をｖ２＋とじて、抵抗１３（第２の抵抗）に流れる
出力電流Ｉ２□は、次式にて表わされる。
ぞれＬレベルおよびＨレベルとすると、定電圧源回路２
３の出力電圧をＶ、、演算増幅器１２の第２の正相入力
電圧をｖ２＋とじて、抵抗１３（第２の抵抗）に流れる
出力電流Ｉ２□は、次式にて表わされる。
ｖｏｏ ｖ。
２２
ＲＩ（１−α）
Ｒ１（１−α）
上記の（５）式および（６）式により明らかなように、
抵抗１３に流れる出力電流１２１および■２□に対して
は、電源電圧Ｖ。Ｄは全く関与しておらず、従って、出
力電流■２□およびＩ２２は、定電圧源回路２３の出力
電圧Ｖｒと、それぞれ第１、第３、第４および第５の抵
抗として指定される抵抗１０，１４．１５および１８の
抵抗値の組合せによって一義的に規定される。すなわち
、本発明においては、抵抗１３に流れる出力電流１２１
および１２２は、電源電圧の変動により影響を受けるこ
とがない。
抵抗１３に流れる出力電流１２１および■２□に対して
は、電源電圧Ｖ。Ｄは全く関与しておらず、従って、出
力電流■２□およびＩ２２は、定電圧源回路２３の出力
電圧Ｖｒと、それぞれ第１、第３、第４および第５の抵
抗として指定される抵抗１０，１４．１５および１８の
抵抗値の組合せによって一義的に規定される。すなわち
、本発明においては、抵抗１３に流れる出力電流１２１
および１２２は、電源電圧の変動により影響を受けるこ
とがない。
なお、この第２の実施例においては、トランスファー−
ゲート１９および２０の作用を介して、演算増幅器１２
に対する正相入力電圧を、第１および第２の正相入力電
圧ｖ１＋おおびｖ２＋に切替えることが可能であり、従
って、出力電流値を切替えることができるという利点が
ある。また、本実施例おいては、ＮチャネルＭＯ３トラ
ンジスタ１６のドレインに対して、２個の第３および第
４の抵抗を介して電源電圧ＶＤＤが供給されている場合
についての説明を行っているが、本発明の適用により、
船釣には、複数個の抵抗を用いることにより、出力定電
流の値をより多く選択することができるように構成する
ことも可能である。
ゲート１９および２０の作用を介して、演算増幅器１２
に対する正相入力電圧を、第１および第２の正相入力電
圧ｖ１＋おおびｖ２＋に切替えることが可能であり、従
って、出力電流値を切替えることができるという利点が
ある。また、本実施例おいては、ＮチャネルＭＯ３トラ
ンジスタ１６のドレインに対して、２個の第３および第
４の抵抗を介して電源電圧ＶＤＤが供給されている場合
についての説明を行っているが、本発明の適用により、
船釣には、複数個の抵抗を用いることにより、出力定電
流の値をより多く選択することができるように構成する
ことも可能である。
以上、詳細に説明したように、本発明は、定電流源回路
を形成する半導体装置において、所定の定電圧源回路の
出力電圧を参照して、前記定電流源回路に含まれる第１
の演算増幅器に対する正相入力電圧を出力するトランジ
スタ回路を備えることにより、供給電源電圧の変動時お
いても、出力電流値における変動を排除することができ
るという効果がある。
を形成する半導体装置において、所定の定電圧源回路の
出力電圧を参照して、前記定電流源回路に含まれる第１
の演算増幅器に対する正相入力電圧を出力するトランジ
スタ回路を備えることにより、供給電源電圧の変動時お
いても、出力電流値における変動を排除することができ
るという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１，４，５，８，１０．１３．１４、Ｉ５
．１８・・・・・・抵抗、２，１１．２５．２４．２７
・・・・・・ＰチャネルＭＯＳトランジスタ、３，７．
１２．１７．２６・・・・・・演算増幅器、６．Ｉ６・
−・・・・ＮチャネルＭＯＳトランジスタ、９．２３．
２８・・・・・・定電圧源回路、１９．２０・・・・・
・トランスファー・ゲート、２１．２２・・・・・・イ
ンバータ。
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１，４，５，８，１０．１３．１４、Ｉ５
．１８・・・・・・抵抗、２，１１．２５．２４．２７
・・・・・・ＰチャネルＭＯＳトランジスタ、３，７．
１２．１７．２６・・・・・・演算増幅器、６．Ｉ６・
−・・・・ＮチャネルＭＯＳトランジスタ、９．２３．
２８・・・・・・定電圧源回路、１９．２０・・・・・
・トランスファー・ゲート、２１．２２・・・・・・イ
ンバータ。
Claims (1)
- 【特許請求の範囲】 １、定電流源回路を形成する半導体装置において、 ソースに対しては、第１の抵抗を介して所定の電源電圧
Ｖ＿Ｄ＿Ｄが供給され、ドレインは第２の抵抗を経由し
て接地されるとともに、ゲートには第１の演算出力電圧
が入力されるＰチャネルＭＯＳトランジスタと、 正相入力として所定の正相入力電圧Ｖ＿＋が入力され、
逆相入力として前記ＰチャネルＭＯＳトランジスタのソ
ースが接続されて、前記第１の演算出力電圧を出力する
第１の演算増幅器と、 ドレインに対しては、第３の抵抗を介して前記電源電圧
Ｖ＿Ｄ＿Ｄが供給され、ソースは第４の抵抗を経由して
接地されるとともに、ゲートには第２の演算出力電圧が
入力されて、ドレインより前記正相入力電圧Ｖ＿＋を出
力するＮチャネルＭＯＳトランジスタと、 正相入力として所定の定電圧源回路の出力電圧Ｖ＿ｒが
入力され、逆相入力として前記ＮチャネルＭＯＳトラン
ジスタのソースが接続されて、前記第２の演算出力電圧
を出力する第２の演算増幅器と、 を備えることを特徴とする半導体装置。 ２、定電流源回路を形成する半導体装置において、 ソースに対しては、第１の抵抗を介して所定の電源電圧
Ｖ＿Ｄ＿Ｄが供給され、ドレインは第２の抵抗を経由し
て接地されるとともに、ゲートには第１の演算出力電圧
が入力されるＰチャネルＭＯＳトランジスタと、 正相入力として所定の第１および第２の正相入力電圧Ｖ
＿１＿＋およびＶ＿２＿＋が入力され、逆相入力として
前記ＰチャネルＭＯＳトランジスタのソースが接続され
て、前記第１の演算出力電圧を出力する第１の演算増幅
器と、 ドレインに対しては、第３および第４の抵抗を介して前
記電源電圧Ｖ＿Ｄ＿Ｄが供給され、ソースは第５の抵抗
を経由して接地されるとともに、ゲートには第２の演算
出力電圧が入力されて、ドレインならびに前記第３、第
４の抵抗の接続点より、それぞれ第１および第２の正相
入力電圧Ｖ＿１＿＋およびＶ＿２＿＋を出力するＮチャ
ネルＭＯＳトランジスタと、 正相入力として所定の定電圧源回路の出力電圧Ｖ＿ｒが
入力され、逆相入力として前記ＮチャネルＭＯＳトラン
ジスタのソースが接続されて、前記第２の演算出力電圧
を出力する第２の演算増幅器と、 前記ＮチャネルＭＯＳトランジスタのドレインならびに
前記第３、第４の抵抗の接続点から出力される第１およ
び第２の正相入力電圧Ｖ＿１＿＋およびＶ＿２＿＋を入
力し、何れか一方を選択して前記第１の演算増幅器に出
力する切替回路と、 を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP182890A JPH03204710A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP182890A JPH03204710A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204710A true JPH03204710A (ja) | 1991-09-06 |
Family
ID=11512425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP182890A Pending JPH03204710A (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11993230B2 (en) | 2017-06-13 | 2024-05-28 | Koito Manufacturing Co., Ltd. | Vehicle cleaner system and vehicle including vehicle cleaner system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136261A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Current inversion circuit |
-
1990
- 1990-01-08 JP JP182890A patent/JPH03204710A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136261A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Current inversion circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11993230B2 (en) | 2017-06-13 | 2024-05-28 | Koito Manufacturing Co., Ltd. | Vehicle cleaner system and vehicle including vehicle cleaner system |
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