JPH03204969A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に１トランジスタ１キ
ヤパシタ型メモリセルを有する半導体装置の記憶保持特
性の信頼性を向上し得る構造およびその製造方法に関す
るものである。

［従来の技術］ 第１３図に示したブロック図を用いて、−船釣なダイナ
ミック型半導体メモリ（ＤｙｎａｍｉｃＲａｎｄｏｍ　
　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）の回路構成を説明す
る。ＤＲＡＭは、単位記憶情報を蓄積するメモリセルを
複数個行列状に配列して構成したメモリセルアレイ１を
備えている。さらに、周辺回路としてメモリセルを選択
するためのアドレス信号（Ａｏ　＝Ａｇ　　；　ＩＭｂ
　ｉ　ｔの場合）を外部から受取るローアンドカラムア
ドレスバッファ２と、そのアドレス信号をデコードする
ことによりメモリセルを指定するためのロウデコーダ３
およびカラムデコーダ４と、指定されたメモリセルにス
トアされた信号を増幅して読出すセンスリフレッシュア
ンプ５と、データ入出力のためデータインバッファ６お
よびデータアウトバッファ７と、クロック信号φ１およ
びφ２を発生するクロックジェネレータ８とを含んでい
る。クロックジェネレータ８は外部からロウアドレスス
トローブ信号Ｗτ１と、カラムアドレスストローブ信号
ＣＡＳとを受けるように構成されている。

第１４図は、メモリセルアレイ１を構成するメモリセル
の等価回路図である。メモリセル９は１個のトランスフ
ァゲートトランジスタ１０と１個のキャパシタ１１とか
ら構成される。トランスファゲートトランジスタ１０の
ゲート電極は、ワード線１２に接続され、ソース・ドレ
イン領域の一方はビット線１３に、また他方はキャパシ
タ１１の一方の電極に接続されている。

ＤＲＡＭはメモリセルのキャパシタ内の信号電荷の有無
によってデータを記憶している。そして、各ワード線を
指定してメモリセルを選択し、選択されたメモリセルの
キャパシタの信号電荷の有無に応じた微小信号をビット
線から読出しセンスアンプで増幅してデータの有無を判
定するものである。メモリセルキャパシタに蓄積される
信号電荷は成る程度の時間が経つとリーク電流などの撹
乱によって消失する。したがって、データを記憶し続け
るためには、定期的に各メモリセルの記憶情報を更新す
る必要がある。このために行なわれる回路動作がリフレ
ッシュ動作と呼ばれるものである。すなわち、第１３図
および第１４図を参照して、具体的な動作は、ワード線
を選択してそのワード線に接続されているメモリセルを
活性化した後、各ビット線対応に設けられているセンス
アンプでメモリセルからの微小信号を増幅し、これを再
びメモリセルへ戻すことによってリフレッシュ動作が行
なわれる。このようなリフレッシュ動作を、行アドレス
を順次変更しながらすべてのワード線について実行する
と、メモリセルアレイ内のすべての情報が更新される。

リフレッシュ動作はメモリセル内に信号電荷が保持され
ている時間よりも短い周期で繰返し行なう必要がある。

したがって、信号電荷の保持時間が短いほどリフレッシ
ュの動作回数、いわゆるリフレッシュ分割数が大きくな
る。

次に、第１４図に示されたメモリセル９の断面構造図を
第１５図に示す。第１５図を参照して、半導体基板１４
表面には素子分離用の厚いフィールド酸化膜１５が形成
されている。さらに、フィールド酸化膜１５によって囲
まれた半導体基板１４表面上にはトランスファゲートト
ランジスタ１０およびキャパシタ１１が形成されている
。

トランスファゲートトランジスタ１０は半導体基板１４
表面上にゲート酸化膜１６を介して形成されたゲート電
極（ワード線）１２を備えている。

ゲート電極１２の周囲は絶縁用のシリコン酸化膜１７で
覆われている。特に、ゲート電極１２の側壁に形成され
たシリコン酸化膜１７はいわゆるサイドウオール構造を
構成している。また、半導体基板１４中にはゲート電極
１２に自己整合する位置関係で低濃度のｎ−不純物領域
１８ａ、１９ａが形成されている。さらに、シリコン酸
化膜１７のサイドウオールに自己整合する位置関係で高
濃度のｎ゛不純物領域１８ｂ、１９ｂが形成されている
。このｎ−不純物領域１８ａ、１９ａとｎ＋不純物領域
１８ｂ、１９ｂとによっていわゆるＬＤＤ　（Ｌｉｇｈ
ｔ　ｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造が形成さ
れている。そして、このＬＤＤ構造の不純物領域がソー
ス・ドレイン領域１８．１９となる。

キャパシタ１１は不純物をドーピングした下部電極２０
とシリコン窒化膜またはシリコン酸化膜、あるいはシリ
コン窒化膜とシリコン酸化膜の多層膜などからなる誘電
体膜２１と、不純物をドーピングしたポリシリコンから
なる上部電極２２の積層構造を有している。このキャパ
シタ１１は、下部電極２０がトランスファゲートトラン
ジスタ１０のゲート電極１２の上部に形成されている。

さらに、下部電極２０の一部はトランスファゲートトラ
ンジスタ１０の一方のｎ１ソース・ドレイン領域１９ｂ
に接続されている。このように、キャパシタ１１の一部
がトランスファゲートトランジスタ１０の上部に形成さ
れた構造を有するものをスタックドキャパシタと称し、
さらにこのようなキャパシタを含むＤＲＡＭをスタック
ドタイプのＤＲＡＭと称す。

なお、図示は省略するが、周辺回路においても上記した
ＬＤＤ構造を有するＭＯＳ　（Ｍ　ｅ　ｔ　ａ　１０ｘ
ｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　トランジス
タが用いられている。

ここで、ＭＯＳトランジスタのＬＤＤ構造の効果につい
て説明する。このＬＤＤ構造の採用の背景としてＤＲＡ
Ｍの高集積化の進展がある。すなわち、ＤＲＡＭの高集
積化に伴なってＭＯＳトランジスタの構造が微細化され
るに至り、いわゆるショートチャネル効果が生じ、種々
の問題を引き起こした。すなわち、ショートチャネルに
よりチャネル領域での電界強度が増加し、ドレイン近傍
でホットキャリアの生成を生じ、これがゲート酸化膜中
にトラップされたり表面準位を生成したりする。その結
果、しきい値電圧の変動あるいは相互コンダクタンスの
低下といった特性劣化を引き起こした。このようなホッ
トキャリアによる特性変動を防止するために、低濃度の
ｎ−不純物領域と高濃度のｎ“不純物領域とがオフセッ
トされて形成されたＬＤＤ構造が考案された。ＬＤＤ構
造の低濃度のｎ−不純物領域は、ｐｎ接合の接合傾斜を
緩やかにすることにより電界強度を緩和してホットキャ
リアの生成を抑制するものである。そして、この低濃度
のｎ−不純物領域は、その拡散幅および不純物濃度を厳
密に制御することが要求される。

次に、第１６Ａ図ないし第１６Ｉ図を用いてＤＲＡＭの
製造工程について説明する。このようなりＲＡＭの製造
工程は、たとえば特開昭６３−４４７５６号公報などに
示されている。なお、説明の便宜上、本図ではメモリセ
ル９と周辺回路の一部を構成するＣＭＯＳトランジスタ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　　ＭＯＳ：以下ＣＭＯ
８と称す）を取上げて例示している。

まず、第１６Ａ図に示すように、半導体基板１４の表面
にＬＯＧＯ８（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎ　　
ｏｆ　　５ｔｌｉｃｏｎ）法を用いてフィールド酸化膜
１５を形成する。なお、半導体基板１４の周辺回路領域
にはＣＭＯ３を構成するｎチャネルＭＯ８（以下ｎＭｏ
５と略す）とｐチャネルＭＯ３（以下ｐＭＯ８と略す）
形成用のｐウェル領域２３およびｎウェル領域２４が予
め形成されている。

次に、第１６Ｂ図に示すように、半導体基板１４表面に
薄いシリコン酸化膜、ポリシリコン層を順次形成する。

さらにポリシリコン層の表面に酸化膜１７．２７を形成
する。その後、リソグラフィおよびエツチング法を用い
て所定の形状にパタニングする。これによってメモリセ
ルを構成するｎＭＯｓのゲート酸化膜１６、ゲート電極
１２および周辺回路を構成するｎＭＯｓおよびｐＭ。

Ｓのゲート酸化膜２５　ａ、　２５　ｂ、ゲート電極２
６ａ、２６ｂが形成される。

さらに、第１６Ｃ図に示すように、周辺回路のｐＭＯ３
領域上をレジスト２９ａで覆った後、基板表面に低濃度
のリン（Ｐ）イオンまたは砒素（Ａｓ）イオン３０ａを
イオン注入する。このイオン注入工程によってメモリセ
ルのトランスファゲートトランジスタ１０のｎ−不純物
領域１８ａ１１９ａと周辺回路のｎＭＯｓトランジスタ
のｎ不純物領域３１とが形成される。

その後、第１６Ｄ図に示すように、基板全面に酸化膜を
堆積した後、この酸化膜を異方性エツチングする。これ
によってトランスファゲートトランジスタ１０のゲート
電極１２および周辺回路ｎＭＯＳトランジスタのゲート
電極２６ａの側壁に酸化膜のサイドウオール１７　ａ、
　２７　ａを形成する。

そして、この酸化膜のサイドウオール１７ａ１２７ａを
利用して、基板表面に高濃度の砒素（ＡＳ）やリン（Ｐ
）などのｎ不純物イオン３０ｂをイオン注入する。そし
て、このイオン注入によってトランスファゲートトラン
ジスタ１０のｎ０不純物領域１８ｂ、１９ｂと周辺回路
のｎＭＯｓトランジスタのｎ＋不純物領域３３とを形成
する。

以上の工程によってメモリセルのトランスファゲートト
ランジスタ１０のＬＤＤ構造および周辺回路のｎＭＯｓ
）ランジスタのＬＤＤ構造が構成される。

さらに、第１６Ｅ図に示すように、メモリセルの周辺回
路のｎＭＯｓトランジスタ領域の表面をレジスト２９ｂ
で覆った後、ゲート電極２６ｂの側壁のサイドウオール
２７ａを介して基板表面にボロン（Ｂ、ＢＦ２）などの
ｐ型不純物イオン３２を高濃度にイオン注入する。この
イオン注入工程によってｐＭＯＳトランジスタのｐ３不
純物領域３５．３５が形成される。そして、以上の工程
によって周辺回路のｐＭＯＳトランジスタが形成される
。

次に、以下では引き続いてメモリセルのキャパシタ１１
の製造工程に進む。第１６Ｆ図に示すように、トランジ
スタのゲート電極などが形成された基板表面にＣＶＤ（
Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いて層間膜４１を堆積した後、リソグラフ
ィおよびエツチング法を用いて層間膜４１をパターニン
グし、キャパシタの下部電極２０と基板との接続するコ
ンタクト領域を形成する。

次に第１６Ｇ図に示すように、ＣＶＤ法を用いてポリシ
リコンを堆積する。このポリシリコンは電気的導電性を
持せるためにｎ型の不純物をドーピングする必要がある
。これは、ＣＶＤ工程の際、フ十スフィン（ＰＨ３）な
どのガスを用いてドーピングするか、ポリシリコンを堆
積した後、または所定のパターニングを行なった後、イ
オン注入法を用いてリン（Ｐ）や砒素（Ａｓ）を注入し
、ドライブすることによって実現される。この後、この
ポリシリコン層をパターニングすることによってキャパ
シタ１１の下部電極２０を形成する。

さらに、第１６Ｈ図に示すように、ＣＶＤ法を用いてシ
リコン窒化膜またはシリコン酸化膜あるいはこれらの複
合膜からなるキャパシタ誘電体膜２１を形成する。さら
に、その上にＣＶＤ法を用いてドープトポリシリコン層
２２を堆積する。その後、フォトリソグラフィ法および
エツチング法を用いて所定の形状にパターニングする。

以上の工程によりキャパシタ１１が形成される。

その後、第１６Ｉ図に示すように、トランジスタやキャ
パシタなどの素子が形成された基板表面上に層間絶縁膜
４０を形成した後、所定の領域を開口してビット線１３
を形成する。

この後、第２の層間絶縁膜４２を形成した後、所定の領
域を開口して配線層４３を形成する。

以上のような工程によってＬＤＤ構造を有するトランジ
スタを含むＤＲＡＭが製造される。

このように、従来のＤＲＡＭのメモリセルのトランスフ
ァゲートトランジスタ１０は、イオン注入により形成さ
れたＬＤＤ構造のソース−ドレイン領域１８．１９を有
していた。特に、イオン注入法によって高濃度のｎ７不
純物領域１８ｂ、１９ｂを形成する場合には、半導体基
板１４表面に多くの結晶欠陥を発生させる。この結晶欠
陥はその後の活性化のための熱処理によっである程度修
復されるが完全ではない。そして、結晶欠陥が残余した
ソース・ドレイン領域１９の上部にキャパシタ１１の下
部電極２０が形成された場合、キャパシタ１１に蓄積さ
れた信号電荷がこのソース・ドレイン領域１９内の結晶
欠陥を通して基板側へ流出するリーク電流が生じる。特
に近年の素子構造の微細化に伴なって、キャパシタ容量
が低下するに至り、このキャパシタからのリーク電流に
よる信号電荷の消失は大きな割合を占めるようになった
。このために、メモリセルに蓄積される信号電荷の保持
時間が短縮化し、これに伴なってリフレッシュ動作の必
要回数が増加するなどの問題があった。

また、高濃度の不純物領域１８ｂ、１９ｂが形成された
半導体基板１４表面にはＣＶＤ炉内への搬入時などに同
時に炉内へ入り込む空気により半導体基板１４表面に生
じる巻込酸化膜が不純物の効果により増殖酸化されやす
く、この後に形成されるビット線１３あるいはキャパシ
タ１１の下部電極２０とのコンタクト不良を生じるとい
う問題もあった。

なお、キャパシタからのリーク電流の発生を改善し得る
ものとして、特開昭６４−８００６５号公報に示される
ものがある。第１７図は、上記の公報に示されるＤＲＡ
Ｍの断面構造図である。第１７図には、メモリセルアレ
イおよび周辺回路素子の断面構造が示されている。ｐ型
シリコン基板１４にはｐウェル領域１４ａとｎウェル領
域１４ｂとが形成されている。メモリセルアレイおよび
周辺回路のｎＭＯ８）ランジスタ１００はｐウェル領域
１４ａに形成されており、ｐＭＯｓトランジスタ１１０
はｎウェル領域１４ｂに形成されている。メモリセルア
レイを構成するメモリセルは、第１５図に示すメモリセ
ルと同様に１つのトランスファゲートトランジスタ１０
と１つのキャパシタ１１とから構成されている。この第
１７図に示される第２の従来例のメモリセルと第１５図
に示される第１の従来例のメモリセルとの構造上の比較
において、第２の従来例におけるメモリセルのトランス
ファゲートトランジスタ１０はキャパシタ１１と接続さ
れる側のソース・ドレイン領域１９がイオン注入によっ
て形成された低濃度のｎ不純物領域１９ａと、キャパシ
タ１１の下部電極２０からの不純物熱拡散によって形成
された高濃度のｎ＋不純物領域１９ｂとのいわゆるＬＤ
Ｄ構造を有している。また、ビット線１３に接続される
側のソース・ドレイン領域１８はイオン注入により形成
される低濃度のｎ−不純物領域１８ａと、同じくイオン
注入により形成される高濃度のｎ＋不純物領域１８ｂと
のＬＤＤ構造を有している。

この例によるトランスファゲートトランジスタ１０は、
キャパシタに接続される側のソース・ドレイン領域１９
をイオン注入法を用いずに高濃度不純物領域１９ｂを形
成することによりイオン注入による基板表面の結晶欠陥
の発生を抑制し、キャパシタからのリーク電流の発生を
低減している。

また、ビット線１３はバリアメタル層１３ａ１アルミニ
ウム層１３ｂおよび保護膜１３ｃを順次積層した３層構
造で構成されている。バリアメタル層１３ａはＭｏＳｉ
□あるいはその他の高融点金属シリサイド層さらに高融
点金属膜などで構成され、アルミニウム層１３ｂとソー
ス・ドレイン領域１８とのコンタクト部に単結晶シリコ
ンが析出するのを防止する。

第１７図の右半分には周辺回路を構成する０ＭＯ８の断
面構造図が示されている。０ＭＯ８の３ＭＯ８）ランジ
スタ１００は、ゲート絶縁膜１０１、ゲート電極１０２
、および１対のソース・ドレイン領域１０３．１０４か
ら構成されている。

各々のソース・ドレイン領域１０３．１０４は低濃度の
ｎ”不純物領域１０３ａ、１０４ａと高濃度のｎ＋不純
物領域１０３ｂ、１０４ｂとからなるＬＤＤ構造を有し
ている。さらに、このソース・ドレイン１０３．１０４
にはｎ　４’不純物領域１０３ｃ、１０４ｃが形成され
ている。このｎ＋不純物領域１．０３ｃ、１０４ｃはソ
ース・ドレイン領域１０３．１０４と配線層１０５．１
０５とのショートを防止するために設けられている。

０ＭＯ８のｐＭＯＳトランジスタ１１０は、ゲート絶縁
膜１１１、ゲート電極１１２および１対のソース・ドレ
イン領域１１３．１１４とから構成されている。ソース
・ドレイン領域１１３．１］４の各々は、低濃度のｐ不
純物領域１１３ａ、１１４ａと高濃度のｐ＋不純物領域
１１３ｂ、１１４ｂとのＬＤＤ構造を有している。

次に、この従来例の特徴点であるメモリセルのトランス
ファゲートトランジスタのソース・ドレイン領域の主要
な製造工程について説明する。第１８Ａ図ないし第１８
Ｄ図は、第１７図に示すＤＲＡＭの主要な製造工程断面
図である。第１８Ａ図は、メモリセルのトランスファゲ
ートトランジスタ１０と周辺回路のｎＭＯｓトランジス
タ１００のソース・ドレイン形成用のイオン注入工程を
示している。第１８Ａ図を参照して、ｐＭＯｓ）ランジ
スタ１１０の形成領域をレジスト１２０で覆った後、リ
ン（Ｐ）または砒素（Ａｓ）をドーズ量ＩＱ１３／ｃｍ
−”、注入エネルギ６０〜１２０ＫｅＶの条件でイオン
注入する。これにより、トランスファゲートトランジス
タ１０の低濃度のｎ不純物領域１８　ａ　ｓ　１９　ａ
とｒｘＭＯｓトランジスタ１００のｎ不純物領域１０３
ａ、１０４ａが形成される。

次に、第１８Ｂ図を参照して、レジスト１２０を除去し
た後、再度メモリセルアレイおよび周辺回路のｎＭＯｓ
）ランジメタ１００形成領域上をレジスト１２１で覆う
。そして、ＢＦ２またはＢをドーズ量１０１３／Ｃｍ−
２、注入エネルギ６０〜１ＱＱＫｅＶでｐ型半導体基板
１４にイオン注入する。これにより、ｐＭＯＳトランジ
スタ１１０の低濃度のｐ不純物領域１１３ａ、１１４ａ
が形成される。

さらに、第１８Ｃ図を参照して、トランスファゲートト
ランジスタ１０の高濃度不純物領域の形成工程について
説明する。トランスファゲートトランジスタ１０のｎ−
不純物領域１９ａの表面上にはキャパシタ１１の下部電
極２０が形成されている。キャパシタ１１の下部電極２
０には砒素またはリンがドーズ量Ｉ　Ｑ　”　／　Ｃｍ
　−２、注入エネルギ７５〜８５Ｋｅｖでイオン注入さ
れている。そして、下部電極２０中に導入されたｎ型不
純物は熱処理によってｐ型シリコン基板１４表面に拡散
する。この拡散工程によってソース・トルイン領域１９
の高濃度のｎ１不純物領域１９ｂが形成される。

第１８Ｄ図は、トランスファゲートトランジスタのソー
ス・ドレイン領域１８の高濃度領域の形成工程を示して
いる。メモリセルアレイにおいては、メモリセルの上部
に層間絶縁層１２２が形成されている。層間絶縁層１２
２はトランスファゲートトランジスタ１０のソース・ド
レイン領域１８に達するコンタクトホール１２３が形成
されている。この状態において、周辺回路のｐＭＯ８）
ランジスタ１１０の形成領域上をレジスト１２４で覆う
。そして、砒素をドーズ量１０　”／　ｃ　ｍ−２注入
エネルギ１１０〜１３０Ｋｅ　ｖでｐ型シリコン基板１
４表面にイオン注入する。これによってトランスファゲ
ートトランジスタ１０のソース・ドレイン領域１８の高
濃度のｎ３不純物領域領域１８ｂが形成される。同時に
、周辺回路のｎＭ。

Ｓトランジスタ１００において高濃度のｎ”不純物領域
１０３ｃ、１０４ｃが形成される。

このように、この第２の従来例におけるＤＲＡＭでは、
トランスファゲートトランジスタ１０のキャパシタと接
続される側のソース・ドレイン領域１９を、イオン注入
による低濃度のｎ−不純物領域１９ａと熱拡散による高
濃度のｎ“不純物領域１９ｂとのＬＤＤ構造で構成して
いる。また、ビット線１３と接続される側のソース・ド
レイン領域１８はイオン注入による低濃度のｎ−不純物
領域１８ａと同じくイオン注入による高濃度のｎ０不純
物領域１８ｂとのＬＤＤ構造を構成している。

［発明が解決しようとする課題］ 上記の第２の従来例においては、高濃度イオン注入によ
る基板表面の欠陥に起因するキャパシタからのリーク電
流の発生を抑制するために、トランスファゲートトラン
ジスタのソース・ドレイン領域の高濃度領域をキャパシ
タの下部電極からの熱拡散により形成する方法を提案し
ている。しかしながら、ＤＲＡＭの記憶容量が１６Ｍｂ
あるいは６４Ｍｂと増大するにつれて、高温度の熱処理
プロセスはその弊害が顕著となり、好ましくない。

すなわち、ＤＲＡＭの集積度が向上すると、素子構造の
微細化が進み、ＭＯＳ）ランジスタなどのチャネルが短
小化される。このような状況において高温度の熱処理プ
ロセスを使用すると、基板中の不純物領域が熱拡散しＭ
ＯＳトランジスタのショートチャネル効果が顕著となる
。このために、ＤＲＡＭの製造プロセスにおいては、高
温プロセスから低温プロセスに移行する技術が開発され
ている。このような背景を基に、上記のトランスファゲ
ートトランジスタのソース・ドレイン領域の高濃度領域
を熱拡散で形成する方法は、ＤＲＡＭのＭＯＳ）ランジ
スタのショートチャネル効果等を引起こし、ＤＲＡＭの
高集積化を阻害する要因となる。また、出願人は、キャ
パシタと接続される側のトランスファゲートトランジス
タのソース・ドレイン領域１９においては、高濃度不純
物領域１９ｂの存在はメモリの動作上さほど重要な影響
を及ぼすものではないことを確認した。

さらに、第２の従来例においては、ビット線と接続され
る側のソース・ドレイン領域１８にはイオン注入による
高濃度ｎ＋不純物領域１８ｂが形成されている。したが
って、前述したように、巻込酸化膜の生成を助長し、ビ
ット線とソース・ドレイン領域１８との間の有効なオー
ミックコンタクトを阻害するという問題を有している。

したがって、この発明は上記のような問題点を解消する
ためになされたもので、リフレッシュ特性を向上するこ
とができる半導体装置およびその製造方法を提供するこ
とを目的とする。

［課題を解決するための手段］ 請求項１にかかる半導体装置は、半導体基板の主表面に
、単位記憶電荷を蓄積するメモリセルを複数個配列した
メモリセルアレイと、このメモリセルアレイに対して所
定の記憶情報の書込・読出動作をさせるための周辺回路
とを備えている。そして、メモリセルは、半導体基板の
主表面上に延びた複数のワード線と、このワード線に交
差する方向に延びた複数のビット線との交差部近傍に形
成されており、半導体基板中に形成された１対の不純物
領域の一方がビット線に接続され、ゲート電極がワード
線に接続されたトランスファゲートトランジスタと、ト
ランスファゲートトランジスタの他方の不純物領域に接
続されたキャパシタとを備えている。また、周辺回路は
、各々が半導体基板の表面中に形成された相対的に高濃
度の領域と相対的に低濃度の領域からなる１対の不純物
領域と、半導体基板の表面上に絶縁膜を介して形成され
たゲート電極とを有する、トランスファゲートトランジ
スタと同一導電型のトランジスタとを備えている。そし
て、メモリセルのトランスファゲートの１対の不純物領
域のうち、少なくともキャパシタに接続される側の不純
物濃度は、周辺回路のトランジスタの相対的に低濃度の
不純物領域の不純物濃度とほぼ等しく設定されている。

請求項２に係る半導体装置は、メモリセルのトランスフ
ァゲートトランジスタの１対の不純物領域の双方が、周
辺回路のトランジスタの相対的に低濃度の不純物領域と
ほぼ等しい不純物濃度を有している。

請求項３に係る半導体装置は、メモリセルのトランスフ
ァゲートトランジスタのキャパシタに接続される側の不
純物領域は、周辺回路のトランジスタの相対的に低濃度
の不純物領域の不純物濃度とほぼ等しい不純物濃度を有
する領域から構成される。また、ビット線に接続される
側の不純物領域は、周辺回路のトランジスタの相対的に
低濃度の不純物領域とほぼ等しい不純物濃度を有する第
１の領域と、この第１の領域よりも高濃度の第２の領域
とから構成される。

請求項４に係る半導体装置は、メモリセルのトランスフ
ァゲートトランジスタの１対の不純物領域のうち、少な
くともキャパシタに接続される側の不純物領域は半導体
基板と不純物領域とのｐｎ接合面に沿う内周領域に、周
辺回路のトランジスタの相対的に低濃度の不純物領域と
ほぼ等しい不純物濃度を有する領域を有している。

請求項５に係る半導体装置は、メモリセルのトランスフ
ァゲートトランジスタの１対の不純物領域の双方が、半
導体基板と不純物領域とのｐｎ接合面に沿う内周領域に
、周辺回路のトランジスタの相対的に低濃度の不純物領
域とほぼ等しい不純物濃度を有する領域を有している。

請求項６に係る半導体装置は、メモリセルのトランスフ
ァゲートトランジスタのキャパシタに接続される側の不
純物領域は、半導体基板と不純物領域とのｐｎ接合面に
沿う内周領域に、周辺回路のトランジスタの相対的に低
濃度の不純物領域とほぼ等しい不純物濃度を有する領域
を有している。

また、ビット線に接続される側の不純物領域は、周辺回
路のトランジスタの相対的に低濃度の不純物領域とほぼ
等しい不純物濃度を有する第１の領域と、この第１の領
域よりも高濃度の第２の領域とから構成されている。

また請求項７に係る半導体装置の製造方法は、単一濃度
の不純物領域を備えた第１のトランジスタと、２つの異
なる濃度の二重拡散構造の不純物領域を備えた第２のト
ランジスタとが同一半導体基板上に形成された半導体装
置に関し、以下の工程を備えている。

まず半導体基板の主表面上にゲート絶縁膜を介して第１
のトランジスタのゲート電極と、第２のトランジスタの
ゲート電極とを形成する。

そして、ゲート電極をマスクとして半導体基板中に不純
物をイオン注入し、第２のトランジスタの相対的に低濃
度の不純物領域と、この低濃度の不純物領域と等しい濃
度を有する第１のトランジスタの不純物領域とを同時に
形成する。さらに、第１のトランジスタの領域の表面上
を被覆した後、第２のトランジスタのゲート電極をマス
クとして半導体基板中に不純物をイオン注入し、第２の
トランジスタの相対的に高濃度の不純物領域を形成する
。

さらに、請求項８に係る半導体装置の製造方法は、半導
体基板中に互いに異なる濃度の二重構造からなる１対の
不純物領域と、この不純物領域の表面上に形成された導
電層とを含む半導体装置に関し、以下の工程を備えてい
る。

まず、半導体基板の表面上に絶縁層およびゲート電極を
形成する。

さらに、ゲート電極をマスクとして半導体基板中に不純
物イオンをイオン注入し、相対的に低濃度の不純物領域
を形成する。

さらに、低濃度の不純物領域の表面上に不純物を含む導
電層を形成し、熱処理によって導電層の内部に含まれる
不純物を半導体基板中に拡散し、相対的に高濃度の不純
物領域を特徴する請求項９に係る半導体装置の製造方法
は、同一半導体基板上にメモリセルアレイと周辺回路と
を有し、メモリセルアレイのメモリセルは第１ＭＯＳト
ランジスタと、この第１ＭＯＳトランジスタの１対の不
純物領域に各々接続されたキャパシタとビット線とを含
み、周辺回路は第１ＭＯＳトランジスタと同導電型の第
２ＭＯＳトランジスタとを有する半導体装置に関し、以
下の工程を備えている。

まず、半導体基板の主表面上に絶縁層を介して第１ＭＯ
Ｓトランジスタのゲート電極と第２ＭＯＳトランジスタ
のゲート電極とを形成する。

次に、第１ＭＯＳトランジスタと第２ＭＯＳトランジス
タのゲート電極をマスクとして半導体基板の主表面に不
純物をイオン注入し、第２ＭＯＳトランジスタの低濃度
不純物領域と第２ＭＯＳトランジスタの低濃度不純物領
域とを形成する。さらに、第１ＭＯＳトランジスタの表
面上を被覆した後、第２ＭＯＳトランジスタのゲート電
極をマスクとして半導体基板中に不純物をイオン注入し
、第２ＭＯＳトランジスタの高濃度不純物領域を形成す
る。さらに、第１ＭＯＳトランジスタの一方の低濃度不
純物領域上にキャパシタの第１導電層、誘電体層および
第２導電層を順次形成する。さらに、第１ＭＯＳトラン
ジスタの表面上に、第１ＭＯＳトランジスタの他方の低
濃度不純物領域に達する開口部を有する層間絶縁層を形
成する。そして、層間絶縁層上および開口部内に不純物
を含む導電層からなるビット線を形成する。

［作用コ この発明においては、メモリセルを構成するトランスフ
ァゲートトランジスタの不純物領域を低濃度の不純物領
域のみで構成し、高濃度のイオン注入により形成される
高濃度不純物領域を形成しない。これにより、高濃度不
純物領域の形成のためのイオン注入により半導体基板に
生じる結晶欠陥をなくし、キャパシタに蓄積された信号
電荷のリークを抑制している。さらに、キャパシタの信
号電荷の保持時間が長くなり、メモリセルのリフレッシ
ュ動作の特性が向上する。さらに、半導体基板に含まれ
る不純物の増殖効果によって生じる巻込酸化膜の生成を
抑制する。したがって、トランスファゲートトランジス
タの不純物領域とビット線あるいはキャパシタの下部電
極とのコンタクトが改善される。

Ｅ実施例］ 以下、この発明の一実施例について図を用いて説明する
。

第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルの一部と周辺回路の一部の断面構造を示す断面
構造図である。ＤＲＡＭのメモリセルは、１個のトラン
スファゲートトランジスタ１０とこれに接続される１個
のキャパシタ１１とから構成されている。トランスファ
ゲートトランジスタ１０は、ｐ型半導体基板１４の表面
上にゲート酸化膜１６を介してリン（Ｐ）がドープされ
たポリシリコンからなるゲート電極（ワード線）１２を
有している。ゲート電極１２の周囲は酸化膜１７で覆わ
れている。また、半導体基板１４中にはゲート電極１２
に自己整合する位置関係で１対の低濃度のｎ−不純物領
域１８ａ、１９ａが形成されている。

キャパシタ１１は、下部電極２０と、誘電体膜２１と上
部電極２２との積層構造からなる。さらに、キャパシタ
の形成領域はトランスファゲートトランジスタ１０のゲ
ート電極１２上からフィールド酸化膜１５の上部にまで
延びて乗上げた構造を有している。下部電極２０は、リ
ンまたは砒素が注入されたポリシリコンもしくはリンま
たは砒素がＣＶＤ形成時にドーピングされたいわゆるド
ープトポリシリコンによって形成される。また、キャパ
シタの誘電体膜２１はシリコン窒化膜で形成されており
、特に図示されていないが、そのシリコン窒化膜の表面
に薄い酸化膜が形成されている。なお、この酸化膜は特
に形成されなくてもよい。また、上部電極２２はリンが
ドープされたポリシリコン層を用いて形成されている。

周辺回路には、ｎＭＯＳトランジスタ４５ａと９ＭＯ８
）ランジスタ４５ｂとから構成されるＣＭＯＳトランジ
スタが用いられている。０ＭＯ８のｎＭＯ８）ランジス
タ４５ａは、相対的に低濃度のｎ−不純物領域３１と相
対的に高濃度のｎ“不純物領域３３とからなるＬＤＤ構
造のソース・ドレイン領域を有している。

このような構成のＤＲＡＭにおいて、この発明による特
徴点はメモリセルのトランスファゲートトランジスタ１
０のソース・ドレイン領域１８ａ１１９ａが、周辺回路
のｎＭＯＳトランジスタ４５ａのｎ゛不純物領域３３の
不純物濃度より低い濃度に設定されていることである。

−例としてトランスファゲートトランジスタ１０のソー
ス・ドレイン領域１８ａ、１９ａの不純物濃度は１０１
７／ｃｍ３〜１０”　／ｃｍ３程度に形成されている。

また、周辺回路のｎＭＯＳトランジスタ４５ａのｎ−不
純物領域３１の濃度は１０１７／ｃｍ３〜１０１８／Ｃ
ｍ３、ｎ１不純物領域３３の濃度は１０”／ｃｍ２〜１
０”／ｃｍ３程度に設定されている。

次に、この発明によるＤＲＡＭの製造工程について第２
Ａ図ないし第２１図を用いて説明する。

なお、本製造工程においては、第２Ａ図ないし第２Ｂ図
に示す製造工程は従来の技術の章で説明した第１６Ａ図
ないし第１６Ｂ図に示された工程と全く同一であるので
ここではその説明を省略する。

引き続いて、第２Ｃ図に示すように、周辺回路のｐＭＯ
８領域上をレジスト２９ａで覆った後、基板表面に低濃
度のリン（Ｐ）イオンまたは砒素（Ａｓ）イオン３０ａ
をドーズ量１０１４／ｃｍ２〜１０４／Ｃｍ２程度イオ
ン注入する。このイオン注入工程によってメモリセルの
トランスファゲートトランジスタ１０のｎ−不純物領域
１８ａ１１９ａと周辺回路のｎＭＯＳトランジスタのｎ
不純物領域３１とが形成される。

さらに、第２Ｄ図に示すように、基板全面に酸化膜を堆
積した後、この酸化膜を異方性エツチングする。これに
よってトランスファゲートトランジスタ１０のゲート電
極１２および周辺回路のｎＭｏ５トランジスタのゲート
電極２６ａの側壁に酸化膜のサイドウオール１７ａ、２
７ａを形成する。次に、メモリセル領域と周辺領域のｐ
ＭＯｓトランジスタ領域をレジスト２９ｂで覆った後、
ｎＭＯ８）ランジスタのサイドウオール２７ａを利用し
て半導体基板表面に砒素やリンなどのｎ型不純物イオン
３０ｂをドーズ量１０１４／ｃｍ２〜１０１６／ｃｍ２
、注入エネルギ５０ｋｅＶ程度でイオン注入する。この
イオン注入工程によって周辺回路のｎＭＯ８）ランジス
タのｎ＋不純物領域３３．３３を形成する。以上の工程
によって周辺回路のｎＭＯＳトランジスタのＬＤＤ構造
が形成される。

さらに、第２Ｅ図に示すように、レジスト２９ｂを除去
した後、再度メモリセルと周辺回路のｎＭＯＳトランジ
スタ領域の表面をレジスト２９ｃで覆った後、ｐＭＯＳ
トランジスタのゲート電極２６ｂの側壁のサイドウオー
ル２７ａを介して基板表面にボロン（Ｂ、ＢＦ２）など
のｐ型不純物イオン３２をドーズ量１０１４〜１０１５
／ｃｍ２注入エネルギ３０〜４０ｋｅＶ程度でイオン注
入する。このイオン注入工程によってｐＭＯｓトランジ
スタのｐ＋不純物領域３５．３５が形成される。そして
、以上の工程によって周辺回路のｐＭＯＳトランジスタ
が形成される。

次に、以下では引き続いてメモリセルのキャパシタ１１
の製造工程に進むが、第２Ｆ図ないし第２１図に示す工
程は、従来の技術の章で説明した第１６Ｆ図ないし第１
６Ｉ図に示された工程と同一であるので、ここではその
説明を省略する。

このように、この発明の特徴であるトランスファゲート
トランジスタ１０の低濃度のソース・ドレイン領域１８
ａ、１９ａは、第２Ｄ図の工程で説明したように、メモ
リセル領域をレジスト２９ｂで覆った後、周辺回路の高
濃度の不純物イオン注入を行なうように構成している。

したがって、従来の工程と特に工程数の増加をきたすこ
となくトランスファゲートトランジスタ１０のソース・
ドレイン領域１８ａ、１９ａの形成が可能である。

そして、このトランスファゲートトランジスタ１０のソ
ース・ドレイン領域１８ａ、１９ａは、高濃度のイオン
注入による損傷を受けないため、半導体基板１４表面に
結晶欠陥が多数形成されるのを防止することができる。

このために、ソース・ドレイン領域１９ａの表面上に形
成されるキャパシタ１１からの信号電荷のリークを微小
な値に抑制することが可能である。また、メモリセルの
トランスファゲートトランジスタ１０は、高速動作特性
よりもむしろ動作の信頼性を要求される。したがって、
ソース・ドレイン領域１８　ａ　Ｎ　１９　ａを低濃度
不純物領域で構成しても、その性能上の要求を満たすこ
とができる。なお、厳密に言うと、低濃度のソース・ド
レイン領域１８ａ、１９ａには、キャパシタの下部電極
２０やビット線１３に含まれる不純物が製造工程中の熱
処理中の影響を受けて、このソース・ドレイン領域１８
ａ、１９ａの内部に高濃度の不純物領域が拡散して形成
される場合がある。ただし、この高濃度部分は、あくま
で、低濃度のソース・ドレイン領域１８ａ１９ａの内部
に留まる。さらに、キャパシタ１１からのリーク電流を
抑制することによりメモリセルのリフレッシュ特性を改
善することができる。

これについて第１２図を用いて説明する。

第１２図の横軸はメモリセルのキャパシタにデータの書
込動作を行なった後の動作停止時間を示している。縦軸
は横軸に示す停止時間の後、メモリセルからデータを読
出した場合の読出し不良を生じた不良ビット数を示して
いる。この実験は８０℃の温度下で行なわれた。第１２
図に示されるように、この発明におけるメモリセルを有
するＤＲＡＭは、不良ビットが多数発生するまでの停止
時間が従来のものに比べて長く、かつ集中的に分布して
いる。このために、メモリセルのリフレッシュ動作にお
いてはそのリフレッシュ間隔を太きくとることが可能と
なり、リフレッシュ特性が向上する。

次に、この発明の第２の実施例について第３図を用いて
説明する。この第２の実施例においては、メモリセルの
キャパシタ１１の下部電極２０の下面およびビット線１
３の下面にＴｉＮ、ＴｉＷなとのバリアメタル層２８．
１３ｂが形成されている。このバリアメタル層２８．１
３ｂはメモリセルの製造工程においてキャパシタの下部
電極２０やビット線のポリシリコン層１３ａ中に含まれ
る不純物が高温度下でシリコン基板１４表面に拡散する
のを防止することができる。したがって、トランスファ
ゲートトランジスタ１０のソース・ドレイン領域１８．
１９は低濃度のｎ−不純物領域１８ａ、１９ａのみで構
成することが可能となる。

第４Ａ図は、バリアメタル層２８およびキャパシタの下
部電極２０の形成工程を示す断面図であり、第１の実施
例の第２Ｇ図に示す工程に相当するものである。すなわ
ち、シリコン基板表面にスパッタ法などを用いてバリア
メタル層２８を形成し、さらにその表面上に不純物を含
むポリシリコン層を形成する。そして、両者をパターニ
ングすることによりバリアメタル層２８とキャパシタの
下部電極２０とが形成される。

また、第４Ｂ図は、バリアメタル層１３ｂの形成工程を
示す断面図であり、これは第１の実施例における第２Ｈ
図の工程にほぼ対応するものである。すなわち、層間絶
縁層４０の表面上にスパッタ法などを用いてバリアメタ
ル層１３ｂを形成し、さらにその表面上にポリシリコン
層１３ａを形成する。そして、両者をパターニングして
ビット線１３を形成する。

さらに、この発明の第３の実施例について第５図を用い
て説明する。第３の実施例は、メモリセルのキャパシタ
１１の下部電極２０を不純物を含まないＷＳ　ｉ、Ｍｏ
Ｓ　ｉ、ｗ、Ｍｏ、Ｔ　ｉ、Ｔ　ｉＷなどの金属層、金
属合金層、あるいは金属とシリコンとの化合物で構成し
たものである。このように、キャパシタの下部電極２０
を金属層等で構成することによって製造工程中に生じる
熱の影響によりトランスファゲートトランジスタ１０の
ソース・ドレイン領域１９に不純物が拡散するものを防
止することができる。なお、同様の理由によってビット
線１３を金属層、金属合金層あるいは金属とシリコンと
の化合物で構成してもよい。

次に、この発明の第４の実施例について第６図を用いて
説明する。第４の実施例は、第１の実施例と比較して、
メモリセルのトランスファゲートトランジスタ１０の１
対のソース・ドレイン領域のうちキャパシタ１１と接続
される側の不純物領域が低濃度のｎ−不純物領域１９ａ
のみで構成され、他方のビット線１３と接続される側の
ソース・ドレイン領域はＬＤＤ構造を構成している。こ
の例においても、キャパシタ１１の下部電極２０に接続
される不純物領域１９ａは、高濃度のイオン注入工程が
省略されているため、キャパシタ１１からのリーク電流
を抑制する効果を有する。そして、ＬＤＤ構造のソース
・ドレイン領域１８の製造方法は、第７図に示されるよ
うに、第１の実施例の第２Ｄ図に相当する製造工程にお
いて、メモリセル領域を覆うレジスト２９ｂをビット線
１３と接続されるべきｎ−不純物領域１８ａの上部を開
口したパターンに形成することによって達成される。

また、この第４の実施例の変形例として、トランスファ
ゲートトランジスタ１０のビット線１３に接続される側
のソース・ドレイン領域１８のＬＤＤ構造は、ビット線
１３中に含ませた不純物を熱拡散させて構成してもよい
。この場合、トランスファゲートトランジスタ１０のキ
ャパシタ１１に接続される側のソース・ドレイン領域１
９には不純物が拡散しないようにするためには、ビット
線１３に含ませる不純物とキャパシタ１１の下部電極２
０に含ませる不純物の種類を異ならせる方法、あるいは
その濃度を異ならせる方法を取ることができる。たとえ
ば、キャパシタ１１の下部電極２０には砒素を導入し、
またビット線１３にはリンを導入する。この場合、リン
は砒素に比べて熱拡散係数が大きい。したがって、同様
の熱処理を受けた場合、ビット線１３から基板中へ拡散
するリンの方が、下部電極２０から基板中へ拡散する砒
素に比べて拡散しやすい。このために、熱処理条件を適
当に接点することにより、ビット線と接続される側のソ
ース・ドレイン領域１８にのみＬＤＤ構造を構成するこ
とができる。このとき、キャパシタ１１に接続される側
のソース・ドレイン領域１９は、低濃度のｎ−不純物領
域１９ａの内部に、高濃度の砒素を含む拡散領域が含ま
れる形で形成される。

また、ビット線１３とキャパシタ１１の下部電極２０に
含ませる不純物濃度を異ならせる場合、たとえばビット
線中にリンをｌ　Ｑ　２２　／　ｃ　ｍ　３とし、キャ
パシタ１１の下部電極２０中に含まれるリンの濃度を２
Ｘ１０１８〜２×１０２０／ｃｍ３に設定した場合、ビ
ット線中のリンは下部電極２０中のリンに比べてより深
く基板中へ拡散する。

また、この発明の第４の実施例の他の変形例を第８図を
用いて説明する。第８図に示す変形例では、キャパシタ
１１の下部電極２０の下面にのみバリアメタル層２８を
形成している。このバリアメタル層２８はキャパシタ１
１の下部電極２０から不純物が基板中へ拡散するのを防
止する。したがって、ビット線１３側からのみ不純物が
基板中へ拡散し、その結果ビット線１３と接続される側
のソース・ドレイン領域１８にのみＬＤＤ構造が予成さ
れる。

さらに、この発明の第５の実施例を第９図を用いて説明
する。この例に示されるメモリセルのトランスファゲー
トトランジスタ１０のソース・ドレイン領域１８．１９
は、ＬＤＤ構造を有している。しかし、高濃度のｎ＋不
純物領域１９ｂ、１８ｂは各々キャパシタの下部電極２
０およびビット線１３の中に含ませた高濃度の不純物を
熱処理により半導体基板１４中に拡散させて形成したも
のである。この不純物の熱拡散は、高濃度のｎゝ不純物
領域１８ｂ、１９ｂを形成するために意図的に処理した
ものでもよく、あるいは他の層の酸化処理や薄膜形成工
程時の加熱により半導体基板１４表面に自動的に拡散し
て形成されたものであってもよい。このような熱拡散に
より形成された場合には高濃度のｎ＋不純物領域１８ｂ
、１９ｂ形成時に半導体基板表面１４に結晶欠陥を生ず
ることがない。したがって、上記の実施例と同様にキャ
パシタからのリーク電流を抑制することが可能である。

さらに、この発明の第６の実施例について第１０図を用
いて説明する。この例によるＤＲＡＭはキャパシタ１１
としていわゆるプレーナタイプのキャパシタを有してい
る。すなわち、半導体基板１４の表面にはトランスファ
ゲート１０の一方の不純物領域１９ａに接続されるｎ型
不純物領域５１が形成されている。さらに、このｎ型不
純物領域５１の表面上に誘電体膜５３および上部電極５
４が積層されている。また、ｎ型不純物領域５１の下部
領域には基板と同じ導電型のｐ０不純物領域５２が形成
されている。このような構造はいわゆるＨｉ−Ｃ構造と
称され、ｎ型不純物領域５１とｐ９不純物領域との接合
容量を増大させキャパシタ容量の増大を図るものである
。また、トランスファゲートトランジスタ１０のソース
・ドレイン領域は低濃度のｎ−不純物領域１８ａ、１９
ａのみから構成されている。すなわち、以下の製造工程
で説明するように、高濃度の不純物イオン注入工程が省
略されたものである。さらに、周辺回路においては第１
ないし第３の実施例と同様に０Ｍ０８回路が例示され、
そのｎＭＯｓトランジスタ４５ａのソース・ドレイン領
域はいわゆるＬＤＤ構造を構成している。

次に、上記の第６の実施例のＤＲＡＭの製造工程につい
て第１１Ａ図ないし第１１Ｊ図を用いて説明する。

まず、第１１Ａ図に示すように、ｐ型シリコン基板１４
の主表面の所定領域には厚いフィールド酸化膜１５が形
成されており、その下部にはｐ＋チャネルストッパ５５
が形成されている。また、周辺回路領域ではｐ型シリコ
ン基板１４中にｐウェル２３とｎウェル２４とが形成さ
れている。さらに、ｐ型シリコン基板表面には酸化膜１
６．５３が形成される。

次に、第１１Ｂ図に示すように、ｐ型シリコン基板１４
表面をレジスト２９ａで覆った後、パタニングしてメモ
リセルのキャパシタ形成領域のみを開口する。そして、
このパターニングされたレジスト２９ａをマスクとして
ｐ型シリコン基板１４表面に砒素イオン５６およびボロ
ン（Ｂ）イオン５７をイオン注入し活性化する。砒素イ
オン５６は注入エネルギ１００〜２００ｋｅＶ、　ドー
ズ量１０１４〜１０Ｉ５／Ｃｍ２、またボロンイオン５
７はエネルギ１００〜２００ｋｅＶ、　ドーズ量１０１
２１０　”／　ｃ　ｍ２でイオン注入される。これによ
り、キャパシタ１１のｎ型不純物領域５１およびｐ゛不
純物領域５２からなるＨｉ−Ｃ構造が形成される。

さらに、第１１Ｃ図に示すように、レジスト２９ａを除
去した後、不純物を含むポリシリコン層およびレジスト
２９ｂを形成した後、所定の形状にパターニングする。

これによりキャパシタの上部電極５４が形成される。

次に、第１１Ｄ図に示すように、ｐ型シリコン基板１４
上に導電性を有するポリシリコン層を堆積し、所定の形
状にパターニングする。これによってメモリセルのトラ
ンスファゲートトランジスタのゲート電極１２．１２と
周辺回路のｎＭＯｓトランジスタおよびｐＭＯ８）ラン
ジスタのゲート電極２６ａ、２６ｂが形成される。

さらに、第１１Ｅ図に示すように、９ＭＯ３領域の表面
上をレジスト２９ｃで覆った後、リンイオン５８をイオ
ン注入し、トランスファゲートトランジスタの低濃度の
ｎ−不純物領域１８ａ、１９ａおよびｎＭＯ８）ランジ
スタの低濃度のｎ不純物領域３１．３１を形成する。

さらに、第１１Ｆ図に示すように、レジスト２９ｃを除
去した後酸化膜を堆積し異方性エツチングすることによ
ってトランスファゲートトランジスタのゲート電極１２
およびｐＭＯＳトランジスタ、ｎＭＯ８）ランジスタの
ゲート電極２６ａ１２６ｂの側壁に酸化膜のサイドウオ
ール５９を形成する。その後、全面にレジスト２９ｄを
塗布し、ｎＭＯ３）ランジスタ形成領域のみ開口する。

そして、ｎＭＯ８）ランジスタのゲート電極２６ａおよ
びそのサイドウオール５９をマスクとしてｐ型シリコン
基板１４表面に砒素イオン６０をイオン注入する。これ
によりｎＭＯＳトランジスタの高濃度のｎ＋不純物領域
３３．３３が形成される。

さらに、第１１Ｇ図に示すように、レジスト２９ｄを除
去した後、再度レジスト２９ｅを全面に塗布し、ｐＭＯ
Ｓトランジスタ形成領域のみ開口する。そして、ｐ型不
純物イオン６１をイオン注入し、ｐＭＯ８ｈランジスタ
のｐ”不純物領域３５．３５を形成する。

さらに、第１１Ｈ図に示すように、レジスト２９ｅを除
去した後、ｐ型シリコン基板１４表面にＣＶＤ法を用い
て酸化膜の層間絶縁膜６２を堆積する。そして、メモリ
セル領域の層間絶縁膜６２中にビット線コンタクトのた
めのコンタクトホール６３を形成する。

さらに、第１１Ｉ図に示すように、たとえばポリシリコ
ンからなるビット線１３を形成する。そして、ビット線
の上部をさらに第２の層間絶縁膜４２で被覆する。

その後、第１１Ｊ図に示すように、周辺回路領域の層間
絶縁層４２中に所定のコンタクトホールを形成した後、
配線層４３を形成する。

以上の工程によりメモリセルのトランスファゲートトラ
ンジスタのソース・ドレイン領域が低濃度のｎ−不純物
領域１８ａ、１９ａのみから構成されるＤＲＡＭを製造
することができる。

このように、この発明は、ＤＲＡＭのメモリセルのキャ
パシタからの信号電荷のリークが、特にキャパシタの下
部電極に接続される不純物領域の結晶欠陥などに起因し
ていることに着目してなされたものである。したがって
、そのリークを解消する方法として ■　基板中に結晶欠陥を生じやすい高濃度不純物イオン
注入を省略すること。

により達成している。このような方法によって、キャパ
シタからの信号電荷のリークを抑制している。

また、この発明の他の重要な概念は、トランスファゲー
トトランジスタのキャパシタと接続される側のソース・
ドレイン領域１９は実質的に低濃度の不純物領域のみで
構成することである。したがって、特にこのソース・ド
レイン領域に高濃度不純物領域の形成を意図するもので
はない。

［発明の効果コ 以上のように、本発明による半導体装置は、周辺回路に
おけるトランジスタのＬＤＤ構造を保持し、かつメモリ
セル部において、キャパシタとの接続領域のみ高濃度イ
オン注入を行なわないように構成したので、リフレッシ
ュ不良を誘発する結晶欠陥の発生を抑え、信頼性の高い
リフレッシュ特性の良好なメモリセルを安定して製造す
ることができる。さらに、その製造方法にあっては従来
の製造工程に特に新たな工程を追加することなく簡便な
方法で行なうことが可能である。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるＤＲＡＭの断
面構造図である。第２Ａ図ないし第２１図は、第１図に
示されるＤＲＡＭの製造工程を順に示した製造工程断面
図である。第３図は、この発明の第２の実施例によるＤ
ＲＡＭの断面構造図である。第４Ａ図および第４Ｂ図は
、第３図に示すＤＲＡＭの主要な製造工程断面図である
。第５図は、この発明の第３の実施例によるＤＲＡＭの
断面構造図である。第６図は、この発明の第４の実施例
によるＤＲＡＭの断面構造図である。第７図は、第６図
に示すＤ　ＲＡ　Ｍの主要な製造工程断面図である。第
８図はこの発明の第４の実施例の変形例を示すＤＲＡＭ
の断面構造図である。第９図は、この発明の第５の実施
例を示すＤＲＡＭの断面構造図である。第１０図は、こ
の発明の第６の実施例によるプレーナタイプのキャパシ
タを有するＤＲＡＭの断面構造図である。第１１八図な
いし第１１Ｊ図は、第１０図に示すＤＲＡＭの製造工程
を順に示した製造工程断面図である。第１２図は、メモ
リセルの信号電荷保持時間と不良ビットの発生数との相
関関係を示す相関図である。 第１３図は、ＤＲＡＭの一般的な構成を説明するための
ブロック図である。第１４図は、−船釣なりＲＡＭのメ
モリセルの等価回路図である。第１５図は、従来のＤＲ
ＡＭのメモリセルの断面構造図である。第１６Ａ図ない
し第１６１図は、第１５図に示した従来のＤＲＡＭの製
造工程を順に示した製造工程断面図である。第１７図は
、従来の第２の例によるＤＲＡＭの断面構造図である。 第１８Ａ図、第１８Ｂ図、第１８Ｃ図および第１８Ｄ図
は、第１７図に示すＤＲＡＭの主要な製造工程を示す製
造工程断面図である。 図において、９はメモリセル、１０はトランスファゲー
トトランジスタ、１１はキャパシタ、１２はゲート電極
（ワード線）、１３はビット線、１４はｐ型シリコン基
板、１８．１９はソース・ドレイン領域、１８ａ、１９
ａは低濃度のｎ−不純物領域、１８ｂ１１９ｂは高濃度
のｎ＋不純物領域、２０はキャパシタの下部電極、２１
は誘電体膜、２２はキャパシタの上部電極、４５ａはｎ
ＭＯ８）ランジスタ、４５ｂは９ＭＯ８）ランジスタを
示している。 なお、図中、同一符号は同一または相当部分を示す。 第２Ａ図 第２Ｆ図 第２Ｇ図 第２Ｈ図 四 第１１Ｆ図 第１２図 イ弁上叶間 千さ 叶！ΔＫ（ぐ 第１４図 第１５図 第１６Ｆ図 第１６Ｇ図 第１６１−１図

Claims (9)

【特許請求の範囲】
1. （１）半導体基板の主表面に、単位記憶電荷を蓄積する
   メモリセルを複数個配列したメモリセルアレイと、この
   メモリセルアレイに対して所定の記憶情報の書込・読出
   動作をさせるための周辺回路とを備えた半導体装置であ
   って、 前記メモリセルは、 前記半導体基板の主表面上に延びた複数のワード線と、
   このワード線に交差する方向に延びた複数のビット線と
   の交差部近傍に形成され、 前記半導体基板中に形成された１対の不純物領域の一方
   が前記ビット線に接続され、ゲート電極が前記ワード線
   に接続されたトランスファゲートトランジスタと、 前記トランスファゲートトランジスタの他方の前記不純
   物領域に接続されたキャパシタとを備え、前記周辺回路
   は、 その各々が前記半導体基板の表面中に形成された相対的
   に高濃度の領域と相対的に低濃度の領域からなる１対の
   不純物領域と、前記半導体基板の表面上に絶縁膜を介し
   て形成されたゲート電極とを有する、前記トランスファ
   ゲートトランジスタと同一導電型のトランジスタを備え
   ており、前記メモリセルの前記トランスファゲートトラ
   ンジスタの１対の不純物領域のうち、少なくとも前記キ
   ャパシタに接続される側の不純物濃度は、前記周辺回路
   の前記トランジスタの相対的に低濃度の不純物領域の不
   純物濃度とほぼ等しく設定されている、半導体装置。
2. （２）前記メモリセルのトランスファゲートトランジス
   タの前記ビット線に接続される前記不純物領域と前記キ
   ャパシタに接続される前記不純物領域とは、その不純物
   領域の不純物濃度が前記周辺回路の前記トランジスタの
   相対的に低濃度の不純物領域とほぼ等しい不純物濃度を
   有している、請求項１記載の半導体装置。
3. （３）前記メモリセルの前記トランジスタの前記キャパ
   シタに接続される側の前記不純物領域は、前記周辺回路
   の前記トランジスタの相対的に低濃度の不純物領域の不
   純物濃度とほぼ等しい不純物濃度を有する領域からなり
   、 前記ビット線に接続される側の前記不純物領域は、前記
   周辺回路の前記トランジスタの相対的に低濃度の不純物
   領域とほぼ等しい不純物濃度を有する第１の領域と、こ
   の第１の領域よりも高濃度の第２の領域とからなる、請
   求項１記載の半導体装置。
4. （４）半導体基板の主表面に、単位記憶電荷を蓄積する
   メモリセルを複数個配列したメモリセルアレイと、この
   メモリセルアレイに対して所定の記憶情報の書込・読出
   動作をさせるための周辺回路とを備えた半導体装置であ
   って、 前記メモリセルは、 前記半導体基板の主表面上に延びた複数のワード線と、
   このワード線に交差する方向に延びた複数のビット線と
   の交差部近傍に形成され、 前記半導体基板中に形成された１対の不純物領域の一方
   が前記ビット線に接続され、ゲート電極が前記ワード線
   に接続されたトランスファゲートトランジスタと、 前記トランスファゲートトランジスタの他方の不純物領
   域に接続されたキャパシタとを備え、前記周辺回路は、 その各々が前記半導体基板の表面中に形成された相対的
   に高濃度の領域と相対的に低濃度の領域からなる１対の
   不純物領域と、前記半導体基板の表面上に絶縁膜を介し
   て形成されたゲート電極とを有する、前記トランスファ
   ゲートトランジスタと同一導電型のトランジスタを備え
   ており、前記メモリセルの前記トランスファゲートトラ
   ンジスタの１対の不純物領域のうち、少なくとも前記キ
   ャパシタに接続される側の不純物領域は、前記半導体基
   板と前記不純物領域とのｐｎ接合面に沿う内周領域に前
   記周辺回路の前記トランジスタの相対的に低濃度の不純
   物領域とほぼ等しい不純物濃度を有する領域を有してい
   る、半導体装置。
5. （５）前記トランスファゲートトランジスタの前記ビッ
   ト線に接続される前記不純物領域と、前記キャパシタに
   接続される前記不純物領域とは、前記半導体基板と前記
   不純物領域とのｐｎ接合面に沿う内周領域に前記周辺回
   路の前記トランジスタの相対的に低濃度の不純物領域と
   ほぼ等しい不純物濃度を有する領域を有している、請求
   項４記載の半導体装置。
6. （６）前記メモリセルの前記トランスファゲートトラン
   ジスタの前記キャパシタに接続される側の前記不純物領
   域は、前記半導体基板と前記不純物領域とのｐｎ接合面
   に沿う内周領域に前記周辺回路の前記トランジスタの相
   対的に低濃度の不純物領域とほぼ等しい不純物濃度を有
   する領域を有しており、 前記ビット線に接続される側の不純物領域は、前記周辺
   回路の前記トランジスタの相対的に低濃度の不純物領域
   とほぼ等しい不純物濃度を有する第１の領域と、この第
   １の領域よりも高濃度の第２の領域とからなる、請求項
   ４記載の半導体装置。
7. （７）単一濃度の不純物領域を備えた第１のトランジス
   タと、２つの異なる濃度の二重構造の不純物領域を備え
   た第２のトランジスタとが同一半導体基板上に形成され
   た半導体装置の製造方法であって、 前記半導体基板の主表面上にゲート絶縁膜を介して、第
   １のトランジスタのゲート電極と第２のトランジスタの
   ゲート電極とを形成する工程と、前記ゲート電極をマス
   クとして前記半導体基板中に不純物をイオン注入し、前
   記第２のトランジスタの相対的に低濃度の不純物領域と
   、この低濃度の不純物領域と等しい濃度を有する前記第
   １のトランジスタの不純物領域とを同時に形成する工程
   と、 前記第１のトランジスタの領域の表面上を被覆した後、
   前記第２のトランジスタの前記ゲート電極をマスクとし
   て前記半導体基板中に不純物をイオン注入し、前記第２
   のトランジスタの相対的に高濃度の不純物領域を形成す
   る工程とを備えた、半導体装置の製造方法。
8. （８）半導体基板中に互いに異なる濃度の二重構造を有
   する１対の不純物領域と、この不純物領域の表面上に形
   成された導電層とを含む半導体装置の製造方法であって
   、 前記半導体基板の表面上に絶縁層およびゲート電極を形
   成する工程と、 前記ゲート電極をマスクとして前記半導体基板中に不純
   物イオンをイオン注入し、相対的に低濃度の不純物領域
   を形成する工程と、 前記低濃度の不純物領域の表面上に不純物を含む前記導
   電層を形成する工程と、 熱処理によって前記導電層の内部に含まれる前記不純物
   を前記半導体基板中に拡散し、相対的に高濃度の不純物
   領域を形成する工程とを備えた、半導体装置の製造方法
   。
9. （９）同一半導体基板上にメモリセルアレイと周辺回路
   とを有し、前記メモリセルアレイのメモリセルは第１Ｍ
   ＯＳトランジスタと、この第１ＭＯＳトランジスタの１
   対の不純物領域に各々接続されるキャパシタとビット線
   とを含み、前記周辺回路は第１ＭＯＳトランジスタと同
   導電型の第２ＭＯＳトランジスタを有している半導体装
   置の製造方法であって、 前記半導体基板の主表面上に絶縁層を介して第１ＭＯＳ
   トランジスタのゲート電極と第２ＭＯＳトランジスタの
   ゲート電極とを形成する工程と、前記第１ＭＯＳトラン
   ジスタと前記第２ＭＯＳトランジスタのゲート電極とを
   マスクとして前記半導体基板の主表面に不純物をイオン
   注入し、第１ＭＯＳトランジスタの低濃度不純物領域と
   第２ＭＯＳトランジスタの低濃度不純物領域とを形成す
   る工程と、 前記第１ＭＯＳトランジスタの表面上を被覆した後、前
   記第２ＭＯＳトランジスタのゲート電極をマスクとして
   前記半導体基板中に不純物をイオン注入し、第２ＭＯＳ
   トランジスタの高濃度不純物領域を形成する工程と、 前記第１ＭＯＳトランジスタの一方の低濃度不純物領域
   に接続されるキャパシタの第１電極層、誘電体層および
   第２導電層を順次形成する工程と、前記第１ＭＯＳトラ
   ンジスタの表面上に前記第１ＭＯＳトランジスタの他方
   の低濃度不純物領域に達する開口部を有する層間絶縁層
   を形成する工程と、前記層間絶縁層上および前記開口部
   内に不純物を含む導電層からなるビット線を形成する工
   程とを備えた、半導体装置の製造方法。