JPH03205698A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、冗長構成などのプログラム可能な内部回路を
保有する半導体集積回路、ことにその冗長構成による救
済の有無などの状態を外部から判定可能にするための技
術に関し、例えばＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）における冗長救済の有無判定に適用
して有効な技術に関する。

〔従来の技術〕

半導体集積回路の歩留まりを向上させる目的で従来から
冗長構成が採用されている。冗長構或は予備ビット若し
くは予備エレメントを有し、ウェーハブローブテストの
段階で欠陥が発見されると、その欠陥回路部分が所定の
予備エレメントに切り替えられる。このような冗長構成
への切り替えは電気ヒューズやレーザヒューズによる選
択的な熔断処理で行われる。このようにして半導体集積
回路が冗長救済された場合に，欠陥のない良品と冗長救
済されたものとを外部から識別可能にするため、外部端
子に所定の電圧を印加したときに冗長救済の有無に応じ
た電流変化を当該外部端子に生じさせる冗長救済判定回
路が備えられている。

従来の冗長救済判定回路は、例えば第５図に示されるよ
うに、所定の外部端子１と回路の接地端子Ｖｓｓとの間
に，ドレイン電極をゲート電極に結合した所謂ダイオー
ド接続されたＮチャンネル型ＭＯＳＦＥＴＱＩが複数段
直列接続されると共に、その最下段にＮチャンネル型ス
イッチＭＯＳＦＥＴＱ２が挿入されて或る。このスイッ
チＭ○ＳＦＥＴＱ２のゲート電極には、冗長救済を施し
た場合にハイレベルにされる冗長イネーブル信号のよう
な制御信号φＳが供給される。この回路は、直列段数分
のＭＯＳＦＥＴＱＩのしきい値電圧の合計よりも高い電
圧、通常は電源電圧よりも高い電圧が、外部端子に印加
されると、ＭＯＳＦＥＴＱ２がターン・オンして電流が
流れる。このとき流れる電流は外部端子ｌに印加される
電圧が高いほど大きい。冗長救済が施されていない場合
には冗長イネーブル信号φＳはローレベルであるためＭ
ＯＳＦＥＴＱ２はターン・オンしない。このように外部
端子１に所定の電圧を印加したとき、冗長救済の有無に
応じて外部端子１から流れ込む電流の相違、換言すれば
、外部端子ｌにおけるリーク電流の大小に基づいて冗長
救済の有無を判定可能にする。

尚、冗長構成について記載されたものの例としては特願
昭６１−１９５３０７号がある。

〔発明が解決しようとする課題〕

ところで冗長救済の有無を判定するには、その判定基準
となる適当なしきい値電流を設定し、そのリーク電流が
しきい値電流よりも大きいか小さいかを検出しなければ
ならない。したがって、その検出精度を上げるには欠陥
救済の有無に応じたリーク電流の差を大きくすることが
必要になる。

このためには、外部端子１に印加する電圧レベルを上げ
、さらに電源電圧を低くすればよい。例えば第６図には
、欠陥救済を施した救済サンプルにつき、外部端子王に
印加する電圧Ｖ　ｏ　ｕ　ｔとそのときのリーク電流Ｉ
ｄｏとの関係が電源電圧ＶｃＣを換えた場合について示
されると共に、欠陥救済を施していない非救済サンプル
につき、電源電圧Ｖｃｃを２ｖとした場合に、外部端子
１に印加する電圧Ｖｏｕｔとそのときのリーク電流Ｉｄ
ｏとの関係が示される。

しかしながら、外部端子１に印加する電圧をあまり上げ
るとトランジスタが破壊される虞があり，また、電源電
圧Ｖｃｃを下げ過ぎると内部回路が正常に動作しなくな
る虞がある。しかも、最大定格における入出力電流（例
えば７■印加時に１０μＡ）を満足させるためにも、救
済された状態におけるリーク電流を極端に大きくするこ
とは望ましくない。

このように、従来の回路では、判定精度向上という点か
らは救済判定時のリーク電流を大きくした方がよくても
、リーク電流の定格や回路素子の耐圧という点でリーク
電流をあまり増やすことができないという制限を受け、
結局において、冗長救済の有無に応じたリーク電流の差
を大きくすることができず、このこと自体によって、さ
らにはプロセスばらさきの影響なども受けることによっ
て、冗長救済の有無に対する安定的な若しくは確実な判
定を行う難いという問題点があった。

本発明の目的は、冗長構戒による欠陥救済の有無を安定
的に且つ確実に判定可能な半導体集積回路を提供するこ
とにある。

また、本発明の別の目的は、冗長構成などのプログラム
可能な内部回路に対するプログラム状態を外部から安定
的に且つ確実に判定可能な半導体集積回路を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路の外部端子に所定の電圧を印
加したときに冗長救済の有無に応じた電流変化を当該外
部端子に生じさせる冗長救済判定回路を、その半導体集
積回路に設定可能な動作モードが第１の動作モードから
第２の動作モードに切り替え制御されることに呼応して
、冗長救済状態と冗長非救済状態とでは前記外部端子に
生ずる電流変化の方向が逆転されるように構成するもの
である。

半導体集積回路がテストモードを持つ場合、冗長救済判
定のための動作モードとして特別な動作モードを設けな
くても済むようにするには、前記第１の動作モード及び
第２の動作モードを、ノーマルモード及びテストモード
にするとよい。

前記冗長救済判定回路を簡単に構戊するには、所定の外
部端子と電源端子との間にスイッチ素子を配置し、第１
の動作モードと第２の動作モードとに応じてレベル変化
される第１制御信号と、冗長救済の有無に応じてレベル
変化される第２制御信号とを入力して、双方の制御号の
レベルの一致不一致に基づいて前記スイッチ素子の制御
を行う論理ゲートを設ければよい。

冗長構成以外のプログラム可能な内部回路に対するプロ
グラム状態を判定可能にするには、半導体集積回路の外
部端子に所定の電圧を印加したときに，予めプログラム
された状態に応じた電流変化を当該外部端子に生じさせ
る状態判定回路に、所定の外部端子と電源端子との間に
配置されたスイッチ素子と、このスイッチ素子をスイッ
チ制御する論理ゲート回路とを含め、その論理ゲート回
路を、第１のレベルから第２のレベルに切り替え制御さ
れる第１制御信号と、プログラム状態に応じてレベル変
化される第２制御信号とを入力して、双方の制御号のレ
ベルの一致不一致に基づいて前記スイッチ素子を制御さ
せる。

〔作　用〕

上記した手段によれば、冗長判定回路は、動作モードが
一定の順番に切り替えられるとき、冗長構成による救済
の有無に応じて外部子のリーク電流が増加し又は減少す
る。同様に状態検出回路は，第ｌ制御信号のレベルが一
定の方向にレベル変化されるとき、内部のプログラム状
態に応じて形威される第２制御信号のレベルに応じて外
部子のリーク電流が増加し又は減少する。このように所
定外部端子に係るリーク電流の増加又は減少という電流
変化の方向が冗長救済の有無又は内部状態に応じて決定
される。このことは、冗長救済の有無や内部状態に応じ
て外部端子に現れる電流値相互の差は小さくても、確実
にその状態を検出可能に作用する。

〔実施例〕

第４図には本発明の一実施例に係るＤＲＡＭのブロック
図が示される。同図に示されるＤＲＡＭは、特に制限さ
れないが、公知の半導体集積回路製造技術によってシリ
コンのような１個の半導体基板に形成される。

第４図においてＭＣＡは、ダイナミック型メモリセルが
マトリクス配置されたメモリセルアレイである。メモリ
セルアレイＭＣＡには、正規アレイＲＧＡと、正規アレ
イＲＧＡに含まれる欠陥ビットを救済するための予備エ
レメントとしての冗長アレイＲＤＡが含まれる。

正規アレイＲＧＡに含まれるメモリセルは各行毎にその
選択端子が正規ワード線ＷＲＧｏ−ＷＲＧｎに共通接続
され、また，上記冗長アレイＲＤＡに含まれるメモリセ
ルは各行毎にその選択端子が冗長ワード線Ｗ　Ｒ　Ｄ　
ｏ＝　Ｗ　Ｒ　Ｄ　ｍに共通接続される。

正規ワード線ＷＲＧ，〜Ｗ　Ｒ　Ｇ　ｎ、及び冗長ワー
ド線Ｗ　Ｒ　Ｄ　ｏ＝　Ｗ　Ｒ　Ｄ　ｍは、特に制限さ
れないが、ワードドライバＷＤＲＶを介してその何れか
１本が選択レベルに駆動されるようになっている。

特に制限されないが、正規ワード線ＷＲＧｏ−ＷＲＧｎ
の選択は、ロウアドレスデコーダＲＡＤＥＣの出力選択
信号によって行われ、冗長ワード線Ｗ　Ｒ　Ｄ　，　＝
　Ｗ　Ｒ　Ｄ　ｍの選択は、その詳細を後述する冗長プ
ログラム回路ＲＤＰの出力信号によって行われる。上記
ロウアドレスデコーダＲＡＤＥＣ及び冗長プログラム回
路ＲＤＰには、外部アドレス信号ＲＡＤＤＲを入力する
ロウアドレスバッファＲＡＢＵＦから出力される相補レ
ベルの内部ロウアドレス信号ＢＸｉ，ＢＸｉ、又は図示
しないリフレッシュカウンタから出力されるリフレッシ
ュアドレスが選択的に供給される。

上記メモリセルアレイＭＣＡに含まれるメモリセルは各
列毎にそのデータ入出力端子がビット線対［）Ｌ０，Ｄ
Ｌ，　〜ＤＬｎ，ＤＬｎに結合される。

上記ビット線対ＤＬ０，ＤＬ．＝ＤＬｎ，ＤＬｎは、一
方においてセンスアンプの入出力端子及びプリチャージ
回路に夫々結合され（センスアンプ及びプリチャージ回
路はセンスアンプ列及びプリチャージ回路列ＳＰＡに含
まれる）、他方において、カラムアドレスデコーダＣＡ
ＤＥＣによってスイッチ制御されるカラムスイッチ回路
ＣＳＷを介して共通データ線対ＣＤＬ，ＣＤＬに結合さ
れる。

カラムアドレスデコーダＣＡＤＥＣには、外部力ラムア
ドレス信号ＣＡＤＤＲを入力するカラムアドレスバッフ
ァＣＡＢＵＦから相補レベルの内部アドレス信号が供給
される。

上記共通データ線対ＣＤＬ，ＣＤＬは、メインアンプＭ
Ａを介してデータ出力バソファＤＯＢＵＦ及びデータ入
力バッファＤＩ　ＢＵＦに結合される。データ出力バソ
ファＤＯＢＵＦの出力端子及びデータ入力バッファＤＩ
ＢＵＦの入力端子は代表的に示された一つの外部データ
入出力端子１０に結合されている。

第４図においてＣＯＮＴは、外部信号として供給される
ＲＡＳ　（ロウ・アドレス・ストローブ）信号、ＣＡＳ
　（カラム・アドレス・ストローブ）信号、ＷＥ　（ラ
イト・イネーブル）信号などに基づいて、動作モードに
応じた各種内部制御信号を形戊する制御回路である。特
に制限されないが、ＲＡＳ信号、ＣＡＳ信号の順番にア
サートされる場合にはリード／ライトモードのような通
常のアクセスモードとされる。また、ＲＡＳ信号がアサ
ー卜される前にＣＡＳ信号及びライトイネーブル信号Ｗ
Ｅがアサー卜される場合にはテストモードとされる。テ
ストモードが設定されると、テスト信号ＴＥがハイレベ
ルにされる。

上記制御回路ＣＯＮＴによる基本的な内部制御動作は、
特に制限されないが、次のようにされる。

即ち、チップ選択状態にされると、先ず、正規ワード線
ＷＲＧ．〜ＷＲＧｎ及び冗長ワード線ＷＲＤ　，　−　
Ｗ　Ｒ　Ｄ　ｍが一旦非選択レベルに制御されると共に
それに呼応してセンスアンプが非動作状態にされる。こ
のタイミングに同期して上記プリチャージ回路が動作さ
れ、それによって、各ビッ１・線対Ｄ　Ｌ　ｇ　ｐ　Ｄ
　Ｌ　ｏ　〜Ｄ　Ｌ　ｎ　ｙ　Ｄ　Ｌ　ｎが所定レベル
にプリチャージされる。この後、正規ワード線ＷＲＧ０
〜ＷＲＧｎ及び冗長ワード線ＷＲＤ０〜ＷＲＤｍの内所
定の１本が内部ロウアドレス信号に従って選択レベルに
駆動され、次いでセンスアンプが動作可能な状態にされ
る。センスアンプの動作後、内部力ラムアドレス信号に
従ってカラムスイッチ回路ＣＳＷが選択動作され、その
動作に呼応して所定ビット線対が共通データ線対に導通
されてデータ入カバソファＤＩＢＵＦ又はデータ出力バ
ッファＤＯＢＵＦに接続される。これにより、メモリ・
リード動作においては、選択されたメモリセルデータが
外部に読み出され、また，メモリ・ライト動作において
は、選択されたメモリセルにデータが書き込まれる。

前記冗長プログラム回路ＲＤＰは、特に制限されないが
、救済すべきアドレスがプログラムされると共にプログ
ラムされたアドレスとメモリアクセスのためのアドレス
とを比較する冗長アドレス判定回路部、そして冗長アド
レス判定回路部の出力を解読するデコード回路部によっ
て構或される。

冗長プログラム回路ＲＤＰを動作可能にするか否かの制
御はイネーブル回路ＲＤＥから出力される制御信号（冗
長イネーブル信号）φｒｅｎによって行われる。この冗
長イネーブル回路ＲＤＥには例えば図示しないレーザ熔
断フユーズが含まれ、初期状態において非熔断状態にあ
る。この状態において制御信号φｒｅｎは、冗長プログ
ラム回路ＲＤＰを非活性もしくはディスエーブルにする
ためのローレベルにされる。冗長によって欠陥を救済す
る場合、そのフユーズはウェーハプローブテスト後に熔
断される。これにより制御信号φｒｅｎはハイレベルに
され、冗長プログラム回路ＲＤＰを活性化もしくはイネ
ーブルにする。

前記冗長アドレス判定回路部は、特に制限されないが、
内部ロウアドレス信号に対応して所定の救済すべきアド
レスをプログラムするためのレーザ熔断可能なフユーズ
によってプログラムされたアドレスと入力アドレスとの
比較結果はデコード回路部に与えられ、これをデコード
回路部が解読することによって、冗長ワード線ＷＲＤ，
−ＷＲＤｍを選択するための選択信号ＸＲ０〜ＸＲｍの
中から所定の一つを選択レベルにする。このとき冗長ア
ドレス判定回路部での比較結果が一致である場合には制
御信号φｉｎｂによってロウアドレスデコーダＲＡＤＥ
Ｃの動作が禁止される。

第４図において１１は、冗長救済判定回路である。この
冗長救済判定回路ｌ１は、前記冗長イネーブル回路ＲＤ
Ｅ及び冗長プログラム回路ＲＤＰによって回路の欠陥が
個別的なフユーズ熔断プログラムによって救済されたと
き、救済品であることを外部から判定可能にするための
回路であり、本実施例に従えば、外部データ入出力端子
１０に所定の電圧を印加したときに冗長救済の有無に応
じた電流変化を当該外部端子１０に生じさせ、これによ
って冗長救済が施されているか否かの判定を可能にする
。

第ｌ図には冗長救済判定回路ｌ１の一例が示される。

この冗長救済判定回路１１は、外部データ入出力端子１
０と回路の接地端子Ｖ　ｓ　ｓとの間に、ドレイン電極
をゲート電極に結合した所謂ダイオード接続された２個
のＮチャンネル型ＭＯＳＦＥＴＱＩＯ，ＱＩＯ、１個の
Ｐチャンネル型ＭＯＳＦＥＴＱＩ　１．そしてＮチャン
ネル型スイッチＭ○ＳＦＥＴＱ１２が順番に直列接続さ
れた回路を含む。前記ＭＯＳＦＥＴＱＩＩのゲート電極
には回路の電源電圧Ｖｄｄが供給される。この直列回路
において．ＭＯＳＦＥＴＱＩ　１がターン・オンするに
は、当該ＭＯＳＦＥＴＱＩＩのソース電位はｖｔ　ｈ　
ｐ＋ｖｃｌ　ｄ （Ｖｄｄ　　：電源電圧） （Ｖｔｈｐ；Ｑｌｌのしきい値電圧） 以上の電圧にされなければならず、そのためには、デー
タ入出力端子１０に印加される電圧はＶｔｈｐ＋Ｖｄｄ
＋２Ｖｔｈｐ （Ｖｔ　ｈ　ｎ　；　ＱＩ　Ｏのしきい値電圧）以上で
なければならない。冗長救済判定に際してはソノ電圧（
ｖｔｈｐ十ｖｄｄ＋２ｖｔｈｐ）以上の電圧が印加され
る。

前記スイッチＭＯＳＦＥＴＱ１２のゲート制御信号φｓ
ｉｇは、論理ゲート回路１２によって生成される。この
論理ゲート回路１２は、特に制限されないが、比較手段
としての２人力型排他的負論理和ゲート（イクスクルッ
シブ・ノア）１３、及びその排他的負論理和ゲート１３
の出力を反転して制御信号φｓｉｇを出力するインバー
タ１４によって構成される。排他的負論理和ゲート１３
には、テストモードの設定に呼応してハイレベルにされ
るテスト信号ＴＥと冗長イネーブル信号φｒｅｎが供給
される。

第３図にはテスト信号ＴＥと冗長イネーブル信号φｒｅ
ｎの入力レベルに対するゲート制御信号φｓｉｇの論理
が示される。この論理から明らかなように、入力される
信号ＴＥ，φｒｅｎのレベルが一致している場合には、
制御信号φｓｉｇがローレベルにされ、冗長救済判定回
路１１にはわずかなリーク電流しか流れない。これに対
し、入力される信号ＴＥ，φｒｅｎのレベルが不一致の
場合には、制御信号φｓｉｇがハイレベルされ、冗長救
済判定回路１ｌには上記の場合よりも大きな貫通電流が
流れる。

本実施例の冗長救済判定回路ｌ１によって冗長救済の有
無を判定する場合には、判定動作の前後において動作モ
ードを一定の順番に切り替える。

例えば最初にノーマルモード、次いでテストモードに設
定する。これにより、冗長救済の有無判定において、テ
スト信号ＴＥは最初ローレベル、そしてハイレベルに反
転される。二のとき、非救済即ち制御信号φｒｅｎがロ
ーレベルであれば、制御信号φｓｉｇは最初ローレベル
、そしてハイレベルに変化される。逆に、救済即ち制御
信号φｒｅｎがハイレベルであれば，制御信号φｓｉｇ
は最初ハイレベル、そしてローレベルに変化される。

したがって、データ入出力端子１０に電源電圧Ｖｄｄよ
りも高い所定の電圧を印加したとき，動作モードを最初
ノーマルモード、そしてテストモードに切り替え制御す
れば、これに呼応して、冗長救済状態と冗長非救済状態
とでは前記データ入出力端子１０に生ずる電流変化の方
向が逆転される。

本実施例に従えば、冗長救済が施されていない場合には
動作モードの切り替えに呼応して電流値が増大し、冗長
救済が施されている場合には動作モードの切り替えに呼
応して電流値が減少する。この電流の増加又は減少を端
子１０を介して計測することによって冗長による欠陥救
済の有無が判定される。

第２図には冗長救済判定回路１１の別の例が示される。

この例は、データ入出力端子１０から接地端子Ｖｓｓへ
至る直流電流経路の回路構或が第１図とは相違するもの
であり、ダイオード接続した複数段のＮチャンネル型Ｍ
ＯＳＦＥＴＱＩＯとスイッチＭＯＳＦＥＴＱ１２によっ
て構成される。

この回路は、直列段数分のＭＯＳＦＥＴＱＩＯのしきい
値電圧の合計よりも高い電圧、通常は電源電圧よりも高
い電圧が、データ入出力端子１０に印加され状態で、前
記同様動作モードの切り替えに呼応した電流変化の方向
によって冗長救済の有無が判定可能にされる。

上記実施例によれば以下の作用効果を得るものである。

（１）冗長判定回路１１は、動作モードがノーマルモー
ドからテストモードに切り替えられるとき、冗長構成に
よる救済の有無に応じて外部子１１のリーク電流が増加
し又は減少する。即ち、テスト信号ＴＥのレベルが最初
ローレベル、次いでハイレベルに変化されるとき、冗長
イネーブル回路ＲＤＥのプログラム状態即ち冗長救済の
有無に応じて形或される制御信号φｓｌｇのレベルに応
じて外部子１０のリーク電流が増加し又は減少する。

このように所定外部端子１０に係るリーク電流の増加又
は減少という電流変化の方向が冗長救済の有無に応じて
決定される。したがって、冗長救済の有無に応じて外部
端子１０に現れる電流値相互の差が小さくても、確実に
その状態を検出することができる。

（２）上記作用効果により、モード切り替えに従って電
流値が増加したのか減少したのかさえ検出することがで
きる電流量であればよく、電流値それ自体の変化量はそ
れ程大きくする必要はないから、冗長救済の有無を判定
するときに外部端子ｌＯに印加すべき電圧を従来よりも
低くすることができる。例えば電源電圧に対して数ボル
程度高い電圧にすればよい。

（３）上記作用効果（２）により、回路素子の耐圧につ
いても特別な考慮をすることなく高精度に冗長救済の有
無を判定することができる。

（４）上記作用効果（２）により、最大定格における入
出力リーク電流も低減することができる。

（５）外部端子１０に現れる電流変化は動作モードの切
り替えしこ同期するから、ノーマルモードとテストモー
ド相互間の切り替え操作に際してその遷移状態をＤＲＡ
Ｍの外部から容易に検出することができるという別の効
果も得ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば冗長救済判定回路は第１図や第２図に示されるよ
うにその直流電流経路をダイオード接続したＭＯＳＦＥ
ＴＱＩＯや電源電圧をゲート電極に印加したＰチャンネ
ル型ＭＯＳＦＥＴＱＩ１などを用いる回路に限定されず
、適宜変更することができる。例えばスイッチＭＯＳＦ
ＥＴＱ１２のｇｍ（相互コンダクタンス）を大きくする
とき、当該ＭＯＳＦＥＴＱ１２に、ｇｍの小さなＭＯＳ
ＦＥＴを並列接続（ＭＯＳＦＥＴＱ１２のドレイン電極
と接地端子Ｖｓｓとの間に挿入）した構成を付加するこ
ともできる。また、論理ゲート回路は排他的負論理和回
路を用いる構或にに限定されず、排他的論理和回路を用
いてもよい。また、冗長救済判定に用いる動作モードは
テストモードとノーマルモードに限定されない。例えば
ノーマルモード以外の複数種類のテストモードを用いて
もよい。このとき動作モードの切り替え順序に対しては
、予め一定の規則を定めておけばよい。

以上の説明では主として本発明者によってなされた発明
をその背景になった利用分野であるＤＲＡＭの冗長救済
判定回路に適用した場合について説明したが、本発明は
それに限定されるものではなく、擬似ＳＲＡＭ．ＳＲＡ
Ｍ．ＲＯＭなどの各種メモリ、そしてマイクロコンピュ
ータやプロセッサ、さらには周辺コントローラなどの各
種半導体集積回路の冗長救済判定回路はもとより、プロ
グラムされた状態を外部から判定可能にする状態判定回
路にも広く適用することができる。本発明は、少なくと
も、外部端子に所定の電圧を印加したときに、予めプロ
グラムされている状態に応じた電流変化を当該外部端子
に生しさせる条件のものに適用することができる。

〔発明の効果〕

本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、冗長判定回路は、動作モードが一定の順番に
切り替えられるとき、冗長構或による救済の有無に応じ
て外部子のリーク電流を増加し又は減少させる。同様に
状態検出回路は、第１制御信号のレベルが一定の方向に
レベル変化されるとき、内部のプログラム状態に応じて
形戒される第２制御信号のレベルに応じて外部子のリー
ク電流を増加し又は減少させる。このように所定外部端
子に係るリーク電流の増加又は減少という電流変化の方
向が冗長救済の有無又は内部状態に応じて決定される。

したがって、冗長救済の有無や内部状態に応じて外部端
子に現れる電流値相互の差が小さくても、冗長救済の有
無又はプログラム可能な内部回路に対するプログラム状
態を、確実に若しくは高い精度をもって検出することが
できるという効果がある。

また、モード切り替えなどに従って電流値が増加したの
か減少したのかさえ検出することができる電流量であれ
ばよく、電流値それ自体の変化量はそれ程大きくする必
要はないから、冗長救済の有無などを判定するときに外
部端子に印加すべき電圧を従来よりも低くすることがで
きる。これにより、回路素子の耐圧についても特別な考
慮をすることなく高精度に冗長救済の有無などを判定す
ることができる。そして、最大定格における入出力リー
ク電流も低減することができる。

前記切り替えられる動作モードを、ノーマルモード及び
テストモードにすれば、半導体集積回路がテストモード
を持つ場合、冗長救済判定のための動作モードとして特
別な動作モードを設けなくても済む６ 所定の外部端子と電源端子との間にスイッチ素子を配置
し、動作モードの切り替えに応じてレベル変化される制
御信号と、冗長救済の有無に応じてレベル変化される制
御信号とを入力して、双方の制御号のレベルの一致不一
致に基づいて前記スイッチ素子の制御を行う論理ゲート
を設ければ、冗長救済判定回路を簡単に構戊することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＤＲＡＭに含まれる冗
長救済判定回路の一例回路図、第２図は冗長救済判定回
路の別の回路図、第３図は冗長救済判定回路の動作態様
説明図，第４図はＤＲＡＭの一実施例ブロック図、第５
図は従来の冗長救済判定回路の一例回路図、第６図は従
来の冗長救済判定回路の一例特性説明図である。 ＲＤＡ・・・冗長アレイ、ＲＤＰ・・・冗長プログラム
回路、ＲＤＥ・・・冗長イネーブル回路、１０・・・外
部データ入出力端子、１１・・・冗長救済判定回路、Ｑ
１２・・スイッチＭＯＳＦＥＴ、１２・・・論理ゲート
回路、１３・・・排他的負論理和ゲート、ＴＥ・・・テ
スト信号、φｒｅｎ・・・冗長イネーブル信号、φｓｊ
ｇ・・・ゲート制御信号。 〆＼

Claims (1)

1. 【特許請求の範囲】 １、外部端子に所定の電圧を印加したときに冗長救済の
   有無に応じた電流変化を当該外部端子に生じさせる冗長
   救済判定回路を備えた半導体集積回路であって、 前記冗長救済判定回路は、その半導体集積回路に設定可
   能な動作モードが第１の動作モードから第２の動作モー
   ドに切り替え制御されることに呼応して、冗長救済状態
   と冗長非救済状態とでは前記外部端子に生ずる電流変化
   の方向が逆転されるようにされて成るものであることを
   特徴とする半導体集積回路。 ２、前記第１の動作モード及び第２の動作モードはノー
   マルモード及びテストモードである請求項１記載の半導
   体集積回路。 ３、前記冗長救済判定回路は、所定の外部端子と電源端
   子との間に配置されたスイッチ素子と、そのスイッチ素
   子のスイッチ制御端子に出力端子が結合された論理ゲー
   ト回路を有し、 前記論理ゲート回路は、第１の動作モードの設定状態と
   第２の動作モードの設定状態とに応じてレベル変化され
   る第１制御信号と、冗長救済の有無に応じてレベル変化
   される第２制御信号とを入力し、双方の制御号のレベル
   の一致不一致に応じたレベル信号を出力する比較手段を
   含む、 請求項１又は２記載の半導体集積回路。 ４、外部端子に所定の電圧を印加したときに、予めプロ
   グラムされた状態に応じた電流変化を当該外部端子に生
   じさせる状態判定回路を備えた半導体集積回路であって
   、 前記状態判定回路は、所定の外部端子と電源端子との間
   に配置されたスイッチ素子と、このスイッチ素子をスイ
   ッチ制御する論理ゲート回路とを含み、 前記論理ゲート回路は、第１のレベルから第２のレベル
   に切り替え制御される第１制御信号と、プログラム状態
   に応じてレベル変化される第２制御信号とを入力して、
   双方の制御号のレベルの一致不一致に基づいて前記スイ
   ッチ素子の制御を行うものである、 ことを特徴とする半導体集積回路。