JPH0320678A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源電圧検出回路さらには電子機器において電
源電圧を検出するための電源電圧検出回路に関し、例え
ば電池を電源とする電子機器用の半導体集積回路に適用
して有効な技術に関するものである。

〔従来技術〕

電池を電源とする携帯用電子機器などに用いられる半導
体集積回路には、機器の正常動作を保証するため、電池
消耗による電源電圧低下を検タ１］シてその状態を告知
するための電源電圧検出回路が内蔵されている。第６図
には，従来の？１′ｒＸｆｉ圧検出回路が示されている
。この回路においては、接地レベルを基準とする電源電
圧Ｖｄｄが，互いに直列接続された２本の抵抗（分圧抵
抗と称される）Ｒよ及びＲ２によって分圧されるように
なっている。

分圧抵抗Ｒ１，Ｒ，による分圧電位Ｖｘには、電池消耗
によるＶｄｄの低下が反映され、このｖｘがコンパレー
タ１の非反転入力端子（＋）に印加されることにより、
参照電圧Ｖｄｅｔと比較される．そしてＶｘ＜Ｖｄａｔ
の場合にコンパレータ１の出力状態が反転され、この状
態がラッチ回路２によってラッチされる。従ってこのラ
ッチ回路２の出力に基づいて例えば発光ダイオードを点
灯させるなどして電源電圧の低下を告知することができ
る。

ところで，電池を電源とする携帯用電子機器などに用い
られる半導体集積回路においては、長時間に亘る安定動
作を確保するため、それ自体の消費電流の少ないことが
要求される，電源電圧検出回路での消費電流の多くは上
記分圧抵抗Ｒ１，　Ｒ，によって消費されるため、この
Ｒエ，Ｒ２での電流消費をできる限り低減すべく、比較
的シート抵抗値の高いＷＥＬＬ（ウェル）層を用いるこ
とによりＲ１，　Ｒ２を数ＭΩ以上に設定するのが一般
的である。

尚、電源電圧検出回路について記載された文献の例とし
ては，特開昭６０−２４２５８６号がある． 〔発明が解決しようとする課題〕 しかしながら、ＷＥＬＬ層を用いて高抵抗を実現する場
合，例えばシート抵抗値４ＫΩ，配線幅］ＯμｍにてＩ
ＯＭΩの分圧抵抗を形成しようとすると、２５ａｎもの
長さを必要とし、このような分圧抵抗のために半導体集
積回路のチップ面積が大幅に増大してしまうという問題
がある。しかも近年の微細加工技術の進歩及びこれに伴
いゲート当りの低消費電力化が進む中で、ＷＥＬＬ抵杭
のシート抵抗値に大きな変化はなく、従って半導体集積
回路に占める電源電圧検出回路の面積比率は年々増大す
る傾向にある。

本発明の目的は、消費電流の低減及び占有面積の低減を
図った電源電圧検出回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示されている発明のうち代表的なものの
概要を簡単に説明すれば下記の通りである。

すなわち、第１のキャパシタとこれに直列接続された第
２のキャパシタとを有する容量性分圧手段を設け、また
所定の周期でこの容量性分圧手段におけるキャパシタの
充放電を繰返す充放電制御手段を設け、更に上記容量性
分圧手段の分圧出力と参照電圧とを比較してその比較結
果を出力する電圧比較手段を設けて電源電圧検出回路を
構或するものである。

ここで、電源電圧が異なる複数種類の電子機器に同一構
成の電源電圧検出回路を備えた半導体集積回路を適用可
能とするには、上記第１，第２のキャパシタの他に、電
源電圧分圧比調整用の第３のキャパシタを設け、外部制
御信号によって電源電圧分圧比を変更可能とするとよい
。また、電源電圧分圧比の微調整を可能とするには、上
記第３のキャパシタとして複数のキャパシタを適用する
とよい。

〔作　用〕

上記した手段によれば，所定の周期で容量性分圧手段に
おけるキャパシタの充放電が繰返され、直流電流バスが
定率的に形成されることはない。

このことが、電源電圧検出の顔の消費電流を低減するよ
うに作用する。また、分圧抵抗ではなく、微細加工技術
に好適なキャパシタによって電源電圧分圧を行うように
し、しがもここに適用されるキャパシタは浮遊容量など
同路内の分布容量を無視できる範囲で可能な限り小さく
でき，このことが、電′ｇ電圧分圧系の小型化を可能と
し、半導体集積回略の面積比率を低減するように作用す
る。

〔実　施　例１〕 第１図には本発明の第１の実施例である電源電圧検出回
路が示される。同図に示される電源電圧検出回路は．特
に制限されないが５電池を電源とする携帯用電子機器例
えば卓上電子計算機や時計などに用いられる半導体集積
回路に内蔵され、電源電圧が所定値以下となった際に所
定の警告信号を出力可能とするものである。

第１図に示される容量性分圧手段３は、電源ラインに接
続され、接地ラインを基準とする電源電圧Ｖｄｄを分圧
するもので、第１のキャパシタＣ１と第２のキャパシタ
Ｃ２とが直列接続されて成る。

この第１，第２のキャパシタＣ１，Ｃ２は、特に制限さ
れないが、逆方向バイアスされたＰｎ接合の容量を利用
することにより接合コンデンサとして形或され、あるい
はＭＯＳ（又はＭ．　Ｉ　Ｓ　）構造により絶縁膜（一
般にはＳｉＯ２）を誘電層とすることにより薄膜コンデ
ンサとして形或される。

そして上記第１，第２のキャパシタＣ，，Ｃ２の直列接
続点と電′ｇ電圧Ｖｄｄとの間には、クロツク信号φに
よってオンオフ動作されるＭＯＳ型トランジスタ（Ｐチ
ャンネル）４が接続され、また第２のキャパシタＣ２の
一端には、クロック信号φの状態を反転して出力するイ
ンバータ５の出力端子が接続されている。クロック信号
ψはこの電源電圧検出回路が形或されている半導体集積
回路において生威される信号で、第２図に示されるよう
に５所定の周期でハイ，ローの状態が変化する？形波信
号である。そしてこのクロック信号φのハイレベルは電
′ｇ電圧Ｖｄｄに等しく、またローレベルは接地電位に
等しい。

クロック信号φがローレベルのとき、ＭＯＳ型トランジ
スタ４がオン状態となり，これにより第１のキャパシタ
Ｃエの両端子間が短絡され、第工のキャパシタＣ１の蓄
積電荷が全て放出される。

またこのとき、第工，第２のキャパシタＣ■，Ｃ２の直
列接続点の電位が電源電圧Ｖｄｄに等しくなり、更にイ
ンバータ５の出力がハイレベルとなるため、第２のキャ
パシタＣ２の両端子間を短絡したのと等価になり、この
第２のキャパシタＣ２の蓄積電荷も全て放出される。

一方クロック信号φがハイレベルのときには、ＭＯＳ型
トランジスタ４はオフ状態、インバータ５の出力はロー
レベルとなるから、第１，第２のキャパシタＣ■，Ｃ２
は電源ラインと接地ラインとの間に直列接続された状態
と等価になり、この状態で両キャパシタＣ■，Ｃ２への
電荷蓄積が行われ，両キャパシタの静電容量比に応じて
電源電圧Ｖｄｄの分圧が行われる。ここでこの分圧出力
すなわち第１，第２のキャパシタＣ１，Ｃ，の直列接続
点の電位Ｖｘは、下式の如く表わされる。

？■＋Ｃ， 従って、上記ＭＯＳ型トランジスタ４とインバータ５と
によってクロック信号φの半周期単位で第１，第２のキ
ャパシタＣ．，Ｃ，の充電及び放電が交互に繰返される
ことになり、このような意味で、上記ＭＣｌＳ型トラン
ジスタ４とインバータ５とによって形威される制御回路
１０を充放電制御回路と称する。この充放電制御回路１
０が本発明における充放電制御手段に対応する。

そして上記第１，第２のキャパシタＣエ，Ｃ２の分圧出
力はコンパレータＩＡの非反転入力端子（＋）に印加さ
れ，このコンパレータ１Ａにおいて、基準電位として予
め設定された参照電圧Ｖｄｅｔと比較される。この比較
において，第２図に示されるようにＶｘ≧Ｖｄｅｔが戒
立する場合には，コンパレータＩＡの出力ｖＯはハイレ
ベルであるが、電源電圧Ｖｄｄの低下によってＶ　ｘ　
＜　Ｖｄｅｔが或立すると、コンパレータＩＡの出力状
態が反転され、ｖＯはローレベルとなる。ここで，コン
パレータ１Ａの出力状態がハイレベルからローレベルに
反転するときの電源電圧Ｖｄｄを検出電圧Ｖｄ．ｄ（ｄ
ａｔ）とすると、このＶｄｄ（ｄａｔ）は次式の如く表
わされる。

この（２）式より明らかなように検出電圧Ｖｄｄ（ｄ　
ａ　ｔ）の値は，第１，第２のキャパシタＣ．，Ｃ２の
静電容量と参照電位Ｖｄｅｔとによって決定される。

尚、参照電圧Ｖｄｅｔは、特に制限されないが、電流ミ
ラー回路を利用した定電圧回路や，基準電圧発生回路に
よって形成される。

次にこのコンパレータＩＡの出力状態は，後段のラッチ
回路２Ａに伝達され、この電源電圧検出回路が形或され
る半導体集積回路において上記クロック信号φに同期し
て生成されるストローブ信号φがローレベルからハイレ
ベルに変化される立上がりエッジに同期してコンパレー
タ１・Ａの出力ＶＯがラッチ回路２Ａに保持されるよう
になっており、このラッチ回路２Ａの保持出力ＯＵＴが
警告信号として出力され，電源電圧低下告知のための発
光ダイオード点灯制御等に供される。

ここで上記コンパレータＩＡとラッチ回１２Ａとを有し
て電圧比較回路２０が形或され、この回路２０により、
本発明における電圧比較手段が実現される。

尚、ストローブ信号φとしてクロック信号ψの反転レベ
ル信号をそのまま使用することもできるが、コンパレー
タ１Ａの出力状態Ｖｏ保持の確実性を高めるため、第２
図に示されるようにクロック信号φよりもストローブ信
号φの位相の方が若干進むように設定するとよい。

上記実施例によれば以下の作用効果を得ることができる
。

（１）容量性分圧手段３での消費電流ｉは第１，第２キ
ャパシタＣ１，Ｃ，の充放電のみで決定され、この充放
電がクロック信号φによって所定の周期で繰返されるよ
うになっているため、この繰返し周期を比較的長く設定
することにより容量性分圧手段３での消費電流ｉは、分
圧抵抗を用いる場合の如く常時通電する場合に比べて大
幅に低減される。しかもこの場合の消費電流ｉは、クロ
ック信号φの周波数をｆとしたとき， Ｃエ＋Ｃ， と表され、第工，第２のキャパシタＣ１，Ｃ，の静電容
量値を小さくするほど、ｊ．の値も小さくなる。

従ってクロック信号φの周期を比較的長く設定し、更に
第１，第２のキャパシタＣエ，Ｃ２の静電容量値を小さ
く設定することにより、容量性分圧手段３での消費電流
ｉを極めて少なくでき、これによって電源電圧検出回路
自体の低消費電流化が図れる。

（２）また、キャパシタの形成は抵抗形或と異なり微細
加工技術に好適であり、回路内の浮遊容量を含−むキャ
パシタＣ、，Ｃ２の分圧比精度の許容範囲内で第１，第
２のキャパシタＣ，，Ｃ２の静電容量を小さくシ，容量
性分圧手段３の占有面積を小さくすることにより、電源
電圧検出回路自体の占有面積の減少が図れる。

（３）更に、Ｐチャンネル型のＭＯＳトランジスタ４及
びインバータ５の構成ＭＯＳは、ソース電位が電源電圧
となるため、 の範囲でオンさせることができ、このことは低電′ｒＡ
電圧での安定動作が可能であることを意味し、電池を電
源とする電子機器用半導体集積回路に内蔵されるものと
して極めて有利となる。

〔実　施　例２〕 第３図には本発明の第２の実施例である電源電圧検出回
路が示される。同図に示される電源電圧検出回路も上記
実施例と同様に，特に制限されないが、電池を電源とす
る携帯用電子機器に用いられる半導体集積回路に内蔵さ
れるものである。

第３図に示される充放電制御回路１０Ａは、第１図に示
されるのと同一機能を有するＭＯＳ型トランジスタ４と
インバータ５どの他に、ナンドゲート６を備えて成る。

このナンドゲート６の一方の入力端子にはクロック信号
φが入力され、他方の入力端子には外部制御信号として
のセレクト信号Ｓ　Ｅ　Ｌ　Ｃ　Ｔが入力されるように
なっている。そしてナンドゲート６の出力端子と、第１
，第２のキャパシタＣ１，Ｃ２の直列接続点との間には
、容量性分圧手段３における電源電圧分圧比を変更し得
る第３のキャパシタＣ，が接続されている。

この第３のキャパシタＣ３は、セレクト信号ＳＥＬＣＴ
がハイレベルとなってナンドゲート６がイネーブル状態
とされた場合には第２のキャパシタＣ２に対して等価的
に並列接続されたように作用し、逆にセレクト信号Ｓ　
Ｅ　Ｌ　Ｃ　Ｔがローレベルとなってナンドゲート６が
デイスエープル状態とされた場合には第１のキャパシタ
Ｃ１に対して等価的に並列接続されたように作用する。

従って、本実施例での検出電圧Ｖｄ　ｄ　（ｄ　ｅ　ｔ
）は７セレクト信号Ｓ　Ｅ　Ｌ　Ｃ．　Ｔが八イレベル
の場合に、 となり、逆にセレク１〜信号Ｓ　Ｅ　Ｌ．　Ｃ　Ｔがロ
ーレベルの場合に、 となる。すなわち１セレクｌ一信号Ｓ　Ｅ　Ｌ　Ｃ　Ｔ
に、｛、．って、検出電圧Ｖ　ｄ．　ｄ．　（．　ｄ　
ａ　ｔ　）を２段階に変化させることができ”る。この
ことは、例えばリチウム電池に代表される３■系と、銀
電池に代表される１．５ｖ系との２種類の電池の何れに
対しでも、同一構或の電源電圧検出回路を適用できるこ
とを意味する。

上記実施例によれば以下の作用効果を得ることができる
． （１）分圧抵抗ではなく，キャパシタによって電源電圧
の分圧を行うようにしているので、上記第１の実施例の
場合ヒ同様に，消費電流の減少及び占有面積の減少が図
ｔ１、る９ （２）容量性分圧手段３における電源電圧分圧比を変更
し得る第３のキャパシタを備え、外部制御信号たるセレ
クト信号ＳＥＬＣＴによってこの分圧比の変更を可能と
しているので、電源電圧が異なる電子機器に対して同−
４ｉ１！或の電源電圧検出回路を備えた半導体集積回路
を適用することができる。

〔実　施　例３〕 第４図には本発明の第３図の実施例である電源電圧検出
回路が示される。同図に示される電源電圧検出回路も上
記実施例と同様に、特に制限されないが、電池を電源と
する携帯用電子機器に用いられる半導体集積回路に内蔵
されるものである。

第４図に示される電源電圧検出回路では，第３図におけ
る第３のキャパシタＣ３に対応するものとして複数のキ
ャパシタ３０，３１，３２．３３を設け、充放電制御回
路１０Ｂ内に各キャパシタ３０乃至３３に対応する複数
のナンドゲート４０，４１，４２，４３を配置して或る
。ここで、複数のキャパシタ３０乃至３３の静電容量は
次のように設定される。

すなわち、キャパシタ３０の静電容量値をＣ０としたと
き，他のキャパシタ３１，３２．３３の静電容量値は，
このＣ．に対して２のべき乗倍の関係となるように１９
定され，それぞれ２Ｃ．，４Ｃｏ，ＳＣ．となる。

そして上記ナンドゲート４０乃至４３の一方の入力端子
には４ビツ１・構或の外部制御信号Ｄ０，Ｄｉ，　Ｄ，
，　Ｄ．が与えられ、この外部制御信号Ｄ＋，乃至Ｄ，
のＷＡ理値によってナンドゲート４０乃至４３を選択的
にイネーブル状態とすることにより，容量性分圧手段３
での電源電圧分圧比の微！ＩＩＮを可能としている。こ
こで検出電圧Ｖｄｄ（ｃｌｅｔ）は次式で表わされる。

・・−・・・・・・（５） 本実施例では，外部制御信号Ｄ０乃至Ｄ，の論理値によ
って電源電圧分圧比の８通りの変更が可能となる。尚，
第３のキャパシタ数を増大させて分圧？記実施例によれ
ば以下の作用効果を得ることができる。

（１）分圧抵抗ではなく、キャパシタによって電源電圧
の分圧を行うようにしているので，上記第１，第２の実
施例の場合と同様に、消費電流の減少及び占有面積の減
少が図れる． （２）ｆｌ源電圧分圧比の変更に関与する第３のキャパ
シタＣ，として複数のキャパシタ３０乃至３３を設け、
外部制御信号Ｄ。乃至Ｄ■の論理値によって電源電圧分
圧比の微調整を可能としているので、参照電圧Ｖｄｅｔ
のばらつきや、コンパレータＩＡのオフセット電圧ある
いはキャパシタの分圧比のミスマッチなどに起因する検
出電圧Ｖｄｄ（ｄａｔ）のばらつきを外部制御信号Ｄ０
乃至Ｄ３によって容易に修正することができる。

〔実　施　例４〕 第５図には本発明の第４の実施例である電：ｇ電圧検出
回路が示される．同図に示されるＷｌ源電圧検出回路も
上記実施例と同様に、特に制限されないられる半導体集
積回路に内蔵されるものである．第５図に示される電源
電圧検出回路において充放電制御回路１０Ｃは，第１−
，第２のキャパシタＣエ，Ｃ２の直列接続点と電源電圧
Ｖｄｄとの間に接続され、クロック信号φによってオン
・オフされるＭＯＳ型トランジスタ１１と、第１１第２
のキャパシタＣ１，Ｃ２の一方の端子にそれぞれ接続さ
れたナントゲート１２，１４と、外部制御信号としての
セレクト信号ＳＥＬＣＴを反転してそ九をナンドゲート
１４の一方の入力端子に伝えるインバータ１３とを有し
て戊る。

セレクト信号Ｓ　．Ｅ　Ｌ　Ｃ　Ｔがローレベルのとき
、ナンドゲ−１・１４はイネーブル状態となり、クロッ
ク信号φの状態変化を負論理で第２のキャパシタＣ２に
伝える。このときナンドゲート１２はディスエーブル状
態であり、第工のキャパシタＣ１の一端はクロック信号
φの状態変化にかかわらずハイレベル（Ｖｄｄレベル）
に固定される。従ってこのときの回路状態は、第１図の
回路構或と等価になり、上記第工の実施例と同様にクロ
ツク信号φがローレベルのときに第１，第２のキャパシ
タＣ１，Ｃ２の蓄＠電荷放出が行われ、クロック信号ψ
がハイレベルのときに第ｌ，第２のキャパシタＣ１．　
Ｃ２への電荷蓄積が行われる。そしてこの電荷蓄積によ
る、電源電圧Ｖｄｄの分圧出力がコンバレータＩＡに伝
達され、参照電圧Ｖｄｅｔと比較される。

尚、この場合の分圧出力Ｖｘ及び検出電圧Ｖｄｄ（ｄａ
ｔ）は、上記第１の実施例と同様（１）式及び（２）式
によってそれぞれ表わされる。

次にセレクト信号ＳＥＬＣＴがハイレベルのとき、ナン
ドゲート１２はイネーブル状態となり、クロック信号φ
の状態変化を負論理で第工のキャパシタＣ２に伝える。

このときナンドゲート１４はディスエープル状態であり
、第２のキャパシタＣ２の一端はクロック信号φの状態
変化にかかわらず、ハイレベル（Ｖｃｌｄレベル）に固
定される．従ってこのときの回路状態は、第１図におい
て第１，第２のキャパシタＣエ，Ｃ２を置換えたのと等
価になり、この場合の分圧出力Ｖｘは、？■＋０２ となり、検出電圧Ｖｄｄ（ｄａｔ）は、となる。

従って、第１，第２のキャパシタＣ１，　Ｃ，の静電容
量を予め異ならせておけば、セレクト信号ＳＥＬＣＴに
よって電源電圧分圧出力の変更が可能となる。

また、この電源電圧分圧出力の変更作用を利用して、回
路にヒステリシス特性を持たせ、これによって回路の動
作安定を図ることもできる。

すなわち、コンパレータ１Ａの出力（又はラッチ回路２
Ａの出力）を、セレクト信号Ｓ　Ｅ　ＬＣＴの代わりに
ナンドゲート１２及びインバータ１３に入力するように
すれば、電圧比較回路２ｏにおいて、Ｖｘ＜Ｖｄｅｔに
よりコンパレータ１Ａの出力状態（又はランチ回路２Ａ
の出力状態）がロー１ノベルに反転した直後に第ｌ，第
２のキャパシタＣ，，　Ｃ，による電源電圧分圧出力の
変更がなされるので，この分圧出力変更により検出電圧
Ｖｘが更に低下するようにＣ１，Ｃ，の静電容量値を予
め設定しておくことによりヒステリシス特性を実現でき
、Ｖｘ：Ｖｄ　ｅ　ｔでの回路のチャタリング動作を防
ぐことができる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）分圧抵抗ではなく、キャパシタによって電源電圧
の分圧を行うようにしているので、上記第１，第２，第
３の実施例の場合と同様に、消費電流の減少及び占有面
積の減少が図れる。

（２）セレクト信号ＳＥＬＣＴの状態によって第工，第
２のキャパシダＣ１，　Ｃ２の置換えを電気的に行うこ
とができるので、上記第１，第２，第３の実施例の如く
第３のキャパシタＣ３を用いることなく，電ｗｉｔ圧の
分圧出力変更を行い得る。

（３）コンパレータのＩＡの出力（又はラッチ回路２Ａ
の出力）を，セレクト信号ＳＥＬＣＴの代わりにナンド
ゲート１２及びインバータ１３に入力？ることにより、
回路にヒステリシス特性を持たせることができ、回路の
動作安定を図ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記第１乃至第４の実施
例に限定されず、その要旨を逸脱しない範囲において種
々変更可能である。

例えば上記実施例ではＭＯＳ型トランジスタとしてＰチ
ャンネルのものを適用したが、ＮチャンネルのＭＯＳ型
トランジスタを用いることもできる。ＮチャンネルのＭ
ＯＳｈランジスタは、第１−，第２のキャパシタＣエ，
Ｃ２の直列接続点と接地ラインとの間に接続される。こ
の場合、第上のキャパシタＣ■の一端（ＣＬと０２とを
置換える場合にはＣ２の一端）はＶｄｄラインではなく
接地ラインに接続される。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、電池を電源とする
電子機器用の半導体集積回路に適限定されるものではな
く、電源電圧検出機能を有する半導体集積回路又は装置
に広く適用することができる。本発明は、少なくとも消
費電流の低減及び占有面積の低減を図る条件のものに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば，下記の通りである
。

すなわち、容量性分圧手段での消費電流は第１，第２の
キャパシタの充放電のみで決定され，この充放電がクロ
ック信号によって所定の周期で繰返されるようになって
いるため，この繰返し周期を比較的長く設定することに
より容量性分圧手段での消費電流は，分圧抵抗を用いる
場合の如く常時通電する場合に比べて大幅に低減される
。しかもこの場合の消費電流は第１，第２のキャパシタ
の静電容量値を小さくする程、減少される。従ってクロ
ック信号の周期を比較的長く設定し、更に第１，第２の
キャパシタの静電容量値を小さく設定することにより、
容量性分圧手段での消費電流を極めて少なくでき、これ
によって電源電圧検出回路自体の低消費電流化が図れる
。

そして、キャパシタの形或は抵抗形成と異なり微細加工
技術に好適であり、回路内の浮遊容量を含むキャパシタ
の分圧比精度の許容範囲内で第工，第２のキャパシタの
静電容量を小さくし、容量性分圧手段の占有面積を小さ
くすることにより、電源電圧検出回路自体の占有面積の
減少が図れる。

また、容量性分圧手段における電源電圧分圧比を変更し
得る第３のキャパシタを設け、外部制御信号によってこ
の分圧比の変更を可能とすることにより，電源電圧が異
なる電子機器に対して、同一構成の電源電圧検出回路を
備えた半導体集積回路を適用することができる。

更に、電源電圧分圧比の変更に関与する第３のキャパシ
タとして複数のキャパシタを設け、外部制御信号によっ
て電源電圧分圧比の微調整を可能とすることにより，検
出電圧Ｖｄ．ｄ（ｄａｔ）のばらつきを外部制御信号に
よって容易に修正することができる。

【図面の簡単な説明】

第１図は本発明の第↓の実施例回路図、第２図は第１図
の実施例回路の動作タイミング図， 第３図は本発明の第２の実施例回路図、第４図は本発明
の第３の実施例回略図、第５図は本発明の第４の実施例
回路図、第６図は電源電圧検出回路の従来例回路図であ
る。 ３・・容量性分圧手段、１０，ＩＯＡ，ＩＯＢ，１０Ｃ
・・・充放電制御回路．２０・・・電圧比較回路、Ｃ１
・・・第１のキャパシタ、Ｃ２・・・第２のキャパシタ
、Ｃ３・・第３のキャパシタ、Ｖｄｅｔ・・・参照電圧
。

Claims (1)

1. 【特許請求の範囲】 １、第１のキャパシタとこれに直列接続された第２のキ
   ャパシタとを有して成り電源電圧の分圧を可能とする容
   量性分圧手段と、 所定の周期でこの容量性分圧手段におけるキャパシタの
   充放電を繰返す充放電制御手段と、上記容量性分圧手段
   におけるキャパシタ充電による電源電圧分圧出力と所定
   の参照電圧とを比較してその比較結果を出力する電圧比
   較手段と、 を含んでなる電源電圧検出回路。 ２、上記容量性分圧手段における電源電圧分圧比を変更
   し得る第３のキャパシタを設け、外部制御信号によって
   この分圧比の変更を可能とした請求項１記載の電源電圧
   検出回路。 ３、電源電圧の分圧比変更に関与する第３のキャパシタ
   として複数のキャパシタを適用した請求項２記載の電源
   電圧検出回路。