JPH03207135A - 保護段数可変回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 例えばディジタル同期伝送システムにおいて同期化を行
う際に用いられる同期保護回路などに適用できる保護段
数可変回路に関し、 保護段数を広範囲にわたり任意に可変設定できる保護段
数可変回路を小規模なハードウェア回路で実現すること
を目的とし、 同じ計数入力をカウントする第１、第２のカウンタと，
これら第１、第２のカウンタの計数値を比較して、両者
が不一致となった時に第１、第２のカウンタに初期値を
設定する初期値設定回路とを具備し、第１のカウンタは
計数対象となる事象の発生時にイネーブルにされるよう
に構成される。

［産業上の利用分野］ 本発明は例えばディジタル同期伝送システムにおいて同
期化を行う際に用いられる同期保護回路などに適用でき
る保護段数可変回路に関する。

同期保護回路では前方保護と後方保護の保護段数を伝送
路形態に応じて適宜変えている。これはデータ伝送の同
期状態を外しやすくしたり、外しにくくすることによっ
て伝送路上のデータ伝送の品質を確保するためである。

このため、同期保護回路としては、その保護段数を任意
に可変設定できる保護段数可変回路を用いて構成するこ
とが必要とされ、かかる保護段数可変回路は小規模なハ
ードウェア回路で実現できることが必要とされている。

またかかる保護段数可変回路は、同期保護回路に適用さ
れるだけでなく、例えばコンピュータ等の制御回路にお
いて、ある情報ビットが何回か繰り返し発生した場合に
、それが有意であるか否かというような条件判定を、そ
の保護段数（発生回数）を任意に設定しつつ行える回路
などとして、汎用的に利用することができる。

［従来の技術Ｊ 第５図には、前方および後方それぞれ３段の保護を行う
従来の同期保護回路の構成例が示される。図において、
４■〜４■はそれぞれＤ形のフノップフロップ素子であ
り、これらは縦段接続されて３段のシフトレジスタを構
成しており、初段には同期外れを示す不一致信号がデー
タ入力される。このシフトレジスタの各段の出力信号Ｑ
１〜Ｑ３はＡＮＤ回路４４とＮＯＲ回路４５にそれぞれ
入力されている。ＡＮＤ回路４４の出力信号は前方保護
判定信号としてＳＲ形フリップフロップ４６のＳ入力端
子に入力され、ＮＯＲ回路４５の出力信号は後方保護判
定信号としてＳＲ形フリップフロップ４６のＲ入力端子
に入力される。このＳＲ形フリップフロップ４６は入力
が負論理となっており、その出力信号は同期判定信号と
して利用される。

この従来例回路の動作が第６図および第７図のタイムチ
ャートを参照して以下に説明される。ここで第６図はデ
ータフレームと不一致信号とクロックとの関係を示すタ
イムチャート、第７図は第５図の従来例回路の各部信号
を示すタイムチャートである。

第６図図示の如く、各フレームに対して同期と同期外れ
の検出が行われ、不一致信号は同期外れ検出時に“１”
、同期検出時に゜゜Ｏ″′となって同期保護回路に入力
される。

この不一致情報はフリップフロップ４■〜４■によって
各フレーム毎にラッチされる。このラッチされた情報が
連続して“０”であった場合には、ＮＯＲ回路４５の出
力信号が“１”となり、それによりＳＲ形フリップフロ
ップ４６の出力信号は“Ｏ”となって、後方保護が解除
される。

またラッチされた情報が連続して“１”であった場合に
は、ＡＮＤ回路４４の出力信号が“ｌ”となり、それに
よりＳＲ形フリップフロップ４６の出力信号は“ｌ”と
なり、前方保護が解除される。ラッチされた情報が連続
で同じでない場合は、ＳＲ形フリップフロップ４６の出
力信号は前の状態を保持することになる。このような動
作により前方および後方の各３段の保護が行われるもの
である。

第８図にはかかる同期保護回路を利用して保護段数可変
とした場合の構成例が示される。この回路はシフトレジ
スタを最大保護段数ｎに相応する数のＤ形フリップフロ
ップ４■〜４＠で構成し、各段の出力信号をＡＮＤ回路
４７とＮＯＲ回路４８にそれぞれ入力させ、保護段数制
限回路４９でＡＮＤ回路４７とＮＯＲ回路の入力を、保
護段数により決まる数だけインヒビットすることで、保
護段数を可変設定できるようにしたものである。

さらに第９図には、前方保護段数と後方保護段数とを別
々に可変設定可能にした同期保護回路の構成例が示され
る。この回路は前方保護用にシフトレジスタ５ｌとＡＮ
Ｄ回路５２と前方保護段数制限回路５３を、また後方保
護用にシフトレジスタ５４とＮＯＲ回路５５と後方保護
段数制限回路５６をそれぞれ別々に設けたものであり、
それにより前方保護段数と後方保護段数を別々に設定可
能にしている。

［発明が解決しようとする課題］ 保護段数を可変とする従来の回路構成は、シフトレジス
タの段数（すなわちフリップフロップの数）として、段
数可変範囲の最大値の数が必要となるため、回路規模が
大きくなるという問題点がある。特に前述の第９図の同
期保護回路のように、前方保護段数と後方保護段数を別
々に設定できるようにするためには、ｎ段のシフトレジ
スタが二つ必要となる上にそのほかの付加回路も必要と
なるなど、回路規模は更に増大する。したがって従来の
回路構成は最大保護段数ｎが大きくなればなるほど不利
となる回路構成である。

したがって本発明の目的は、保護段数を広範囲にわたり
任意に可変設定できる保護段数可変回路を小規模なハー
ドウェア回路で実現することにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係る保護段数可変回路は、同じ計数入力をカウ
ントする第１、第２のカウンタ７ｌ、７２と、これら第
１、第２のカウンタ７１、７２の計数値を比較して、両
者が不一致となった時に第１、第２のカウンタ７１、７
２に初期値を設定する初期値設定回路７３とを具備し、
第１のカウンタ７１は計数対象となる事象の発生時にイ
ネーブルにされるように構成される。

［作用］ いま計数対象となる事象が発生している状態では、第１
のカウンタ７１はイネープル状態とされている。この状
態で、第１、第２のカウンタ７１、７２はある所定の初
期値からカウントを開始する。そして第１のカウンタ７
１の計数値に基づいて、上記事象が何回連続して発生し
たかを知ることができる。

一方、事象の発生が不連続であるような場合には、第１
のカウンタ７１はイネーブル状態とディスエープル状態
を繰り返すことになる。この場合、第１のカウンタ７１
がディスエープル状態となった時に第１、第２のカウン
タ７１、７２の計数値の間に相違を生じることになり、
この相違は初期値設定回路７３で検知されて、第１、第
２のカウンタ７１、７２に再び初期値が設定し直され、
それにより事象の連続発生回数の計数が繰り返し行われ
ることになる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

本発明の一実施例としての保護段数可変回路が第２図に
示される。この実施例は本発明を前方および後方の同期
保護回路として適用したものである。第２図において、
１は前方保護回路、２は後方保護回路であり、これらの
保護回路は１〜（２’−１）段の範囲で保護段数を可変
設定することができる。

前方保護回路ｌは、第６図タイムチャートに示される不
一致信号の連続した″′Ｏ”の数をカウントする回路で
あり、二つのアップカウント形パイナリカウンタ１１、
ｌ２と、これらのカウンタ１１、１２の出力信号を比較
する比較器１３と、前方保護段数を設定するための前方
保護段数設定部１４と、インバータｌ５とを含み構成さ
れる。

カウンタ１１のイネーブル端子ＥＮには、不一致信号が
インバータ１５を介して入力されており、それにより不
一致信号が“０″′の時にイネーブル状態となってカウ
ント可能となり、一方、“１”の時にディスエープル状
態となるようになっている。またカウンタｌ２は常にイ
ネーブル状態のフリーランカウンタである。

カウンタｌ１、ｌ２の各データ入力端子ＤＩＮには前方
保護段数設定部１４からの設定値がそれぞれ入力され、
ロード入力端子ＬＯＡＤには比較器ｌからの不一致検出
信号Ｑ５が入力され、またクロック入力端子ＣＬＫには
共通のクロックＣＬＫが入力されるようになっている。

またカウンタ１１のりップルキャリー出力端子ＲＣＯか
らはリップルキャリー出力信号Ｑ７が出力され、このリ
ップルキャリー出力信号Ｑ７はＳＲ形フリップフロップ
３のＳ入力端子に入力される。

各カウンタ１１、１２のｎビット並列出力信号Ｑｌ．Ｑ
２はそれぞれ比較器１３に入力される。

この比較器１３は両入力信号を比較し、それらが不一致
となった時に不一致検出信号Ｑ５をカウンタ１ｌ、１２
のロード端子ＬＯＡＤに送出する。

また前方保護段数設定部１４は、設定したい前方保護段
数の値の各ビットを反転させた値をカウンタｌ１、１２
にデータ入力させる回路である。

後方保護回路２は不一致信号の連続した“１″′の数を
カウントする回路であり、その構成は前方保護回路ｌと
ほとんど同じとなっており、アップカウント形パイナリ
カウンタ２１、２２、比較器２３，後方保護段数設定部
２４を含み構成される。前方保護回路１との相違点とし
ては不一致信号がインバータｌ５を介することなく直接
にカウンタ２１のイネーブル端子に入力され、またカウ
ンタ２１のリップルキャリー出力信号Ｑ８がＳＲ形フリ
ップフロツブ３のＲ入力端子に入力されている点である
。

この実施例回路の動作が第３図タイムチャートを参明し
つつ以下に説明される。この第３図は実施例回路の各部
信号を示したタイムチャートである。

この実施例回路は、カウンタ１１、１２、２１、２２お
よび比較器ｌ３、２３で取り扱う信号の並列ビット数ｎ
を変更することで、（２”１）段の範囲の保護を自由に
可変設定することができる。例えばビット数ｎを８ビッ
トとした場合には１段〜２５５段の範囲で保護段数を自
由に可変することが可能となる。以下の実施例では、説
明を簡明化するために、４ビット構成とし、保護段数を
３段とした場合を例にとって説明を行う。

まず前方保護回路１の動作について説明する。

前方保護段数設定部１４にバイナリ形式で、“Ｏ○１１
”　　（１０進数で３）を設定する。前方保護段数設定
部ｌ４はこの設定データの各ピットを反転させて“１１
００″′を生成し、これをカウンタ１ｌ、２のＤＩＮ端
子にデータ入力させる。この反転操作は設定値の各ビッ
トを反転させるだけなので簡単な回路構成で実現するこ
とができ、この実施例回路の回路構成を簡単化する上で
特に重要な操作である。

カウンタｌ１、１２はＤＩＮ端子に設定された反転設定
値“１１００”　（２進数で１２）からカウントを開始
する。カウンタ１１、１２は４ビット構成なので、″’
１　１　００″′からカウントを開始し、゛″１１１ｌ
”になるとりップルキャリー出力信号Ｑ７を出力して“
ＯＯＯＯ″′に戻るというように１０進でいうＯ〜１５
までを繰り返しカウントする。

カウンタ１ｌのＲＣＯ端子からのりップルキャリー出力
信号Ｑ７としては、カウント値が“１１１１″となると
″′ｌ″が出力される。カウンタ１１、Ｉ２の初期値を
″’１１００”とした理由はここにある。

カウンタＩ１は１０進でいう１２から１３、１４、１５
と３カウントし、１５（２進数で“１１１１”）でリッ
プルキャリー出力信号Ｑ７が”　Ｉ”となる。このリッ
プルキャリー出力信号Ｑ７はＳＲ形フリップフロップ３
によりラッチされる。このように、保護段数ｍを反転さ
せる操作はカウンタ１１、１２に（１５−ｍ）の初期値
を与えることになり、初期値からｍカウントするとりッ
プルキャリー出力信号Ｑ７が“１”になることを利用し
て、ＳＲ形フリップフロップ３をセットするものである
。

以上に述べた動作は、カウンタ１１のイネーブル入力が
クロック３個分連続して“１″′であった場合の動作で
ある。つまり、保護段数が３段なので、イネーブル入力
が連続して“ｌ″′であった場合、ＳＲ形フリップフロ
ップ３をセットする動作である。

次にイネーブル入力が連続して３回″′ｌ″′でなかっ
た場合の動作を説明する。

カウンタｌ１はイネーブル入力が”１”でカウント動作
を行い、″′Ｏ”でカウントを停止する。

一方、カウンタ１２はイネーブル入力には左右されずに
常にカウント動作を行っている。

カウンタｌ１および１２は初期値が１０進数でいう１２
から始まる。カウンタ１１は３カウントとする前にその
イネーブル入力が゜゜Ｏ″′になるとカウント動作を停
止するため、カウンタ１２のカウント値と相違が生じる
。すると、そのカウント値Ｑｌ．Ｑ２は比較器ｌ３によ
り常に比較されているので、両カウント値Ｑ１、Ｑ２間
に相違が発生した時点で、その不一致検出信号Ｑ５が“
ｌ”となる。この不一致検出信号Ｑ５が“ｌ”になると
、カウンタ１１．１２は前方保護段数設定部１４からの
反転設定値（１０進数でいう１２）をロードする。この
ためカウンタ１１のリップルキャリー出力信号Ｑ７は、
イネーブル入力がクロック３個分連続して“１″′でな
い限り、“１″′となることはない。

以上の動作によって、前方保護回路１は、不一致信号の
連続した“Ｏ″′の数をカウントして保護動作を行うこ
とができる。

後方保護回路２の動作についても、後方保護回路２が不
一致信号の連続した“１”の数をカウントするように不
一致信号が直接にカウンタ２ｌのイネーブル端子に入力
されている点を除いて、上述の前方保護回路ｌと全く同
じである。

以上のような回路構成とした場合のハードウェア規模の
縮小化について述べる。例えば本発明により１段〜２５
５段まで可変可能な保護回路を設計した場合、それに用
いるカウンタおよび比較器は８ビット構成となり、その
時の回路の使用素子数を算出すると、８ビットのカウン
タおよび比較器は各々２素子程度で構成できるため全素
子数は２０素子弱となる。

それに対して第９図に示されるような従来回路で１段〜
２５５段可変構成の回路を構成した場合、ｌ素子当たり
８ビットのシフトレジスタを使用したとしても、２５５
÷８ビット＝３２素子がシフトレジスターつ当たりに必
要であり、この従来回路では二つのシフトレジスタを必
要とするから、シフトレジスタとして６４素子が必要と
なる。さらに、８ビット入力ＡＮＤ回路やＮＯＲ回路は
最低でもシフトレジスタの素子数相当の数が必要となる
ため、第９図回路は最低でも１３０素子程度が回路を構
成する上で必要になる。

このように本発明により回路を構成した場合、保護段数
が大きくなればなる程、ハードウエア縮小の効果が顕著
となることが分かる。

本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例では、回路に使用するカウンタと
してアップカウント形のパイナリカウンタを用いたが５
本発明はこれに限られるものではなく，ダウンカウント
形のパイナリカウンタを用いてもよい。その場合にはリ
ップルキャリー出力信号の代わりにリップルボロウ出力
信号ヲ利用してＳＲ形フリップフロツブ３を制御するこ
とになり、またカウンタのＤＩＮ端子への入力、すなわ
ち前方保護段数設定部および後方保護段数設定部の出力
は保護段数ｍの値が反転されることなくそのままバイナ
リ形式で利用されることになる。

またカウンタとしてはバイナリ形式のものに限られるも
のではなく，例えば１０進形式のカウンタを利用するこ
とも勿論可能である。

また前方保護段数設定部、後方保護段数設定部は設定端
子あるいはレジスタ等、何で構成してもよい。

さらに保護段数の設定手段としては、カウンタのデータ
入力側に設けた保護段数設定部によるものだけに限られ
るものではなく、例えば第４図に示されるような構成と
することもできる。すなわち、この第４図では、カウン
タ１１、１２のＤＩＮ端子へのデータ入力を“Ｏ″固定
とし、カウンタ１ｌのカウント出力値Ｑ１をデコーダ１
８にも導き、このデコーダｌ８に所望の保護段数ｍを可
変設定できるようにする。このデコーダ１８によりカウ
ンタ１１のカウント値が設定保護段数ｍに達したことが
検出されたならば、その検出出力でＳＲ形フリップフロ
ップ３をセットすると共に、カウンタ１１，１２にロー
ド入力して、各カウンタ１１、１２のカウント値を゛゜
０”にリセットするようにしている。このような構成と
することによっても、不一致信号中の連続するｍ個の“
０”のカウントを行うことができる。

またさらに、本発明で用いるカウンタと比較器は何ビッ
ト対応であってもよく、例えば１６ビット対応であれば
６５５３５段、３２ビット対応であれば（２３２−１）
段の保護段数を構成することができ、保護段数の増加に
対応することが容易である。

またさらに、本発明の適用は、上述の実施例のデータ伝
送における同期保護回路に限られるものではない。特に
本発明の保護段数可変回路は、保護段数をリアルタイム
に可変できるので、高速な論理処理に対応でき、よって
コンピュータ等のハードウエアに利用することにも適し
、この場合、論理動作としては、例えばデータ中から数
ビット以上の連続データを見つけ出すといったような利
用法が考えられる。このような情報ビットや制御ビット
の監視用などを含めた広い利用範囲を持つものである。

［発明の効果］ 本発明によれば、広い範囲にわたって保護段数を可変す
ることができる保護段数可変回路を小規模なハードウェ
ア回路構成で実現することができる。例えば２０ピン程
度のＩＣにて１〜２５５段（８ビット構成の場合）の保
護を自由に可変できる低コスト、低消費電力の保護段数
可変回路を実現することができる。

また本発明の保護段数可変回路は、保護段数をリアルタ
イムに可変できるので、高速な論理処理に対応できると
いう特長も持つ。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としての保護段数可変回路を
データ伝送における同期保護回路に適用した例を示すブ
ロック図、 第３図は実施例回路の各部信号のタイムチャート、 第４図は本発明の変形例を示すブロック図、第５図は従
来の前方・後方３段の保護回路を示すブロック図、 第６図はデータフレームと不一致信号とクロツクとの関
係を示すタイムチャート、 第７図は第５図の従来回路の各部信号のタイムチャート
、 第８図は保護段数を可変として従来の前方・後方保護回
路を示すブロック図、および、第９図は保護段数を前方
保護と後方保護とで別々に可変設定できるようにした従
来の前方・後方保護回路を示すブロック図である。 図において、 １・・・前方保護回路 ２・・・後方保護回路 ３、４６・・・ＳＲ形フリツブフロツブ１ｌ、１２、２
１、２２・・・アップカウント形パイナリカウンタ １３、２３・・・比較器 １４・・・前方保護段数設定部 ２４・・・後方保護段数設定部 １５・・・インバータ １８・・・保護段数設定用デコーダ ４■〜４＠・・・Ｄ形フリップフロップ４４、４７・・
・ＡＮＤ回路 ４５、４８・・・ＮＯＲ回路 ４　９　・ ・保護段数制限回路 木茫明に１示ろ庁理説明図 第１図 本発明のｇ：形例 第４図

Claims (1)

1. 【特許請求の範囲】 　同じ計数入力をカウントする第１、第２のカウンタ（
   ７１、７２）と、 該第１、第２のカウンタ（７１、７２）の計数値を比較
   して、両者が不一致となった時に該第１、第２のカウン
   タ（７１、７２）に初期値を設定する初期値設定回路（
   ７３）とを具備し、該第１のカウンタ（７１）は計数対
   象となる事象の発生時にイネーブルにされるように構成
   された保護段数可変回路。