JPH0320850A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、システムバスを介して上位装置に接続され、
入出力装置の、システムバスを使用したダイレクトメモ
リアクセス転送を制御する入出カ制御装置に関する． （従来の技術） 第２図に、従来一般の情報処理装置のブロック図を示す
。

図において、ＣＰＵ　（中央処理装置）ｌは、システム
バス２に接続されており、装置全体の制御を行なってい
る． このシステムバス２には、ＭＭ　（主記憶装置）３と、
アドレスデコーダ４と、ＫＢＣ　（キーボードコントロ
ーラ）５と、ＣＲＴＣ　（ＣＲＴコントローラ）６と、
ＰＲＣ　（プリンタコントローラ）７と、ＤＭＡＣ　（
ダイレクトメモリアクセスコントローラ）８と、ＦＤＣ
　（フロッピーディスクコントローラ）９とが接続され
ている。

ＫＢＣ５にはＫＢ（キーボード）１１が接続され、ＣＲ
ＴＣ６にはＣＲＴ　（カソードレイチューブ）１２が接
続され、ＰＲＣ７にはＰＲ（プリンタ）１３が接続され
、ＦＤＣ９にはフロッピーディスク装置ｌ４が接続され
ている． 一方、システムバス２には、Ｉ／Ｏバッファ１０を介し
てＩ／Ｏバス１６が接続されている．このＩ／Ｏバス１
６には、幾つかの入出力装置から成る入出力装置部ｌ５
が接続されている．入出力装置部１５には、ＨＤＣ　（
ハードディスクコントローラ）１７と、ＴＲＣ　（通信
制御インタフェース）１８及びその他の入出力装置ｌ９
が接続されている。

以上の構成の装置では、オペレータがＫＢＩＩを操作し
ながらＣＲＴ１２を監視し、所定の情報処理の結果がＰ
Ｒ１３によりプリントアウトされ、必要に応じて、フロ
ッピーディスク装置１４への保存等が行なわれる．また
、ＨＤＣ１　７に接続されたＨＤＤ２０を使用して必要
なデータの読み書きを行ない、所定の処理が実行される
．更に、ＴＲＣ１８に接続された通信回線１８ａを介し
て、図示しない外部装置との情報交換を行なう．また、
ＣＰＵ　１が、システムバス２を介して何れかの装置を
アクセスしようとする場合、ＣＰＵＩから出力されたア
ドレス信号がアドレスデコーダ４に入力し、アドレスデ
コーダ４は、そのアドレスに基づいて、図示しないコン
トロール線を介して何れかの装置を選択的に動作させる
。

Ｉ／Ｏバッファ１０は、システムバス２とＩ／Ｏバス１
６とを接続するドライバレシーバ等かう成る． ところで、上記のような構成の情報処理装置において、
ＣＰＵ１が入出力装置部１５の、例えばＨＤＤ２０から
所定のデータを読出して使用する場合、そのデータは、
一旦、ＤＭＡＣ８を介してＭＭ３にメモリアクセス転送
される． 第３図に、従来の入出力装置の具体的なブロック図を示
す． 図は、Ｉ／Ｏバス１６に接続されたＨＤＤ２０を含む入
出力装置２ｌの具体的なブロック図である． この入出力装置２ｌは、Ｉ／Ｏバス１６に接続されたＨ
ＤＣ　１　７に、ローカルバス２４を介して、ＢＭ（パ
ッファメモリ）２２とＨＤＤＬＳ　Ｉ（ハードディスク
ドライブ集積回路）２３が接続された構成とされている
． この入出力装置２ｌにおいては、ハードディスクの高速
アクセス専用に開発された、ＨＤＤＬＳＩ２３を使用し
て、ＨＤＤ２０のデータをＢＭ２２に一時格納し、第２
図に示したＤＭＡＣ８は、この第３図に示したＢＭ２２
に格納されたデータを、ＭＭ３にダイレクトメモリアク
セス転送するように動作する。また、ＤＭＡＣ８はこの
逆に、ＭＭ３に格納されたデータをＢＭ２２に転送し、
ＨＤＤ２０に書込む動作も行なう．以上、第３図に示し
たような構成により、高速なダイレクトメモリアクセス
転送が可能となる。

（発明が解決しようとする課題） ところで、第２図に示した入出力装置部ｌ５を構成する
各入出力装置は、それぞれそのハードウェアやソフトウ
エアによって規定された固有の周期で、ダイレクトメモ
リアクセス要求を出力する． 第４図には、ＤＭＡ負荷率の説明図を示す．第４図に示
すように、ある入出力装置のダイレクトメモリアクセス
要求を出力するアクセス周期なＴとし、ダイレクトメモ
リアクセス転送を実行しているＤＭＡ時間をｔとおくと
、ＤＭＡ負荷率は、ｔ／Ｔ　（％）で表わすことができ
る．ＤＭＡ時間ｔは、第２図に示したＤＭＡＣ８が実際
にダイレクトメモリアクセス転送を実行するための実行
時間である． 即ち、第２図の入出力装置部ｌ５を構成する各入出力装
置が、それぞれ固有のアクセス周期で、ダイレクトメモ
リ７クセス要求をＤＭＡＣ８に対して出力すると、ＤＭ
ＡＣ８は、その都度、ＤＭＡ時間ｔだけ第２図に示すシ
ステムバス２を占有し、ダイレクトメモリアクセス転送
が実行される。尚、第３図に示した入出力装置２１のＢ
Ｍ２２の記憶容量は、上記アクセス周期Ｔを考慮して選
定される． ここで、入出力装置部１５の全体としてのＤＭＡ負荷率
が大きくなって、ＤＭＡＣ８によるシステムバス２の占
有時間が長くなれば、ＣＰＵｌ自体の動作可能時間、例
えば第２図のＰＲＣ７やＦＤＣ９に対するアクセスの可
能な時間が短縮される。

第５図に、ＤＭＡ転送によるシステムバス占有状態の説
明図を示す。

例えば、第５図（ａ）に示した入出力装置Ａや（ｂ）に
示した入出力装置Ｂが、それぞれ、例えば同一のアクセ
ス周期Ｔでダイレクトメモリアクセス要求を行なってい
るような場合、各ＤＭＡ時間をｔとすると、同図（ｄ）
に示すように、ＣＰＵｌ自体の動作可能時間はＴ−２ｔ
となる．入出力装置が３台あれば、Ｔ−３ｔとなる．更
にこの他に、Ｉ／Ｏ命令の実行時、ＣＰＵＩが応答のた
めに待機するレディ潜伏時間や、割込み受付けのために
ＣＰＵ　１が動作を停止するＩ　ＮＴＡサイクル時間等
が必要となる．従って、これらを差引いた残りの時間が
ＣＰＵ　１の動作可能な時間となる． このＣＰＵ　１の動作可能な時間が、いわゆるＣＰＵの
スルーブットを定め、この時間が一定以上ないと、第２
図に示したＰＲＣ７やＦ．ＤＣ９等に対するアクセス動
作時に、アンダーランエラーやオーバーランエラーが発
生してしまう恐れもある． しかも、例えば、第５図（Ｃ）に示すように、ダイレク
トメモリアクセス要求を出力するアクセス周期が、Ｔよ
りも短いＴ′である入出力装置を増設した場合、ＣＰＵ
Ｉの動作可能時間が更に大幅に短縮されるだけでなく、
各入出力装置Ａ，Ｂ，Ｃのダイレクトメモリアクセス要
求が競合し、第２図に示すＤＭＡＣ８のダイレクトメモ
リアクセス転送動作自体も、アンダーランエラーやオー
バーランエラーな発生する恐れがある。

本発明は以上の点に着目してなされたもので、入出力装
置を増設した場合等に、ＤＭＡ負荷率が増加し、ＣＰＵ
のスルーブットが低下するといった問題を除去し、更に
ＤＭＡＣの動作中のアンダーランエラーやオーバーラン
エラーな防止するために、各入出力装置のダイレクトメ
モリアクセス要求を出力する周期を、システムの能力に
応じて任意に設定することができる入出力制御装置を提
供することを目的とするものである．（課題を解決する
ための手段） 本発明の入出力制御装置は、システムバスな介して上位
装置に接続され、入出力装置の、前記システムバスを使
用したダイレクトメモリアクセス転送を制御するものに
おいて、前記ダイレクトメモリアクセス転送の、ダイレ
クトメモリアクセス要求を出力する周期を任意に設定す
るアクセス周期設定部と、前記アクセス周期設定部の設
定に従って、前記上位装置に対して、設定周期でダイレ
クトメモリアクセス要求を出力するアクセス要求出力部
を備えたことを特徴とするものである。

（作用） 以上の装置においては、例えば上位装置がシステムバス
に接続された入出力装置の数や能力に基づいて、予め適
切なダイレクトメモリアクセス転送のためのアクセス周
期を算定しておく。そして、各入出力制御装置のアクセ
ス周期設定部に対し、随時、アクセス周期の設定を行な
う．その結果、各入出力制御装置は、最適の周期で・ダ
イレクトメモリアクセス要求を出力し、アンダーランエ
ラーやオーバーランエラーの防止が図られる。上記アク
セス周期の再設定は、例えば入出力装置の増設やシステ
ムの設計変更時に行なわれる。

（実施例） 〈装置の要部と概略動作〉 以下、本発明を図の実施例を用いて詳細に説明する． 第ｌ図は、本発明の入出力制御装置の主要部ブロック図
である． 図の入出力制御装置１００は、上位装置１に対しシステ
ムバス２を介して接続されている。この図では、Ｉ／Ｏ
バス等の図示は省略した．そして、この入出力制御装置
１００は、中央制御部１０１によって制御される．中央
制御部１０１には、サブＣＰＵ１０１’トサブＤＭＡＣ
ＩＯ１″が組゛み込まれテいる。

また、本発明におけるアクセス要求出力部として、ＤＰ
Ｉ　　（ＤＭＡボートインタフェース）１１３が設けら
れ、その中に本発明におけるアクセス周期設定部として
タイマ回路２００が設けられている。

入出力制御装置１００には、この他に、アドレスデコー
ダ回路１０３及びデータドライバ／レシーバ回路１０６
が設けられている。

この回路の詳細な動作説明等は後で行なうことにし、こ
こでは、ごく簡単にその概略動作を説明する。

中央制御部１０１は、サブＣ　Ｐ　Ｕ　１０１’とサブ
ＤＭＡＣＩＯＩ″を備えている．サブｃ　Ｐ　Ｕ　ｔｏ
ｉ’は入出力制御装置１００全体を制御し、サブＤＭＡ
Ｃ１０１″は入出力制御装置１００のダイレクトメモリ
アクセス動作を制御する回路である．尚、ＤＭＡＣ８は
カスケードモードで使用される． 図の入出力制御装置１００から、システムバス２を介し
て、上位装置１に対しダイレクトメモリアクセス要求の
ための信号Ｍ−ＤＲＥＱ１００ａが出力されると、Ｄ　
Ｍ　Ａ　Ｃ　８　ニ通知され、ＤＭＡＣ８からの要求信
号で上位装置１が認可することにより、システムバス２
が占有されて、Ｄ　Ｍ．Ａ　Ｃ　８から入出力制御装置
１００に対してＤＭＡアクノリッジ信号Ｍ　−　Ｄ　Ａ
　Ｃ　Ｋ　１００ｂが返信される．入出力制御装置１０
０は、書込みアドレスと書込みデータあるいは読出しア
ドレスと共に、ＭＭ３からデータを読出すことを要求す
る信号ＭＥＭＲ１００ｃかい若しくはＭＭ３にデータを
書込むことを要求する信号ＭＥＭＷ１００ｄを出力すル
．コウシテ、ＤＭＡＣ８によりダイレクトメモリアクセ
ス転送が実行される。

尚、入出力制御装置１００の内部では、ＤＰＩ１１３が
生成するダイレクトメモリアクセス信号Ｄ　Ｍ　Ａ　Ｒ
　Ｅ　Ｑ　１０１ｃが、中央制御装置１０１のサブＤＭ
ＡＣＩＯＩ’に入力する．サブＤ　Ｍ　Ａ　Ｃ　１０１
’は、そのＤＭＡＲＥＱＩＯ１ｃに応答して、上記ＭＥ
ＭＲ１００ｃやＭＥＭＷ１００ｄの基となる信号ＭＥＭ
ＲＤ１０１ａあるいはＭＥＭＷＲ１０ｌｂを出力する．
Ｄ　Ｐ　Ｉ　１１３に設けられたフリップフロップ（Ｆ
／Ｆ）回路２０５は、ＭＥＭＲＤ１０１ａやＭＥＭＷ　
Ｒ　１０ｌｂ等の信号と、タイマ回路２００から設定さ
れたアクセス周期で出力される信号２００８等に基づい
て、ＤＭＡＲＥＱ１０１ｃを設定されたアクセス周期で
出力する回路である。

尚、タイマ回路２００には、後で説明する手順によって
、中央制御部１０１から所定のアクセス周期が設定され
る。

〈装置の全体構成〉 それでは、本発明の装置の全体構成から説明を進める。

第６図に、本発明の入出力装置の全体構成を示すブロッ
ク図を図示した。

図において、システムバス２には、第２図に示したＣ　
．Ｐ　Ｕ　１等の上位装置１が接続されている。

更に、このシステムバス２には、ＭＭ（主記憶装置）３
と、ＤＭＡＣ　（ダイレクトメモリアクセスコントロー
ラ）８及びＩ／Ｏバス１６が接続されている。尚、この
Ｉ／Ｏバス１６とシステムバス２との間を接続するＩ／
Ｏバッファの図示は省略した． Ｉ／Ｏバスｌ６には、本発明に関わる入出力制御装置１
００が接続されている． この入出力制御装置１００には、先に第１図を用いて説
明した中央制御部１０１と、アドレスラッチ回路１０２
、アドレスデコーダ回路１０３　、ローカルメモリｌ０
４、アドレスドライバ回路ｌ０５、データドライバ／レ
シーバ回路１０６、ＩＯＣ（ＩＯコントローラ）　１０
７　、データドライバ／レシーパ回路１０８、アービタ
回路１０９、ＰＰＩ（プログラムパスポートインタフェ
ース）１ｌ４及びＤＰＩ（ＤＭＡボートインタフェース
）ｌ１３が設けられている。

中央制御部１０１とアドレスラッチ回路１０２とは、ア
ドレス信号線１３０によって接続されている。また、中
央制御部１０１からアドレスラッチ回路１０２に対し、
アドレス信号が有効のときにアクティブとなるアドレス
ラッチイネーブル信号１０１ｅが入力するよう結線され
ている．また、アドレスラッチ回路１０２と、アドレス
デコーダ回路１０３と、アドレスドライバ回路１０５と
、ローカルメモリ１０４とは、互いにアドレス信号線１
３１によって接続されている。アドレスドライバ回路１
０５は、中央制御部１０１が出力するアドレス信号を、
工／０バス１６に向けて出力する回路である。

中央制御部１０１とデータドライバ／レシーバ回路１０
６との間は、双方向にデータ伝送できるデータ信号線１
４０により接続されている．また、データドライバ／レ
シーバ回路ｌ０６、データドライバ／レシーバ回路ｌ０
８、アービタ回路１０９、ＰＰＩ１１４，ＤＰＩ１１３
の間は、相互に双方向にデータ伝送可能なデータ信号線
１４１により接続されている。

ＩＯＣ１０７とアービタ回路ｌ０９、及び、アービタ回
路１０９とローカルメモリ１０４の間も、それぞれ双方
向に、データ伝送可能なデータ信号線１４３と１４２に
より接続されている． ＩＯＣ１０７は、ＨＤＤ２０を制御するための回路であ
る． 上記アドレスデコーダ回路１０３は、中央制御部１０１
が出力するアドレス信号を、アドレス信号線１３１を介
して受入れて、各回路のチップセレクト信号を出力する
ための回路である． 尚、図には、中央制御部ｌｏｔが、システムバス２を介
してＭＭ３をアクセスするときに出力されるアドレス信
号を受入れた場合に、アドレスデコーダ回路１０３が出
力信号をアクティブにする信号ＭＭ−ＭＡＰＡＤＲ１０
３ａのみを図示している．この信号ＭＭ−ＭＡＰＡＤＲ
１０３ａは、Ｄ　Ｐ　Ｉ　１１３に入力するよう結線さ
れている． 中央制御部１０１からアドレスラッチ回路１０２に向け
て出力されるＡ　Ｌ　Ｅ　１０１ｅは、アドレスラッチ
回路１０２に中央制御部１０１からアドレス信号が出力
された場合に、その信号をラッチするよう制御する信号
である．データドライバ／レシーバ回路１０６及びデー
タドライバ／レシーパ回路１０８は、何れも双方向にデ
ータ伝送の可能なトライスティトパッファ等から構成さ
れている． そして、データドライバ／レシーバ回路１０６には、デ
ータ転送方向制御信号１０６ａとイネーブル信号１０６
ｂが入力するよう結線されている．このデータ転送方向
信号１０６ａは、中央制御部１０１から出力されるＩ　
Ｏ　Ｒ　１２０ａとＭ　Ｅ　Ｍ　Ｒ　Ｄ　１０１ａの、
何れもロウアクティブの２つの信号を、アンドゲート１
１０に入力することにより生成される．即ち、アンドゲ
ート１１０から出力される転送方向制御信号１０６ａが
ロウレベルなら、データがデータ信号線１４１からデー
タ信号線１４０の方向に転送され、転送方向制御信号１
０６ａがハイレベルなら、その逆方向にデータが転送さ
れる。

尚、Ｉ　Ｏ　Ｒ　１２０ａとＩＯＷ１２０ｂとは、何れ
もＰ　Ｐ　Ｉ　１１４を経由した上位装置１等のコマン
ドの読み書き動作時に出力される信号である。

一方、イネーブル信号１０６ｂは、中央制御部１０１の
出力するデータイネーブル信号１１１ａと、ＤＰＩ＋１
３の出力する信号Ｍ　−　Ｄ　Ａ　Ｃ　Ｋ　１００ｂを
インパータ１１２で反転した信号とを、才７ゲート１ｌ
！に受入れて生成する。データイネーブル信号１１１ａ
はロウアクティブで、Ｍ　−　Ｄ　Ａ　Ｃ　Ｋ　１００
ｂもロウアクティブの信号である。従って、データイネ
ーブル信号１１１ａ又はＭ　−　Ｄ　Ａ　Ｃ　Ｋ　１０
０ｂが、オ７ゲート１１１を介してデータドライバ／レ
シーバ回路１０６に供給されている間、データドライバ
／・レシーバ回路１０６はデータ信号線１４０及び１４
１間のデータ転送を可能にし、中央制御部１０１がＰ　
Ｐ　Ｉ　１１４やデータドライバ／レシーバ回路１０８
やローカルメモリ１０４からデータ信号線１４１を介し
てデータを読み込んだり、中央制御部１０１の出力する
データを、データドライバ／レシーバ回路１０８やＰＰ
Ｉ１１４やＤ　Ｐ　Ｉ　１１３に転送する動作を可能に
する．一方、ダイレクトメモリアクセス転送実行中は、
イネーブル信号１０６ｂはハイレベルとなる。

従って、その間、データドライバ／レシーバ回路１０６
の動作は停止する．その一方で、Ｍ−ＤＡＣＫ　１００
ｂは、アドレスドライバ回路１０５及びデータドライバ
／レシーバ回路１０８に入力するよう結線されており、
その間、両回路１０５，　１０８が動作し、システムバ
ス２とＩ／Ｏバス１６を介して、データドライバ／レシ
ーバ回路１０８とＭＭ３の間のデータの授受が可能とな
る。

Ｉ　Ｏ　Ｃ　１０７は、ＨＤＤ２０に格納されたデータ
をローカルメモリ１０４に書込み、あるいはローカルメ
モリ１０４に格納されたデータを読出して、ＨＤＤ２０
に書込む制御を行なう回路である。

アービタ回路１０９は、中央制御部１０１の要求とＩＯ
Ｃ１０７の要求を受入れて、データ信号線１４１の使用
要求の競合を調整する回路である．更に、その他に、中
央制御部１０１のサブＤ　Ｍ　Ａ　Ｃ　１０１″からは
、ダイレクトメモリアクセス要求を行なう場合に、ＭＭ
３への書込み動作か、あるいはＭＭ３からの読出し動作
かを指定する信号ＭＥＭＲＤ１０１ａ及びＭＥＭＷＲ１
０ｌｂが出力される． ＭＥＭＲＤｌ０１ａは、先に説明したアンドゲート１１
０に入力する他、ＤＰＩ１１３とローカルメモリ１０４
とデータドライバ／レシーパ回路１０８の方向制御端子
に入力するよう結線されている。従って、このＭ　Ｅ　
Ｍ　Ｒ　Ｄ　ｌ０１ａは、ＭＭ３への読出し要求の他、
ローカルメモリ１０４からのデータの読出しや、データ
ドライバ／レシーバ回路１０８のデー夕転送方向指示に
も使用される． Ｐ　Ｐ　Ｉ　１１４は、上位装置１と中央制御部１０１
との間のコマンドの授受を行なうためのインタフェース
回路である．ＰＰＩ１１４からは、中央制御部１０１の
上位装置ｌに対する割込み要求の信号であるＭ−　Ｉ　
ＮＴがＩ／Ｏバスｌ６に向けて出力され、中央制御部１
０１に対する割込み要求信号であるＳ−ＩＮＴ１０１ｄ
を、上位装置ｌから受入れて中央制御部１０１に向けて
出力するよう構成されている． Ｄ　Ｐ　Ｉ　１１３は、先に第１図を用いて説明したよ
うに、入出力制御装置１００とＭＭ３との間のダイレク
トメモリアクセス転送を実行するためのインタフェース
回路である．このＤ　Ｐ　Ｉ　１１３からＩ／Ｏバス１
６に向けて、Ｍ　−　Ｄ　Ｒ　Ｅ　Ｑ　１００ａ，Ｍ　
ＥＭ　Ｒ　１００ｃ，　Ｍ　ＥＭＷ１００ｄが出力され
、Ｉ／Ｏバス１６から応答としてＭ　−　Ｄ　Ａ　Ｃ　
Ｋ　１００ｂが入力する． 一方、Ｄ　Ｐ　Ｉ　１１３には、中央制御部１０１から
ＭＥＭＲＤ１０１ａ及びＭＥＭＷＲ１０ｌｂが入力し、
アドレスデコーダ回路１０３からＭＭ−ＭＡＰＡＤＲ１
　０３ａが入力する．そして、Ｄ　Ｐ　Ｉ　１１３から
、先に説明したＤＭＡＲＥＱ１０１ｃが、中央制御部１
０１のサブＤ　Ｍ　Ａ　Ｃ　１０１″に向けて出力され
る．（ｐｐｒの構成と起動時の動作〉 第７図に、第６図に示したＰＰＩの具体的なブロック図
を示す． このＰ　Ｐ　Ｉ　１１４には、命令デコーダ回路１　１
４ａと、データドライバ／レシーバ回路１１４ｂと、デ
ータドライバ／レシーパ回路１１４ｃが設けられている
． 命令デコーダ回路１　１４ａには、Ｉ／Ｏパス１６から
Ｍ−Ａｄｄｒｅｓｓ，Ｍ−１ＯＲ，Ｍ−１０Ｗが入力す
るよう結線されている．また、データドライバ／レシー
バ回路１１４ｂには、Ｉ／Ｏバス１６からＭ−Ｄａｔａ
が入力するよう結線されている． 命令デコーダ回路１１４ａは、上位装置ｌが出力するア
ドレス信号等をデコードして、中央制御部１０１及びデ
ータドライバ／レシーバ回路１１４ｂに対しＳ−ＩＮＴ
１０１ｄを出力する他、データドライバ／レシーバ回路
１　１４ｃに向けて、動作イネーブル信号１１４ｅを出
力する回路である．データドライバ／レシーバ回路１１
４ｂは、命令デコーダ回路．１１４ａの指示により、Ｉ
／Ｏバス１６から入力するデータを、データ信号線１４
１を介して中央制御部１０１に出力する回路である．中
央制御部１０１は、工／○制御のための信号Ｉ　Ｏ　Ｒ
　１２０ａにより、データドライバ／レシーバ回路１　
１４ｂを動作させてそのデータを読取る． 一方、データドライバ／レシーバ回路１１４ｃは、中央
制御部１０１からデータ信号線１４１に出力されたデー
タを、Ｉ／Ｏバス１６に向けて出力する回路である．こ
のデータドライバ／レシーバ回路１　１４ｃは、中央制
御部１０１の出力するＩ／Ｏ出力のための信号ＩＯＷｌ
２０ｂとデータ信号線１４１上のデータを受入れ、命令
デコーダ回路１　１４ａの出力する動作イネーブル信号
１１４ｅによって、データ出力を実行する．更に、中央
制御部１０１は、上位装置ｌに対する割込み信号である
Ｍ−ＩＮＴ１２０ｃを、Ｐ　Ｐ　Ｉ　１１４を介してＩ
／Ｏパス１６に向けて出力するよう結線されている． 以上の構成のＰ　Ｐ　Ｉ　１１４は次のように動作する
． 第８図は、本発明の装置の起動時の動作説明図である。

図において、先ず、入出力制御装置の中央制御部１０１
が、起動時、パワーオンレディ割込みを上位装置１に向
けて出力する．これは、第７図に示したＭ−ＩＮＴ１２
０ｃが、上位装置ｌに向けて出力されることにより実行
される．上位装置１は、これにより入出力制御装置が起
動したことを知り、入出力制御装置の中央制御部１０１
に対しイニシャルリクエストを通知する．これは、第７
図に示した命令デコーダ回路１１４ａを介して行なわれ
る．信号Ｓ　−　Ｉ　ＮＴ１０１ｄが中央制御部１０１
に入力すると、中央制御部１０１は、そのイニシャルリ
クエストの内容から、上位装置１から、アクセス周期と
、第６図に示すＭＭ３の割当てられたアドレスの通知等
があることを認識する．そこで、中央制御部１０１は、
上位装置１に対し、再びコマンドリターンとして、割込
みのためのＭ−ＩＮＴｌ２０ｃを発する．その後、上位
装置１からは、第８図に示すように、アクセス周期の通
知とアドレ．スの通知とメモリ長の通知が行なわれる． アクセス周期については、システムを効率的に運用でき
るよう、予め上位装置１が算定したものが与えられる．
アドレス通知は、第８図に示すように、８ビットずつ３
回に分けて通知される．また、メモリ長は、例えば、×
×バイトといった内容で通知される．これにより、入出
力制御装置の中央制御部１０１は、主記憶装置上のアド
レス通知にあった先頭アドレスから、××バイトの領域
が割当てられたことを認識する． くアクセス周期の設定〉 再び、第１図に戻って、ダイレクトメモリアクセス要求
を出力する周期を設定する動作を説明する． 第８図を用いて説明したように、上位装置から中央制御
装置１０１に対しアクセス周期の通知があると、中央制
御部１０１は、第１図のＤ　Ｐ　Ｉ　１１３に設けられ
たタイマ回路２００に対し、タイマチップセレクト信号
ＴＩＭＣＳ１２０ｄと、タイマ回路２００に対する書込
み動作のための信号ＩＯＷ１２０ｂとを出力する．更に
、データ信号線１４０とデータドライバ／レシーバ回路
１０６とデータ信号線１４１を介して、タイマ回路２０
０に対し、先に上位装置から通知されたアクセス周期に
対応するデータを入力する。

以上で、アクセス周期の設定が完了する．（ＰＰＩの構
成〉 ここで、第１図のＤＰＩ１１３には、フリップフロップ
回路２０５のＪ端子とＫ端子に入力する信号を生成する
ために、オアゲート２０１．インバータ２０２，ノアゲ
ート２０３及びアンドゲート２０４が設けられている． 中央制御部１０１から出力されるＭＥＭＲＤ１０１ａ，
　Ｍ　Ｅ　Ｍ　Ｗ　Ｒ　１０ｌｂは、アンドゲート２０
４　＆：：入力し、かつ、ドライバ回路２０６に入力す
るよう結線されている．また、アンドゲート２０４の出
力とアドレスデコーダ回路１０３から出力されるＭＭ−
Ｍ　Ａ　Ｐ　Ａ　Ｄ　Ｒ　１０３ａは、ノアゲート２０
３に入カし、フリップフロップ回路２０５のＪ端子に入
カする信号を生成している． また、アドレスデコーダ回路１０３から出カされるＭＭ
−ＭＡＰＡＤＲ１０３ａは、インハータ２ｏ２ヲ介して
オアゲート２０１に入カする．このオアゲート２０ｌに
は、更にタイマ回路２００が先に設定されたアクセス周
期で出力する信号２００ａが入カする．オアゲート２０
１の出カは、フリップフロップ回路２０５のＫ端子への
入力信号とされる．フリップフロップ回路２０５には、
更に、そのブリセット端子に、電源投入時に一定時間ア
クティブとなるリセット信号Ｒ　Ｅ　Ｓ　Ｅ　Ｔ２０５
ａが入カするよう結線されている． 〈装置の主要動作〉 以上の第１図の回路は、ダイレクトメモリアクセス転送
実行の際、次のように動作する．第９図に、本発明の装
置の動作タイムチャートを示す。尚、図中、ロウアクテ
ィブの信号には、＊印を付している． 先ず、時刻ｔ，において、第９図（ａ）に示すように、
電源投入時のリセット信号ＲＥＳＥＴ２０５ａが時刻ｔ
，〜時刻ｔ２までアクティブになる。

これによって、第１図のフリップフロップ回路２０５ａ
のｑ出力がアクティブとなり、ＤＭＡＲＥＱ１０１Ｃが
出力されるが、中央制御部１０１においてサブＤ　Ｍ　
Ａ　Ｃ　１０１″がマスクされているため、未だ起動し
ない． 次に、先に第８図に示された動作が完了して時刻ｔ３に
タイマがスタートすると、設定されたアクセス周期ＴＤ
時間後の時刻ｔ４に、第１図に示すタイマ回路２００の
タイマ出力２００ａが、ｌクロック分の時間アクティブ
となる［第９図（ｂ）］。

これにより、第１図に示したフリップフロップ回路２０
５のＫ端子の入力がロウレベルになって、フリップフロ
ップ回路２０５からＤＭＡＲＥＱ１０１ｃがアクティブ
となって出力される［第９図（８）］．このＤＭＡ　Ｒ
　Ｅ　Ｑ１０１ｃは、中央制御装置１０１のサブＤ　Ｍ
　Ａ　０　１０１′に入力する．ここで、中央制御装置
１０１がサブＤ　Ｍ　Ａ　Ｃ　１０１″のマスクをクリ
アし、サブＤＭＡＣＩＯＩ’の動作を許容すると共に、
ＭＭ３をアクセスするためのアドレスを、第１図のアド
レスデコーダ回路１０３に向けて出力する。アドレスデ
コーダ回路１０３は、そのアドレス信号がＭＭ３をアク
セスするものであることを認識し、ＭＭ−ＭＡＰＡＤＲ
ｌ０３ａをアクティブにて出力する［第９図（Ｃ）〕。

このＭＭ−ＭＡＰＡＤＲ１０３ａは、第９図時刻ｔ６に
出力される．この時刻ｔ６の直前に、タイマ回路２００
からタイマ出力２００ａが出力されており、更に、サブ
Ｄ　Ｍ　Ａ　Ｃ　１０１″からＭ　Ｅ　Ｍ　Ｒ　Ｄ　１
０１ａあるいはＭ　Ｅ　Ｍ　Ｗ　Ｒ　１０ｌｂが出力さ
れる［第９図（ｄ）］．その結果、第１図に示すフリッ
プフロップ回路２０５のＪ端子がハイレベルになる．一
方、第１図及び第９図（ｆ）に示すように、フリップフ
ロップ回路２０５のＪ端子の入力信号はそのままＭ−Ｄ
ＲＥＱｌ００ａとして、ＤＭＡＣ８に向けて出力される
． ＤＭＡＣ８がＭ−ＤＲＥＱ１００ａを受入れると、その
応答としてＭ　−　Ｄ　Ａ　Ｃ　Ｋ　１００ｂがＤ　Ｐ
　Ｉ　１１３に入力する［第９図（ｇ）］　．このＭ−
ＤＡＣＫ１００ｂは、第１図のドライバ回路２０６をイ
ネーブルにし、その結果、Ｍ　Ｅ　Ｍ　Ｒ　１００ｃあ
るいはＭ　ＥＭＷ１００ｄがシステムバス２に向けて出
力される．尚、ドライバ２０６はトライステートバッフ
ァ等により構成される。

一方、Ｍ　−　Ｄ　Ａ　Ｃ，Ｋ　ｌ００ｂが、第６図に
示したデータドライバ／レシーバ回路１０８を動作させ
て、データ信号線１４１上のデータがＭＭ３に向けて転
送され、あるいはＭＭ３からのデータが、データドライ
バ／レシーバ回路１０８を介してデータ信号線１４１に
入力される［第９図（ｈ）］。このデータ転送方向は、
ＭＥＭＲＤ１０１ａにより制御されることは、先に説明
した通りである。

第９図時刻ｔ７において、再びタイマ出力２ＱＯａが所
定時間アクティブになると、ＤＭＡＲＥＱ１０１ｃが立
上がり［第９図（ｅ）］，中央処理装置１０１がこれを
受けて、再びＭＭ−ＭＡＰＡＤＲ１０３ａ，　Ｍ　Ｅ　
Ｍ　Ｒ　Ｄ　Ｉ０１ａあるいはＭＥＭＷＲ１０１ｂ等の
信号が出力される．その後の時刻ｔ　ａ．　ｔ　ｏ．ｔ
，。．ｔ■等における動作は、時刻ｔｉ，ｔｓ．ｔｙに
おいて説明したのと同様で、同一の動作が予め設定され
た周期Ｔで繰返される． 本発明は以上の実施例に限定されない。

アクセス周期設定部は、必ずしもタイマ回路により構成
する必要はない．例えば、演算回路や比較回路等、既知
の同等の手段に置換えて差し支えない。その設定は、オ
ペレータによって個別に行なわれてもよいし、上位装置
によって行なわれてもよい．また、アクセ・ス要求出力
部も、同等の機能の既知の回路に置換えて差し支えない
。

（発明の効果） 以上説明した本発明の入出力制御装置は、ダイレクトメ
モリアクセス要求を出力する周期を、任意に設定するア
クセス周期設定部を設けたので、上位装置の希望する最
適な周期で、ダイレクトメモリアクセス要求を発するこ
とができる。従って、システムに対し入出力装置を増設
したり、システムの設計変更をしたような場合に、各入
出力装置のダイレクトメモリアクセス要求を出力する周
期を、適宜選択し変更し、スルーブットの向上を図るこ
とができる。従って、ＤＭＡ負荷率の上昇によるアンダ
ーランエラー．オーバーランエラー等の発生を未然に防
止することができる。

【図面の簡単な説明】

第１図は本発明の入出力制御装置主要部のブロック図、
第２図は従来一般の情報処理装置ブロック図、第３図は
従来の入出力装置の具体的なブロック図、第４図はＤＭ
Ａ負荷率の説明図、第５図はＤＭＡ転送によるシステム
バス占有状態の説明図、第６図は本発明の入出力装置の
全体構成を示すブロック図、第７図はＰＰＩの具体的な
ブロック図、第８図は本発明の装置の起動時の動作説明
図、第９図は本発明の装置の動作タイムチャートである
．

Claims (1)

1. 【特許請求の範囲】 １、システムバスを介して上位装置に接続され、入出力
   装置の、前記システムバスを使用したダイレクトメモリ
   アクセス転送を制御するものにおいて、 前記ダイレクトメモリアクセス転送の、ダイレクトメモ
   リアクセス要求を出力する周期を任意に設定するアクセ
   ス周期設定部と、 前記アクセス周期設定部の設定に従って、前記上位装置
   に対して、設定周期でダイレクトメモリアクセス要求を
   出力するアクセス要求出力部を備えたことを特徴とする
   入出力制御装置。 ２、アクセス周期設定部は、上位装置の通知に従って、
   ダイレクトメモリアクセス要求を出力する周期を設定す
   ることを特徴とする請求項１記載の入出力装置。