JPH03209553A - 自己組織化機能を備えた神経回路網装置 - Google Patents
自己組織化機能を備えた神経回路網装置Info
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- JPH03209553A JPH03209553A JP2004747A JP474790A JPH03209553A JP H03209553 A JPH03209553 A JP H03209553A JP 2004747 A JP2004747 A JP 2004747A JP 474790 A JP474790 A JP 474790A JP H03209553 A JPH03209553 A JP H03209553A
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- node
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- synaptic
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は神経回路網表現装置に関し、特に、自己組織
化機能を備える神経回路網表現装置に関する。より特定
的には、神経回路網表現装置の自己組織化時におけるシ
ナプス荷重の修正方式に関する。
化機能を備える神経回路網表現装置に関する。より特定
的には、神経回路網表現装置の自己組織化時におけるシ
ナプス荷重の修正方式に関する。
［従来の技術］
生体細胞をモデルとして、神経網を電子回路で構築する
ことが広く行なわれてきている。このような神経回路網
表現装置の１つに自己組織化、すなわち、外部から与え
られる教師情報に従って内部のシナプス荷重値を修正す
る学習機能を備えた神経回路網表現装置がある。このよ
うな神経回路網表現装置の１つに、ＭＩＴプレス発行の
“アドバンスト・リサーチ中インφＶＬＳＩ １９８
７年″においてジェイ・アールスベクター等による“ア
・ニュー２モルフィック・ＶＬＳＩ学習システム”の第
３１３頁ないし第３２７頁に開示されている。以下、従
来のこの神経回路網表現装置の構成および動作について
説明する。
ことが広く行なわれてきている。このような神経回路網
表現装置の１つに自己組織化、すなわち、外部から与え
られる教師情報に従って内部のシナプス荷重値を修正す
る学習機能を備えた神経回路網表現装置がある。このよ
うな神経回路網表現装置の１つに、ＭＩＴプレス発行の
“アドバンスト・リサーチ中インφＶＬＳＩ １９８
７年″においてジェイ・アールスベクター等による“ア
・ニュー２モルフィック・ＶＬＳＩ学習システム”の第
３１３頁ないし第３２７頁に開示されている。以下、従
来のこの神経回路網表現装置の構成および動作について
説明する。
第１２図に、上述の文献に示されている集積回路化され
たニューラルネットワークの構成を示す。
たニューラルネットワークの構成を示す。
第１２図を参照して、従来のニューラルネットワークは
、行方向に配列された相補入力データ線対ＩＮＩ、ＩＮ
Ｉ〜ＩＮｊ、ＩＮｊと、列方向に配列された相補データ
出力線対Ｓｌ、Ｓ１〜Ｓｊ。
、行方向に配列された相補入力データ線対ＩＮＩ、ＩＮ
Ｉ〜ＩＮｊ、ＩＮｊと、列方向に配列された相補データ
出力線対Ｓｌ、Ｓ１〜Ｓｊ。
Ｓｊを含む。このニューラルネットワークはさらに、デ
ータ入力線対ＩＮｋ、ＩＮｋ （ｋ−１〜ｊ）上の電位
差を感知・増幅してデータ出力線Ｓｋ。
ータ入力線対ＩＮｋ、ＩＮｋ （ｋ−１〜ｊ）上の電位
差を感知・増幅してデータ出力線Ｓｋ。
Ｓｋ上へ伝達する差動増幅器Ｚｋを備える。差動増幅器
２１〜Ｚｊは、結合マトリクス（データ入力線とデータ
出力線と抵抗性素子とからなるマトリクス）の対角線上
に配置される。
２１〜Ｚｊは、結合マトリクス（データ入力線とデータ
出力線と抵抗性素子とからなるマトリクス）の対角線上
に配置される。
各差動増幅器Ｚｋ （ｋ＝１〜」）はニューロンに対応
しており、データ人力線ＩＮ、ＩＮは樹状突起に対応し
、データ出力線Ｓ、Ｓは軸索に対応する。ここで、以下
の説明においては、ＩＮ、Ｓをそれぞれデータ入力線お
よびデータ出力線の総称として用いる。シナプス荷重Ｗ
は、データ入力線ＩＮ、ＩＮとデータ出力線Ｓ、Ｓとの
交点に配置された抵抗性素子Ｒにより与えられる。
しており、データ人力線ＩＮ、ＩＮは樹状突起に対応し
、データ出力線Ｓ、Ｓは軸索に対応する。ここで、以下
の説明においては、ＩＮ、Ｓをそれぞれデータ入力線お
よびデータ出力線の総称として用いる。シナプス荷重Ｗ
は、データ入力線ＩＮ、ＩＮとデータ出力線Ｓ、Ｓとの
交点に配置された抵抗性素子Ｒにより与えられる。
差動増幅器Ｚｋは、相補出力Ｓ、Ｓを有する。
ニューロンが“オン状態″のとき、差動増幅器Ｚｋの出
力Ｓは１″ （５Ｖ）となり、″オフ″状態のときその
出力Ｓは“０“ （ＯＶ）となる。差動増幅器Ｚｋの出
力は、マトリクス状に配列された、シナプス荷重を示す
抵抗性素子Ｒを介してブタ入力線ＩＮ、ＩＮへフィード
バックされる。
力Ｓは１″ （５Ｖ）となり、″オフ″状態のときその
出力Ｓは“０“ （ＯＶ）となる。差動増幅器Ｚｋの出
力は、マトリクス状に配列された、シナプス荷重を示す
抵抗性素子Ｒを介してブタ入力線ＩＮ、ＩＮへフィード
バックされる。
結合マトリクスにおけるｉ行ｊ列に配置された抵抗性素
子Ｒは、差動増幅器にニューロン）Ｚｊの出力を差動増
幅器にニューロン）Ｚｉの入力へ接続する。したがって
、シナプス荷重Ｗｉｊが正の場合、データ出力線Ｓｊが
データ入力線ＩＮｉへ接続され、相補データ出力線Ｓｊ
が相補データ入力線ＩＮｉへ接続される。シナプス荷重
Ｗｉｊが負の場合、相補データ出力線Ｓｊかデータ入力
線ＩＮｉに接続され、データ出力線Ｓｊが相補データ入
力線ＩＮｉに接続される。
子Ｒは、差動増幅器にニューロン）Ｚｊの出力を差動増
幅器にニューロン）Ｚｉの入力へ接続する。したがって
、シナプス荷重Ｗｉｊが正の場合、データ出力線Ｓｊが
データ入力線ＩＮｉへ接続され、相補データ出力線Ｓｊ
が相補データ入力線ＩＮｉへ接続される。シナプス荷重
Ｗｉｊが負の場合、相補データ出力線Ｓｊかデータ入力
線ＩＮｉに接続され、データ出力線Ｓｊが相補データ入
力線ＩＮｉに接続される。
結合マトリクスにおける領域Ｖに設けられた差動増幅器
２１は、常に“オン状態”であり、出力線Ｓｖには“１
”、相補出力線Ｓｖには“０″の信号が常時与えられる
。この差動増幅器２１により、各ニューロン・ユニット
におけるしきい値の影響か排除され、等価的に各ニュー
ロン・ユニットのしきい値はＯに設定される。
２１は、常に“オン状態”であり、出力線Ｓｖには“１
”、相補出力線Ｓｖには“０″の信号が常時与えられる
。この差動増幅器２１により、各ニューロン・ユニット
におけるしきい値の影響か排除され、等価的に各ニュー
ロン・ユニットのしきい値はＯに設定される。
このニューラル・ネットワークの初期設定は、各抵抗性
素子Ｒの重み（抵抗値）を設定することにより行なわれ
る。シナプス荷重Ｗｉｊのデータは、後に説明するよう
に、各抵抗性素子に対応に設けられた重み処理回路を介
して第１２図の太矢印の方向に従って転送可能である。
素子Ｒの重み（抵抗値）を設定することにより行なわれ
る。シナプス荷重Ｗｉｊのデータは、後に説明するよう
に、各抵抗性素子に対応に設けられた重み処理回路を介
して第１２図の太矢印の方向に従って転送可能である。
第１３図にシナプス荷重部（抵抗性素子）の構成を示す
。シナプス荷重部は、正結合（興奮性結合）および負結
合（抑制性結合）を与えるために、４つのトランジスタ
グループＴＲＩ、ＴＲ２，ＴＲ３およびＴＲ４を含む。
。シナプス荷重部は、正結合（興奮性結合）および負結
合（抑制性結合）を与えるために、４つのトランジスタ
グループＴＲＩ、ＴＲ２，ＴＲ３およびＴＲ４を含む。
トランジスタグループＴＲＩ〜ＴＲ４の各々は、同一の
構成を有し、ｎ個のＭＩＳ（金属−絶縁膜一半導体）ト
ランジスタＴｏ−Ｔｎ−１および１個のパストランジス
タＴＧを含む。ＭＩＳトランジスタＴＯ〜Ｔｎ−１のオ
ン抵抗は異なる抵抗値を与えるように１：２・・・＝２
°−１に設定される。
構成を有し、ｎ個のＭＩＳ（金属−絶縁膜一半導体）ト
ランジスタＴｏ−Ｔｎ−１および１個のパストランジス
タＴＧを含む。ＭＩＳトランジスタＴＯ〜Ｔｎ−１のオ
ン抵抗は異なる抵抗値を与えるように１：２・・・＝２
°−１に設定される。
パストランジスタＴＧＩ、ＴＧ４は、シナプス荷重の符
号を示す信号ＴＳＧＮをそのゲートに受け、パストラン
ジスタＴＧ２．ＴＧ３は、相補信号ＴＳＧＮをそのゲー
トに受ける。この信号Ｔ。
号を示す信号ＴＳＧＮをそのゲートに受け、パストラン
ジスタＴＧ２．ＴＧ３は、相補信号ＴＳＧＮをそのゲー
トに受ける。この信号Ｔ。
ＧＮＩＴＳＧＮ は互いに相補な信号であり、この信号
によりシナプス荷重の符号の正負が決定される。シナプ
ス荷重Ｗｉｊが正の場合、信号ＴｓＧドが“１”となり
、トランジスタグループＴＲＩ。
によりシナプス荷重の符号の正負が決定される。シナプ
ス荷重Ｗｉｊが正の場合、信号ＴｓＧドが“１”となり
、トランジスタグループＴＲＩ。
ＴＲ４によりシナプス荷重が与えられる。シナプス荷重
Ｗｉｊが負の場合、相補信号ＴＳＧＮが“１“となり、
トランジスタグループＴＲ２，ＴＲ３によりシナプス荷
重Ｗｉｊか与えられる。
Ｗｉｊが負の場合、相補信号ＴＳＧＮが“１“となり、
トランジスタグループＴＲ２，ＴＲ３によりシナプス荷
重Ｗｉｊか与えられる。
シナプス荷重の設定は、後述の重み処理回路からの出力
により各トランジスタグループＴＲにおけるＭｉｓ）ラ
ンジスタの１個または複数個をオン状態とすることによ
り行なわれる。次に、このシナプス荷重値を設定するた
めの重み処理回路の構成および動作について説明する。
により各トランジスタグループＴＲにおけるＭｉｓ）ラ
ンジスタの１個または複数個をオン状態とすることによ
り行なわれる。次に、このシナプス荷重値を設定するた
めの重み処理回路の構成および動作について説明する。
第１４図は、自己組織化時にシナプス荷重の修正を行な
うための重み処理回路の構成を示す図である。この重み
処理回路はシナプス荷重Ｗ１ｊに対してそれぞれ設けら
れ、相関ロジックＣＬと、アップ／ダウンロジックＵＤ
Ｌと、フリップ・フロップＦＦＯ〜ＦＦｎを含む。
うための重み処理回路の構成を示す図である。この重み
処理回路はシナプス荷重Ｗ１ｊに対してそれぞれ設けら
れ、相関ロジックＣＬと、アップ／ダウンロジックＵＤ
Ｌと、フリップ・フロップＦＦＯ〜ＦＦｎを含む。
フリップ・フロップＦＦＯ〜ＦＦｎは、重み処理回路は
、対応のシナプス荷重を表現するＭＩＳトランジスタの
オン・オフ状態を制御する。フリップ・フロップＦＦＯ
は、シナプス荷重の符号を示す情報を格納し、パストラ
ンジスタＴＧのオン・オフ動作を制御する。フリップ・
フロップＦＦ（Ｊ−ＦＦｎはＭＩＳ）ランジスタＴｏ−
Ｔｎ−１（第１３図参照）のオン・オフ状態を制御する
。
、対応のシナプス荷重を表現するＭＩＳトランジスタの
オン・オフ状態を制御する。フリップ・フロップＦＦＯ
は、シナプス荷重の符号を示す情報を格納し、パストラ
ンジスタＴＧのオン・オフ動作を制御する。フリップ・
フロップＦＦ（Ｊ−ＦＦｎはＭＩＳ）ランジスタＴｏ−
Ｔｎ−１（第１３図参照）のオン・オフ状態を制御する
。
相関ロジックＣＬは、動作中のフェーズを示す信号Ｐｈ
ａｓｅと、ニューロン・ユニット（差動増幅器）Ｚｉ、
Ｚｊの出力Ｓｉ、Ｓｊがともに“１“であるときを示す
信号ｃｏｏｃを受けたときにその数をカウントし、確率
分布（期待値）Ｐｌ」を求める。この相関ロジックＣＬ
は、重み調整信号ＡＤＷを受けると、求めた確率分布Ｐ
ｌｊを用いて次式 ％式％） に従って、増分、減分または保持（無信号状態）を示す
信号をアップ／ダウンロジックＵＤＬへ与える。ここで
、ηは学習係数と呼ばれ、−度の学習操作時におけるシ
ナプス荷重の修正量を規定する正の定数である。確率分
布Ｐｉｊに付されている符号子、−はそれぞれプラスフ
ェーズおよびマイナスフェーズ時に得られる確率分布で
あることを示している。
ａｓｅと、ニューロン・ユニット（差動増幅器）Ｚｉ、
Ｚｊの出力Ｓｉ、Ｓｊがともに“１“であるときを示す
信号ｃｏｏｃを受けたときにその数をカウントし、確率
分布（期待値）Ｐｌ」を求める。この相関ロジックＣＬ
は、重み調整信号ＡＤＷを受けると、求めた確率分布Ｐ
ｌｊを用いて次式 ％式％） に従って、増分、減分または保持（無信号状態）を示す
信号をアップ／ダウンロジックＵＤＬへ与える。ここで
、ηは学習係数と呼ばれ、−度の学習操作時におけるシ
ナプス荷重の修正量を規定する正の定数である。確率分
布Ｐｉｊに付されている符号子、−はそれぞれプラスフ
ェーズおよびマイナスフェーズ時に得られる確率分布で
あることを示している。
アップ／ダウンロジックＵＤＬは相関ロジックＣＬから
の増分／減分指示信号に応答して、そのカウント値を増
分、減分またはそのままにし、フリップ・フロップＦＦ
Ｏ〜ＦＦｎへ伝達する。アップ／ダウンロジックＵＤＬ
はまた、シフトレジスタの構成を有しており、初期設定
時には、隣接する重み処理回路に含まれるアップ／ダウ
ンロジックからシナプス荷重Ｗを受けかつ隣接する後段
のアップ／ダウンロジックへそのデータを転送すること
かできる。
の増分／減分指示信号に応答して、そのカウント値を増
分、減分またはそのままにし、フリップ・フロップＦＦ
Ｏ〜ＦＦｎへ伝達する。アップ／ダウンロジックＵＤＬ
はまた、シフトレジスタの構成を有しており、初期設定
時には、隣接する重み処理回路に含まれるアップ／ダウ
ンロジックからシナプス荷重Ｗを受けかつ隣接する後段
のアップ／ダウンロジックへそのデータを転送すること
かできる。
第１５図に、アップ／ダウンロンツクＵＤＬの構成の一
例を示す。第１５図に示す構成においては、シナプス荷
重Ｗが４ビツト（符号ビット１ビツトを含む）表示の場
合の構成が一例として示される。また、この第１５図に
示す構成においては、第１４図に示すような、隣接する
重み処理回路からの重みデータを設定する経路は示され
ていない。
例を示す。第１５図に示す構成においては、シナプス荷
重Ｗが４ビツト（符号ビット１ビツトを含む）表示の場
合の構成が一例として示される。また、この第１５図に
示す構成においては、第１４図に示すような、隣接する
重み処理回路からの重みデータを設定する経路は示され
ていない。
アップ／ダウンロジックＵＤＬは、アップ／ダウンカウ
ンタ１００により構成される。アップ／ダウンカウンタ
１００は、カウント値の増減を指示する信号を受ける端
子Ｕ／Ｄと、カウント値の変更タイミングを与える信号
を受ける端子Ｔと、リセット端子Ｒと、データ出力端子
ＱＯ〜Ｑ３とを備える。出力端子ＱＯ−Ｑ２からの出力
は、シナプス荷重Ｗの大きさを与え、出力端子Ｑ−３は
シナプス荷重Ｗの符号を規定するデータを出力する。
ンタ１００により構成される。アップ／ダウンカウンタ
１００は、カウント値の増減を指示する信号を受ける端
子Ｕ／Ｄと、カウント値の変更タイミングを与える信号
を受ける端子Ｔと、リセット端子Ｒと、データ出力端子
ＱＯ〜Ｑ３とを備える。出力端子ＱＯ−Ｑ２からの出力
は、シナプス荷重Ｗの大きさを与え、出力端子Ｑ−３は
シナプス荷重Ｗの符号を規定するデータを出力する。
出力端子Ｑ３からの出力データは、インバータ１１を介
して伝達される。この出力端子ＱＯ〜Ｑ３は信号線１０
３〜１０６を介してフリップ・フロップＦＦＯ〜ＦＦｎ
（但しｎ−３）に結合される。
して伝達される。この出力端子ＱＯ〜Ｑ３は信号線１０
３〜１０６を介してフリップ・フロップＦＦＯ〜ＦＦｎ
（但しｎ−３）に結合される。
アップ／ダウンカウンタ１００は、信号線１０２を介し
て伝達される増減指示信号に従って、信号線１０１上を
介して伝達されるタイミング信号に応答してそのカウン
ト値を増分または減分または保持する。この動作により
、シナプス荷重の学習が行なわれる。
て伝達される増減指示信号に従って、信号線１０１上を
介して伝達されるタイミング信号に応答してそのカウン
ト値を増分または減分または保持する。この動作により
、シナプス荷重の学習が行なわれる。
次に１個のニューロン（差動増幅器）Ｚｉのしきい値処
理動作を第１６図を参照して説明する。
理動作を第１６図を参照して説明する。
ます、差動増幅器Ｚｉの構成について説明する。
第１６図を参照して、差動増幅器にニューロン１）Ｚｉ
は、２対の差動入力と１対の差動出力を備える。第１の
差動入力対はデータ入力線ＩＮ。
は、２対の差動入力と１対の差動出力を備える。第１の
差動入力対はデータ入力線ＩＮ。
ＩＮ上の電位差を差動的に増幅し、エネルギギャップΔ
Ｅｋ（−写ＷｋｊφＳｊ）を与える。第２の差動入力対
は、雑音発生用の差動増幅器ＡＺからの相補出力を受け
、雑音の形でアニール温度Ｔを発生する。
Ｅｋ（−写ＷｋｊφＳｊ）を与える。第２の差動入力対
は、雑音発生用の差動増幅器ＡＺからの相補出力を受け
、雑音の形でアニール温度Ｔを発生する。
増幅器ＡＺは、雑音源ＮＳからの雑音信号を受ける。こ
の増幅器ＡＺからの雑音信号は、成るフェーズが進むに
つれてその大きさが小さくなるように設定される。これ
により、高温でアニールが開始され、アニール温度が順
次低下し、ニューラルネットワークが擬似最適解（ロー
カルミニマ）にとらえられることなく大所的極小値に安
定するというプロセスが実現される。通常、増幅器ＡＺ
は演算増幅器（オペアンプ）を用いて構成されており、
その利得を外部から調整することによりアニール温度の
設定が行なわれる。
の増幅器ＡＺからの雑音信号は、成るフェーズが進むに
つれてその大きさが小さくなるように設定される。これ
により、高温でアニールが開始され、アニール温度が順
次低下し、ニューラルネットワークが擬似最適解（ロー
カルミニマ）にとらえられることなく大所的極小値に安
定するというプロセスが実現される。通常、増幅器ＡＺ
は演算増幅器（オペアンプ）を用いて構成されており、
その利得を外部から調整することによりアニール温度の
設定が行なわれる。
次にこの差動増幅器Ｚｉのしきい値処理動作について説
明する。
明する。
第１６図においては、各シナプス荷重Ｗのコンダクタン
スは１個のトランジスタＴＣで代表的に示される。シナ
プス荷重Ｗが正でありかつその対応のニューロンが“オ
ン状態” （差動増幅器出力Ｓが“１”の場合）または
シナプス荷重Ｗが負でありかつその関連のニューロンが
“オフ状態”の場合には、第１行および第■行のコンダ
クタンスを介して電圧Ｖｏｎおよび電圧Ｖｏｆｆがデー
タ入力線ＩＮ、ＩＮへ伝達される。第■行および第■行
のコンダクタンスは、シナプス荷重が負てありかつまた
ニューロンが、“オン状態“の場合、またはシナプス荷
重Ｗが正でありかつニューロンが“オフ状態”のコンダ
クタンスを示す。この場合、電圧Ｖｏｆｆがデータ入力
線ＩＮへ伝達され、電圧Ｖｏｎが相補データ入力線ＩＮ
へ伝達される。
スは１個のトランジスタＴＣで代表的に示される。シナ
プス荷重Ｗが正でありかつその対応のニューロンが“オ
ン状態” （差動増幅器出力Ｓが“１”の場合）または
シナプス荷重Ｗが負でありかつその関連のニューロンが
“オフ状態”の場合には、第１行および第■行のコンダ
クタンスを介して電圧Ｖｏｎおよび電圧Ｖｏｆｆがデー
タ入力線ＩＮ、ＩＮへ伝達される。第■行および第■行
のコンダクタンスは、シナプス荷重が負てありかつまた
ニューロンが、“オン状態“の場合、またはシナプス荷
重Ｗが正でありかつニューロンが“オフ状態”のコンダ
クタンスを示す。この場合、電圧Ｖｏｆｆがデータ入力
線ＩＮへ伝達され、電圧Ｖｏｎが相補データ入力線ＩＮ
へ伝達される。
差動増幅器Ｚｉの正入力へは電圧Ｖｏｎヘプルアップす
るコンダクタンスと、電圧Ｖｏｆｆヘプルダウンするコ
ンダクタンスが結合される。電圧Ｖｏｎヘプルアップす
るコンダクタンスは、６オン状態″のニューロンからの
正のシナプス荷重Ｗと、“オフ状態２のニューロンから
の負のシナプス荷重との和の絶対値で与えられるコンダ
クタンスである。差動増幅器Ｚｉの正入力の電位をＶ。
るコンダクタンスと、電圧Ｖｏｆｆヘプルダウンするコ
ンダクタンスが結合される。電圧Ｖｏｎヘプルアップす
るコンダクタンスは、６オン状態″のニューロンからの
正のシナプス荷重Ｗと、“オフ状態２のニューロンから
の負のシナプス荷重との和の絶対値で与えられるコンダ
クタンスである。差動増幅器Ｚｉの正入力の電位をＶ。
ｆｆヘプルダウンするコンダクタンスとしては、“オン
状態”のニューロンからの負のシナプス荷重と“オフ状
態″のニューロンからの正のシナプス荷重Ｗとの総和の
絶対値で与えられるコンダクタンスか存在する。差動増
幅器Ｚｉの負入力におけるコンダクタンスの関係は、差
動増幅器Ｚｉの正入力におけるそれと反対の関係により
求められる。
状態”のニューロンからの負のシナプス荷重と“オフ状
態″のニューロンからの正のシナプス荷重Ｗとの総和の
絶対値で与えられるコンダクタンスか存在する。差動増
幅器Ｚｉの負入力におけるコンダクタンスの関係は、差
動増幅器Ｚｉの正入力におけるそれと反対の関係により
求められる。
上述の関係を考慮し、かつ第１２図における領域Ｖのシ
ナプス荷重が−θｉで与えられることを考慮すると、こ
の差動増幅器Ｚｉは単に、ΣＷｉｊ−８ｊ車〉θｉ 但し、Ｓｊ”＝１：５ｊ−１ Ｓｊゝ−−１：５ｊ−０ の比較を行なうだけである。差動増幅器Ｚｉは、この式
に従ってしきい値処理を行なってデータ出力線Ｓ、Ｓヘ
データ（状態信号）を出力する。
ナプス荷重が−θｉで与えられることを考慮すると、こ
の差動増幅器Ｚｉは単に、ΣＷｉｊ−８ｊ車〉θｉ 但し、Ｓｊ”＝１：５ｊ−１ Ｓｊゝ−−１：５ｊ−０ の比較を行なうだけである。差動増幅器Ｚｉは、この式
に従ってしきい値処理を行なってデータ出力線Ｓ、Ｓヘ
データ（状態信号）を出力する。
この構成の場合、単に差動増幅器Ｚｉの正入力の値をし
きい値（Ｖｏｎ＋Ｖｏ ｆ ｆ）／２と比較することに
より所望の出力データを得る構成とすることもできる。
きい値（Ｖｏｎ＋Ｖｏ ｆ ｆ）／２と比較することに
より所望の出力データを得る構成とすることもできる。
さらに、シナプス荷重を示す情報をレジスタに格納し、
このレジスタの格納情報に応じて定電流源からの電流を
軸索信号線上の信号Ｓｊの“１““０”に応じて樹状突
起信号線上へ伝達するシナプス荷重表現回路の構成も提
案されている。この定電流源を用いた構成の一例は、Ｉ
ＥＥＥ １９８８ カスタム・インテグレーテッド−
サーキット・コンファレンスにおける、ジャック・アイ
・ラッフエルによる“ニューロン・モルフイック・シス
テムの電子回路化″と題された論文の第１０゜１．１頁
ないし第１０．１．７頁に記載されている。このシナプ
ス荷重表現回路においても、Ｍ■Ｓトランジスタのコン
ダクタンス比を調整することにより、所望の積信号Ｗｉ
ｊ−８ｊを樹状突起信号線上へ伝達する構成とされてい
る。
このレジスタの格納情報に応じて定電流源からの電流を
軸索信号線上の信号Ｓｊの“１““０”に応じて樹状突
起信号線上へ伝達するシナプス荷重表現回路の構成も提
案されている。この定電流源を用いた構成の一例は、Ｉ
ＥＥＥ １９８８ カスタム・インテグレーテッド−
サーキット・コンファレンスにおける、ジャック・アイ
・ラッフエルによる“ニューロン・モルフイック・シス
テムの電子回路化″と題された論文の第１０゜１．１頁
ないし第１０．１．７頁に記載されている。このシナプ
ス荷重表現回路においても、Ｍ■Ｓトランジスタのコン
ダクタンス比を調整することにより、所望の積信号Ｗｉ
ｊ−８ｊを樹状突起信号線上へ伝達する構成とされてい
る。
［発明が解決しようとする課題］
従来の神経回路網表現装置においては、シナプス荷重の
修正は次式 ％式％） に従って行なわれている。このシナプス荷重修正係数（
学習係数）ηは正の定数であり、すべてのシナプス荷重
表現回路に対し共通の値に設定されている。このことは
、各ニューロン間の自己組織化効率はすべて同一である
ことを意味しており、遠方に位置するニューロンが成る
ニューロンに及はす影響とこのニューロンの近隣に位置
する二二−ロンが及はす影響とが同一であるとみなすこ
とと等価である。
修正は次式 ％式％） に従って行なわれている。このシナプス荷重修正係数（
学習係数）ηは正の定数であり、すべてのシナプス荷重
表現回路に対し共通の値に設定されている。このことは
、各ニューロン間の自己組織化効率はすべて同一である
ことを意味しており、遠方に位置するニューロンが成る
ニューロンに及はす影響とこのニューロンの近隣に位置
する二二−ロンが及はす影響とが同一であるとみなすこ
とと等価である。
生体層においては、ニューロン間の距離が大きくなるほ
ど、軸索信号の伝搬時間の増大および伝搬時における信
号の減衰などによりその相互作用は小さくなっていると
予想される。言い換えると、生体層の学習においては、
シナプス荷重の修正には、関連のニューロンの空間的位
置（たとえば相互距離）関係が大きな影響を及はしてい
ると言える。
ど、軸索信号の伝搬時間の増大および伝搬時における信
号の減衰などによりその相互作用は小さくなっていると
予想される。言い換えると、生体層の学習においては、
シナプス荷重の修正には、関連のニューロンの空間的位
置（たとえば相互距離）関係が大きな影響を及はしてい
ると言える。
したがって、従来の神経回路網装置の自己組織化モデル
は、簡略化されすぎており、生体層の機能すなわち生体
の学習過程を正確に反映した自己組織化が行なわれてい
ないという問題があった。
は、簡略化されすぎており、生体層の機能すなわち生体
の学習過程を正確に反映した自己組織化が行なわれてい
ないという問題があった。
それゆえ、この発明の目的は、従来の神経回路網表現装
置の有する欠点を除去する、改良された自己組織化モデ
ルを備える神経回路網表現装置を提供することである。
置の有する欠点を除去する、改良された自己組織化モデ
ルを備える神経回路網表現装置を提供することである。
この発明の他の目的は、生体層の機能をより正確に反映
した自己組織化を行なうことのできる神経回路網表現装
置を提供することである。
した自己組織化を行なうことのできる神経回路網表現装
置を提供することである。
この発明のさらに他の目的は、ニューロンの空間的位置
情報を考慮して自己組織化を行なうことのできる神経回
路網表現装置を提供することである。
情報を考慮して自己組織化を行なうことのできる神経回
路網表現装置を提供することである。
［課題を解決するための手段］
この発明に係る自己組織化機能を備えた神経回路網表現
装置は、−度の学習操作により修正されるシナプス荷重
量を規定するシナプス荷重修正係数ηを、シナプス表現
装置が結合するニューロン間の空間的距離に応じて設定
するようにしたものである。
装置は、−度の学習操作により修正されるシナプス荷重
量を規定するシナプス荷重修正係数ηを、シナプス表現
装置が結合するニューロン間の空間的距離に応じて設定
するようにしたものである。
シナプス荷重修正係数ηは、シナプス表現ユニットが結
合するニューロン表現ユニットの空間的距離の単調減少
関数として設定される。
合するニューロン表現ユニットの空間的距離の単調減少
関数として設定される。
［作用］
この発明においては、シナプス表現ユニットにおけるシ
ナプス荷重修正係数（学習係数）が、該シナプス表現ユ
ニットに結合するニューロン表現ユニット間の距離に応
じて設定されるので、各ニューロンの空間的位置を考慮
した自己組織化が可能となり、現実の生体層の機能をよ
り正確に反映した自己組織化を行なう神経回路網表現装
置を実現することができる。
ナプス荷重修正係数（学習係数）が、該シナプス表現ユ
ニットに結合するニューロン表現ユニット間の距離に応
じて設定されるので、各ニューロンの空間的位置を考慮
した自己組織化が可能となり、現実の生体層の機能をよ
り正確に反映した自己組織化を行なう神経回路網表現装
置を実現することができる。
［発明の実施例コ
第１図にこの発明による自己組織化機能を備えた神経回
路網表現装置の概念的構成を示す。第１図において、神
経回路網表現装置は、対角線上に配置された７個のニュ
ーロン表現ユニットＮ１〜Ｎ７と、ニューロン表現ユニ
ット間を各々固有の結合度で結合するシナプス表現ユニ
ットＷ１２〜Ｗ７６を含む。この神経回路網においては
、ニューロンはすべてシナプスを介して相互結合される
。
路網表現装置の概念的構成を示す。第１図において、神
経回路網表現装置は、対角線上に配置された７個のニュ
ーロン表現ユニットＮ１〜Ｎ７と、ニューロン表現ユニ
ット間を各々固有の結合度で結合するシナプス表現ユニ
ットＷ１２〜Ｗ７６を含む。この神経回路網においては
、ニューロンはすべてシナプスを介して相互結合される
。
但し、図面を簡略化するために、樹状突起信号線および
軸索信号線に対応する接続経路は省略されている。
軸索信号線に対応する接続経路は省略されている。
今、この神経回路網表現装置が表現する神経回路網にお
けるニューロンか担う空間的位置情報を、ニューロン表
現ユニットが実際に配置される半導体チップまたは印刷
回路基板上の物理的位置に対応させる場合を考える。た
とえば、ニューロンＮ３はニューロンＮ２およびニュー
ロンＮ４に隣接し、かつニューロンＮ７と最も離れてい
る。ココで、以下の説明において、ニューロンは、神経
回路網モデルにおけるニューロンを示し、このニューロ
ンに対応する、神経回路網表現装置におけるユニットを
ニューロン表現ユニットとして説明する。
けるニューロンか担う空間的位置情報を、ニューロン表
現ユニットが実際に配置される半導体チップまたは印刷
回路基板上の物理的位置に対応させる場合を考える。た
とえば、ニューロンＮ３はニューロンＮ２およびニュー
ロンＮ４に隣接し、かつニューロンＮ７と最も離れてい
る。ココで、以下の説明において、ニューロンは、神経
回路網モデルにおけるニューロンを示し、このニューロ
ンに対応する、神経回路網表現装置におけるユニットを
ニューロン表現ユニットとして説明する。
この場合、成るシナプスＷｉｊ（以下の説明では、シナ
プス表現ユニットとそのユニットが表現するシナプス荷
重とを同一の符号を用いて説明する。）が相互結合する
２つのニューロン間の相対位置（距離）は、シナプス表
現ユニットが配置されている位置からニューロン表現ユ
ニットＮ１〜Ｎ７か配置されている対角線へ延ばした垂
線の長さに対応する。ここで第１図のように正方形状の
マトリクス状にシナプス表現ユニットおよびニューロン
表現ユニットが配置されている場合、ニューロン間の距
離は、この２つのニューロンを結合するシナプス表現ユ
ニットから対角線へ下ろした垂線の足の長さの２倍に等
しくなる。すなわち、第１図において同一の楕円で示す
等η線で囲まれたシナプス表現ユニットのグループＧＲ
ｉは、そのグループに属するシナプスが相互結合する２
つのニューロン間の距離が等しいことを示している。
プス表現ユニットとそのユニットが表現するシナプス荷
重とを同一の符号を用いて説明する。）が相互結合する
２つのニューロン間の相対位置（距離）は、シナプス表
現ユニットが配置されている位置からニューロン表現ユ
ニットＮ１〜Ｎ７か配置されている対角線へ延ばした垂
線の長さに対応する。ここで第１図のように正方形状の
マトリクス状にシナプス表現ユニットおよびニューロン
表現ユニットが配置されている場合、ニューロン間の距
離は、この２つのニューロンを結合するシナプス表現ユ
ニットから対角線へ下ろした垂線の足の長さの２倍に等
しくなる。すなわち、第１図において同一の楕円で示す
等η線で囲まれたシナプス表現ユニットのグループＧＲ
ｉは、そのグループに属するシナプスが相互結合する２
つのニューロン間の距離が等しいことを示している。
し、たかって、この第１図における配置構成において、
対角線から離れる位置にあるシナプス表現ユニットはど
遠く離れたニューロンを結合していることを示している
。
対角線から離れる位置にあるシナプス表現ユニットはど
遠く離れたニューロンを結合していることを示している
。
生体脳においては、ニューロン間の距離が大きくなるは
と、その相互作用の度合は小さくなるかまたはこの相互
作用の影響は遅れて到達することになる。すなわち、自
己組織化においては、同−時間間隔内において遠く離れ
たニューロン間の相互作用の度合は小さくなると予想さ
れる。
と、その相互作用の度合は小さくなるかまたはこの相互
作用の影響は遅れて到達することになる。すなわち、自
己組織化においては、同−時間間隔内において遠く離れ
たニューロン間の相互作用の度合は小さくなると予想さ
れる。
そこで、本発明においては、第１図に示すように、シナ
プス表現ユニットの各々におけるシナプス荷重修正係数
ηを、この対角線からの距離に従って単調減少するよう
に設定する。これにより、生体脳の自己組織化により近
い自己組織化機能を備える神経回路網表現装置を実現す
ることができる。ここで、シナプス荷重修正係数ηとニ
ューロン間の距離「との関係を示す関数としては、η＝
に／ （ｒ＋ｒｏ）、 η−（ｒ（、−ｒ） ＱＫ。
プス表現ユニットの各々におけるシナプス荷重修正係数
ηを、この対角線からの距離に従って単調減少するよう
に設定する。これにより、生体脳の自己組織化により近
い自己組織化機能を備える神経回路網表現装置を実現す
ることができる。ここで、シナプス荷重修正係数ηとニ
ューロン間の距離「との関係を示す関数としては、η＝
に／ （ｒ＋ｒｏ）、 η−（ｒ（、−ｒ） ＱＫ。
７７＝に−ｅｘｐ （−ｒ２／ｒｏ ’ ）、などの単
調減少関数やまたは誤差関数などが考えられる。ここで
、ｒは相互接続されるニューロン間の距離てあり、Ｋお
よびｒ。は正の定数である。
調減少関数やまたは誤差関数などが考えられる。ここで
、ｒは相互接続されるニューロン間の距離てあり、Ｋお
よびｒ。は正の定数である。
第２図にこの発明の一実施例である自己組織化機能を実
現する構成の一例である、第１４図に示す従来の重み処
理回路の改良例を示す。第２図において、重み処理回路
に含まれる相関ロジックＣＬに対する信号ｃｏｏｃ入力
端子に分周回路１５０が設けられる。分周回路１５０の
分周比は、このシナプス表現ユニットが関与するニュー
ロン間の距離に応して設定される。この分周回路１５０
は、その設定された分周比に従って信号ｃｏｏｃを分周
して出力する。たとえば分周比が２の場合、信号ｃｏｏ
ｃが２回与えられるごとに一度パルス信号を発生する。
現する構成の一例である、第１４図に示す従来の重み処
理回路の改良例を示す。第２図において、重み処理回路
に含まれる相関ロジックＣＬに対する信号ｃｏｏｃ入力
端子に分周回路１５０が設けられる。分周回路１５０の
分周比は、このシナプス表現ユニットが関与するニュー
ロン間の距離に応して設定される。この分周回路１５０
は、その設定された分周比に従って信号ｃｏｏｃを分周
して出力する。たとえば分周比が２の場合、信号ｃｏｏ
ｃが２回与えられるごとに一度パルス信号を発生する。
この分周回路１５０は、カウンタ回路を用い、そのカウ
ント値か所定値に達することにパルス信号を発生する構
成により容易に実現することかできる。
ント値か所定値に達することにパルス信号を発生する構
成により容易に実現することかできる。
この第２図に示す分周回路１５０の分周比は、第３図に
示すように、相互接続するニューロンの距離に対応して
設定され、その関連のシナプス表現ユニットが対角線に
近い位置にあるほどその分周比か小さく設定され、遠く
離れるに従って大きく設定される。すなわち、第３図に
示すように、グループＧＲＩからグループＧＲ６に接続
するシナプス表現ユニットの分周比が順次大きくされる
。
示すように、相互接続するニューロンの距離に対応して
設定され、その関連のシナプス表現ユニットが対角線に
近い位置にあるほどその分周比か小さく設定され、遠く
離れるに従って大きく設定される。すなわち、第３図に
示すように、グループＧＲＩからグループＧＲ６に接続
するシナプス表現ユニットの分周比が順次大きくされる
。
この構成とすれば、１度の学習操作において、第３図に
示す対角線の位置から遠い位置にあるシナプス表現ユニ
ットにおけるシナプス荷重修正量は小さくなり、対角線
に近い位置のグループに属するシナプス表現ユニットは
ど、そのシナプス荷重変更量が大きくなる。このことは
、自己組織化時において、空間的に遠く離れたニューロ
ン間の学習はどゆっくりと進み、近いニューロン間の学
習はど急速に進むようになることを示し、実際の生体脳
内における神経網の自己組織化動作に近い振舞いを得る
ことが可能となる。
示す対角線の位置から遠い位置にあるシナプス表現ユニ
ットにおけるシナプス荷重修正量は小さくなり、対角線
に近い位置のグループに属するシナプス表現ユニットは
ど、そのシナプス荷重変更量が大きくなる。このことは
、自己組織化時において、空間的に遠く離れたニューロ
ン間の学習はどゆっくりと進み、近いニューロン間の学
習はど急速に進むようになることを示し、実際の生体脳
内における神経網の自己組織化動作に近い振舞いを得る
ことが可能となる。
第４図にこの発明の他の実施例であるシナプス荷重表現
ユニットの構成例を示す。第４図に示す構成は、第１図
に示す１個のシナプス表現ユニットＷｊｉに対応する。
ユニットの構成例を示す。第４図に示す構成は、第１図
に示す１個のシナプス表現ユニットＷｊｉに対応する。
第４図において、シナプス表現ユニットＷｊｉは、学習
モード時に所定の学習則に従ってシナプス荷重値修正情
報を発生する学習制御回路７０と、学習制御回路７０か
らの修正情報に応答してそのシナプス荷重値を修正する
とともに保持するアップ／ダウンカウンタ７２と、アッ
プ／ダウンカウンタ７２からのシナプス荷重値と信号線
３１２ａ上の状態信号Ｓｉにニー０２表現ユニットＮｉ
の出力）との積演算を行なってＷｊｉ・Ｓｌを導出する
シナプス荷重表現回路７３とを含む。
モード時に所定の学習則に従ってシナプス荷重値修正情
報を発生する学習制御回路７０と、学習制御回路７０か
らの修正情報に応答してそのシナプス荷重値を修正する
とともに保持するアップ／ダウンカウンタ７２と、アッ
プ／ダウンカウンタ７２からのシナプス荷重値と信号線
３１２ａ上の状態信号Ｓｉにニー０２表現ユニットＮｉ
の出力）との積演算を行なってＷｊｉ・Ｓｌを導出する
シナプス荷重表現回路７３とを含む。
学習制御回路７０は、ＡＮＤゲート３０１，３０４と、
シフトレジスタ３０２ｇ、３０２ｂ、−３０２ｃと、不
一致検出回路（ＥＸＯＲゲート）３０３とを含む。ＡＮ
Ｄゲート３０１は、信号線３１２ａ、３１２ｂ上の状態
信号Ｓｉ、Ｓｊを受ける。シフトレジスタ３０２ａは、
ＡＮＤゲート３０１出力を受けるＤ入力と、信号線３１
０ａを介して伝達されるクロック信号ＣｆＬ２を受ける
クロック人力Ｔと、Ｑ出力とを有する。シフトレジスタ
３０２ｂは、シフトレジスタ３０２ａのＱ出力を受ける
Ｄ入力と、信号線３１０ｂを介して伝達されるクロック
信号１１１を受けるクロック入力端子Ｔと、Ｑ出力とを
有する。シフトレジスタ３０２ｃは、シフトレジスタ３
０２ｂのＱ出力を受けるＤ入力と、信号線３１０ａをか
介して伝達されるクロック信号ＣＭ２を受けるクロック
入力端子Ｔと、Ｑ出力とを有する。
シフトレジスタ３０２ｇ、３０２ｂ、−３０２ｃと、不
一致検出回路（ＥＸＯＲゲート）３０３とを含む。ＡＮ
Ｄゲート３０１は、信号線３１２ａ、３１２ｂ上の状態
信号Ｓｉ、Ｓｊを受ける。シフトレジスタ３０２ａは、
ＡＮＤゲート３０１出力を受けるＤ入力と、信号線３１
０ａを介して伝達されるクロック信号ＣｆＬ２を受ける
クロック人力Ｔと、Ｑ出力とを有する。シフトレジスタ
３０２ｂは、シフトレジスタ３０２ａのＱ出力を受ける
Ｄ入力と、信号線３１０ｂを介して伝達されるクロック
信号１１１を受けるクロック入力端子Ｔと、Ｑ出力とを
有する。シフトレジスタ３０２ｃは、シフトレジスタ３
０２ｂのＱ出力を受けるＤ入力と、信号線３１０ａをか
介して伝達されるクロック信号ＣＭ２を受けるクロック
入力端子Ｔと、Ｑ出力とを有する。
不一致検出回路３０３は、シフトレジスタ３０２ａのＱ
出力とシフトレジスタ３０２ｃのＱ出力とを受ける。Ａ
ＮＤゲート３０４は、不一致検出回路３０３出力と信号
線３１１を介して伝達されるクロック信号Ｃ（０とを受
ける。
出力とシフトレジスタ３０２ｃのＱ出力とを受ける。Ａ
ＮＤゲート３０４は、不一致検出回路３０３出力と信号
線３１１を介して伝達されるクロック信号Ｃ（０とを受
ける。
シフトレジスタ３０２ｃのＱ出力は、アップ／ダウンカ
ウンタ７２のアップ／ダウン入力端子Ｕ／Ｄへ与えられ
る。ＡＮＤゲート３０４の出力は、アップ／ダウンカウ
ンタ７２のクロック入力端子Ｔ′へ結合される。
ウンタ７２のアップ／ダウン入力端子Ｕ／Ｄへ与えられ
る。ＡＮＤゲート３０４の出力は、アップ／ダウンカウ
ンタ７２のクロック入力端子Ｔ′へ結合される。
クロック信号Ｃｕｂ、ＣｆＬＩおよびＣｕ２は外部から
与えられる制御信号である。クロック信号Ｃσ０は、カ
ウンタ７２におけるカウント指示を与える。クロック信
号１１１．（４２は２相の互いに重なり合わないクロッ
ク信号であり、シフトレジスタ３０２ａ〜３０２ｃにお
けるンフトタイミングを与える。シフトレジスタ３０２
ａ〜３０２ｃの各々は、データをラッチするとともに出
力する機能を備える。次に動作について説明する。
与えられる制御信号である。クロック信号Ｃσ０は、カ
ウンタ７２におけるカウント指示を与える。クロック信
号１１１．（４２は２相の互いに重なり合わないクロッ
ク信号であり、シフトレジスタ３０２ａ〜３０２ｃにお
けるンフトタイミングを与える。シフトレジスタ３０２
ａ〜３０２ｃの各々は、データをラッチするとともに出
力する機能を備える。次に動作について説明する。
ＡＮＤゲート３０１は、信号線３１２ａ、３１２ｂを介
して状態信号ＳｉおよびＳｊを受ける。
して状態信号ＳｉおよびＳｊを受ける。
この状態信号ＳｉおよびＳｊの論押積かシフトレジスタ
３０２ａのＤ入力へ伝達される。
３０２ａのＤ入力へ伝達される。
学習モード時においては、ます外部から与えられる教師
情報（学習させたいパターン）に対応して人力ニューロ
ンおよび出力ニューロンの状態を固定する。この状態で
シミュレーテッドアニーリングを行なった後、信号線３
１２ａ、３１２ｂ上に与えられた状態信号ＳｉおよびＳ
ｊか確定した状態て、信号線３１０ａ上にクロック信号
Ｃｕ２を与える。これによりＡＮＤゲート３０１の出力
がシフトレジスタ３０２ａにラッチされる。すなわち、
シフトレジスタ３０２ａにプラスフェーズ時におけるニ
ューロン１とニューロンｊの状態信号の積Ｓ＋ｌ−８＋
ｊがラッチされる。
情報（学習させたいパターン）に対応して人力ニューロ
ンおよび出力ニューロンの状態を固定する。この状態で
シミュレーテッドアニーリングを行なった後、信号線３
１２ａ、３１２ｂ上に与えられた状態信号ＳｉおよびＳ
ｊか確定した状態て、信号線３１０ａ上にクロック信号
Ｃｕ２を与える。これによりＡＮＤゲート３０１の出力
がシフトレジスタ３０２ａにラッチされる。すなわち、
シフトレジスタ３０２ａにプラスフェーズ時におけるニ
ューロン１とニューロンｊの状態信号の積Ｓ＋ｌ−８＋
ｊがラッチされる。
次いで、マイナスフェーズの動作が行なわれる。
まず、入力ニューロンのみを教師情報に対応する値にク
ランプする。このとき、出力ニューロンの状態はフリー
にされている。この状態で、シミュレーテッドアニーリ
ングを行なう。信号線３１２ａ、３１２ｂ上の状態信号
Ｓｉ、Ｓｊの値か確定した後、また信号線３１０ｂ上に
クロック信号Ｃ功１を与え、シフトレジスタ３０２ａの
データをシフトレジスタ３０２ｂへ移した後、クロック
信号ＣＱ２を信号線３１０ａ上に与える。これにより、
シフトレジスタ３０２ｃにはプラスフェーズ時の状態信
号の積Ｓ＋ｌ−８＋ｊかラッチされ、シフトレジスタ３
０２ａにはマイナスフェーズ時の状態信号の積５ｉ−５
−ｊがラッチされる。
ランプする。このとき、出力ニューロンの状態はフリー
にされている。この状態で、シミュレーテッドアニーリ
ングを行なう。信号線３１２ａ、３１２ｂ上の状態信号
Ｓｉ、Ｓｊの値か確定した後、また信号線３１０ｂ上に
クロック信号Ｃ功１を与え、シフトレジスタ３０２ａの
データをシフトレジスタ３０２ｂへ移した後、クロック
信号ＣＱ２を信号線３１０ａ上に与える。これにより、
シフトレジスタ３０２ｃにはプラスフェーズ時の状態信
号の積Ｓ＋ｌ−８＋ｊかラッチされ、シフトレジスタ３
０２ａにはマイナスフェーズ時の状態信号の積５ｉ−５
−ｊがラッチされる。
不一致検出回路３０３は、シフトレジスタ３０２ａのＱ
出力とシフトレジスタ３０２ＣのＱ出力を受ける。した
がって、状態信号の積Ｓ＋ｌ−８＋ｊと５−ｉ−５−ｊ
か一致している場合には、不一致検出回路３０３の出力
は“Ｌ″、不一致の場合には“Ｈ”となる。
出力とシフトレジスタ３０２ＣのＱ出力を受ける。した
がって、状態信号の積Ｓ＋ｌ−８＋ｊと５−ｉ−５−ｊ
か一致している場合には、不一致検出回路３０３の出力
は“Ｌ″、不一致の場合には“Ｈ”となる。
ＡＮＤケート３０４は不一致検出回路３０３の出力をそ
の一方入力に受ける。したかって、ＡＮＤゲート３０４
は、積Ｓ＋ｌ−８＋ｊとＳ−ｉ・Ｓ−ｊが不一致の場合
にのみ、信号線３１１を介して与えられるクロック信号
Ｃ瑳０を通過させアップ／ダウンカウンタ７２のクロッ
ク入力端子Ｔ′へ伝達する。カウンタ７２はシフトレジ
スタ３０２ｃにラッチされた状態信号積Ｓ＋１・Ｓ＋
ｊの値に応じてそのカウント値をクロック信号Ｃ（Ｏが
与えられた回数だけ増分または減分する。すなわち、カ
ウンタ７２は、たとえば、そのアップ／ダウン指示人力
Ｕ／Ｄへ与えられる信号が“Ｈ”のときカウント値の増
分を行ない、“Ｌ″のときにカウント値の減分を行なう
。したがって、この第４図に示す構成においては、シナ
プス荷重の学習則は、 ΔＷ ｉ ｊ ＝η・ （Ｓ＋ｉ−３” ｊ−３−１−
３−ｊ）て与えられる。このシナプス荷重修正係数（学
習係数）ηはクロック信号線３１１に与えられるクロッ
ク信号Ｃ功０の数で表現される。
の一方入力に受ける。したかって、ＡＮＤゲート３０４
は、積Ｓ＋ｌ−８＋ｊとＳ−ｉ・Ｓ−ｊが不一致の場合
にのみ、信号線３１１を介して与えられるクロック信号
Ｃ瑳０を通過させアップ／ダウンカウンタ７２のクロッ
ク入力端子Ｔ′へ伝達する。カウンタ７２はシフトレジ
スタ３０２ｃにラッチされた状態信号積Ｓ＋１・Ｓ＋
ｊの値に応じてそのカウント値をクロック信号Ｃ（Ｏが
与えられた回数だけ増分または減分する。すなわち、カ
ウンタ７２は、たとえば、そのアップ／ダウン指示人力
Ｕ／Ｄへ与えられる信号が“Ｈ”のときカウント値の増
分を行ない、“Ｌ″のときにカウント値の減分を行なう
。したがって、この第４図に示す構成においては、シナ
プス荷重の学習則は、 ΔＷ ｉ ｊ ＝η・ （Ｓ＋ｉ−３” ｊ−３−１−
３−ｊ）て与えられる。このシナプス荷重修正係数（学
習係数）ηはクロック信号線３１１に与えられるクロッ
ク信号Ｃ功０の数で表現される。
したがって、クロック信号Ｃ（０を調整して、各シナプ
ス表現ユニットにおけるシナプス荷重修正係数ηを、第
１図に示すようにシナプス表現ユニットグループごとに
異ならせる構成とすれば、シナプス表現ユニットにおけ
るシナプス荷重修正係数をこのシナプス表現ユニットが
相互結合するニューロン間の距離に応じて設定すること
ができる。
ス表現ユニットにおけるシナプス荷重修正係数ηを、第
１図に示すようにシナプス表現ユニットグループごとに
異ならせる構成とすれば、シナプス表現ユニットにおけ
るシナプス荷重修正係数をこのシナプス表現ユニットが
相互結合するニューロン間の距離に応じて設定すること
ができる。
第５図に、第４図に示すシナプス表現ユニットを用いた
際のシナプス荷重修正係数ηの設定手法を示す。第５図
に示すように、−：ｓ、ロン表現ユニッ）Ｎｌ−Ｎ７が
配置される対角線と平行な線分上に位置するシナプス表
現ユニントのクロック信号Ｃｌ）、０入力端子を共通と
し、各グループにクロック信号Ｃｕｒｌ〜Ｃｕ０６を分
配し、このクロック信号Ｃｕｒｌ〜Ｃｕ０６の信号の分
周比（与えられる信号の周期）を対角線から離れるほど
大きくすなわちクロック信号ＣｆＬ０１からクロック信
号ＣＱＯ６へ向かうほどその分周比を大きくする構成と
すればよい。
際のシナプス荷重修正係数ηの設定手法を示す。第５図
に示すように、−：ｓ、ロン表現ユニッ）Ｎｌ−Ｎ７が
配置される対角線と平行な線分上に位置するシナプス表
現ユニントのクロック信号Ｃｌ）、０入力端子を共通と
し、各グループにクロック信号Ｃｕｒｌ〜Ｃｕ０６を分
配し、このクロック信号Ｃｕｒｌ〜Ｃｕ０６の信号の分
周比（与えられる信号の周期）を対角線から離れるほど
大きくすなわちクロック信号ＣｆＬ０１からクロック信
号ＣＱＯ６へ向かうほどその分周比を大きくする構成と
すればよい。
上述の構成により相互結合するニューロン間の距離が大
きくなるにつれてシナプス荷重修正係数ηの係数値（ク
ロック信号Ｃ見０の計数値）が小さくなり、生体脳にお
ける自己組織化に近い学習を実現することができる。
きくなるにつれてシナプス荷重修正係数ηの係数値（ク
ロック信号Ｃ見０の計数値）が小さくなり、生体脳にお
ける自己組織化に近い学習を実現することができる。
第６図にこの発明のさらに他の実施例であるシナプス表
現ユニットの全体の構成を示す。第６図において、シナ
プス表現ユニットは、状態信号Ｓｉを受け、シナプス荷
重Ｗｊｉを付して出力するシナプス表現回路ＳＹと、シ
ナプス表現回路ＳＹにおけるシナプス荷重値を所定の学
習則に従って修正する学習制御回路ＴＣとを備える。
現ユニットの全体の構成を示す。第６図において、シナ
プス表現ユニットは、状態信号Ｓｉを受け、シナプス荷
重Ｗｊｉを付して出力するシナプス表現回路ＳＹと、シ
ナプス表現回路ＳＹにおけるシナプス荷重値を所定の学
習則に従って修正する学習制御回路ＴＣとを備える。
学習制御回路ＴＣは、学習の有無を示す制御信号Ａｃｐ
を受ける端子ｐと、学習フェーズを示す信号Ｃ＋／−を
受ける端子Ｃと、プラスフェーズ時に興奮性（正結合）
シナプス荷重値の変更量制御信号を発生する端子Ｉｐと
、マイナスフェーズ時において抑制性（負結合）シナプ
ス荷重値の変更量制御信号を導出する制御端子Ｄｐと、
状態信号Ｓｉ、Ｓｊをそれぞれ受ける端子Ｓｌ、Ｓ２を
含む。
を受ける端子ｐと、学習フェーズを示す信号Ｃ＋／−を
受ける端子Ｃと、プラスフェーズ時に興奮性（正結合）
シナプス荷重値の変更量制御信号を発生する端子Ｉｐと
、マイナスフェーズ時において抑制性（負結合）シナプ
ス荷重値の変更量制御信号を導出する制御端子Ｄｐと、
状態信号Ｓｉ、Ｓｊをそれぞれ受ける端子Ｓｌ、Ｓ２を
含む。
端子Ｄｐは、シナプス荷重表現回路ＳＹのＤ入力に接続
され、端子１ｐは、シナプス表現回路ＳＹの１入力端子
に接続される。
され、端子１ｐは、シナプス表現回路ＳＹの１入力端子
に接続される。
シナプス表現回路ＳＹの端子Ｒｄ、Ｒｉにはシナプス荷
重値をリセットするための制御信号Ｒｅｄが与えられる
。
重値をリセットするための制御信号Ｒｅｄが与えられる
。
シナプス表現回路ＳＹの具体的構成の一例を第７図に示
す。第７図を参照して、シナプス表現回路は、シナプス
荷重値を格納するシナプス荷重格納回路７２０，７２５
と、与えられた軸索信号（状態信号電圧）Ｖｓにシナプ
ス荷重格納回路７２０．７２５が格納するシナプス荷重
を付して電流信号の形態で樹状突起信号線上へ伝達する
シナプス結合表現回路７０１と、学習制御回路ＴＣから
のパルス信号に応答してシナプス荷重格納回路７２０．
７２５の格納するシナプス荷重値を修正するシナプス荷
重修正回路７３０，７３５を含む。
す。第７図を参照して、シナプス表現回路は、シナプス
荷重値を格納するシナプス荷重格納回路７２０，７２５
と、与えられた軸索信号（状態信号電圧）Ｖｓにシナプ
ス荷重格納回路７２０．７２５が格納するシナプス荷重
を付して電流信号の形態で樹状突起信号線上へ伝達する
シナプス結合表現回路７０１と、学習制御回路ＴＣから
のパルス信号に応答してシナプス荷重格納回路７２０．
７２５の格納するシナプス荷重値を修正するシナプス荷
重修正回路７３０，７３５を含む。
シナプス結合表現回路７０１は、ｐチャネルＭ■Ｓトラ
ンジスタＴＰＩないしＴＰ７およびｎチャネルＭＩＳ）
ランジスタＴＮＩを含む。ｐチャネルＭＩＳトランジス
タＴＰＩ、ＴＰ２は第１の電流バス回路を与え、ｐチャ
ネルＭＩＳトランジスタＴＰ３．ＴＰ４は第２の電流バ
ス回路を形成し、ｐチャネルＭＩＳトランジスタＴＰ５
．ＴＰ６は第３の電流バス回路を形成する。ｐチャネル
ＭＩＳ）ランジスタＴＰ７とｎチャネルＭＩＳトランジ
スタＴＮＩとは相補接続されて相補型インバータを構成
する。
ンジスタＴＰＩないしＴＰ７およびｎチャネルＭＩＳ）
ランジスタＴＮＩを含む。ｐチャネルＭＩＳトランジス
タＴＰＩ、ＴＰ２は第１の電流バス回路を与え、ｐチャ
ネルＭＩＳトランジスタＴＰ３．ＴＰ４は第２の電流バ
ス回路を形成し、ｐチャネルＭＩＳトランジスタＴＰ５
．ＴＰ６は第３の電流バス回路を形成する。ｐチャネル
ＭＩＳ）ランジスタＴＰ７とｎチャネルＭＩＳトランジ
スタＴＮＩとは相補接続されて相補型インバータを構成
する。
ｐチャネルＭＩＳ）ランジスタは、そのソースが電源電
圧ノードＶｄｄに接続され、そのゲートかバイアス電圧
ノードｖｂに接続され、そのドレインがｐチャネルＭＩ
ＳトランジスタＴＰ２のソスに接続される。ｐチャネル
ＭＩＳトランジスタＴＰ２は、そのゲートが状態信号人
力ノードＶＳに結合されてそのドレインがシナプス結合
電流出力ノードＩｏに接続される。
圧ノードＶｄｄに接続され、そのゲートかバイアス電圧
ノードｖｂに接続され、そのドレインがｐチャネルＭＩ
ＳトランジスタＴＰ２のソスに接続される。ｐチャネル
ＭＩＳトランジスタＴＰ２は、そのゲートが状態信号人
力ノードＶＳに結合されてそのドレインがシナプス結合
電流出力ノードＩｏに接続される。
ｐチャネルＭＩＳ）−ランジスタＴＰ３は、そのソース
が電源電圧ノードＶｄｄに接続され、そのゲートが抑制
性シナプス荷重値を格納するシナプス荷重格納回路７２
０の出力に結合され、そのドレインかｐチャネルＭＩＳ
トランジスタＴＰ４のソースに接続される。ｐチャネル
ＭＩＳトランジスタＴＰ４は、そのゲートがインバータ
（ＴＰ７゜ＴＮｌ）の出力ノードＮ５００に接続され、
そのドレインかシナプス結合電流出力ノードＩｏに接続
される。
が電源電圧ノードＶｄｄに接続され、そのゲートが抑制
性シナプス荷重値を格納するシナプス荷重格納回路７２
０の出力に結合され、そのドレインかｐチャネルＭＩＳ
トランジスタＴＰ４のソースに接続される。ｐチャネル
ＭＩＳトランジスタＴＰ４は、そのゲートがインバータ
（ＴＰ７゜ＴＮｌ）の出力ノードＮ５００に接続され、
そのドレインかシナプス結合電流出力ノードＩｏに接続
される。
ｐチャネルＭＩＳＩ−ランジスタＴＰ５は、そのソース
が電源電圧ノードＶｄｄに接続され、そのゲートが興奮
シナプス荷重値を格納するシナプス荷重格納回路７２５
の出力に結合され、そのドレインがシナプス結合電流出
力ノードＩｏに接続される。
が電源電圧ノードＶｄｄに接続され、そのゲートが興奮
シナプス荷重値を格納するシナプス荷重格納回路７２５
の出力に結合され、そのドレインがシナプス結合電流出
力ノードＩｏに接続される。
ｐチャネルＭＩＳトランジスタＴＰ７は、そのソースが
電源電圧ノードＶｄｄに接続され、そのゲートが状態信
号人力ノードＶｓに結合され、そのドレインかｎチャネ
ルＭＩＳトランジスタＴＮ１のソースに接続される。ｎ
チャネルＭＩＳ）ランジスタＴＮＩは、そのゲートが状
態信号人力ノードＶｓに結合され、そのシースが接地電
位レベルのＶＧＮＤに接続される。
電源電圧ノードＶｄｄに接続され、そのゲートが状態信
号人力ノードＶｓに結合され、そのドレインかｎチャネ
ルＭＩＳトランジスタＴＮ１のソースに接続される。ｎ
チャネルＭＩＳ）ランジスタＴＮＩは、そのゲートが状
態信号人力ノードＶｓに結合され、そのシースが接地電
位レベルのＶＧＮＤに接続される。
各電流パス回路を形成するｐチャネルＭＩＳトランジス
タはそれぞれの電流バス回路において同一のチャネル幅
を有しており、同一の電流供給能力を有している。すな
わち、ｐチャネルＭＩＳトランジスタＴＰＩ、ＴＰ３お
よびＴＰ５は同一のチャネル幅を有し、かつｐチャネル
ＭＩＳトランジスタＴＰ２．ＴＰ４およびＴＰ６は同一
のチャネル幅を有している。
タはそれぞれの電流バス回路において同一のチャネル幅
を有しており、同一の電流供給能力を有している。すな
わち、ｐチャネルＭＩＳトランジスタＴＰＩ、ＴＰ３お
よびＴＰ５は同一のチャネル幅を有し、かつｐチャネル
ＭＩＳトランジスタＴＰ２．ＴＰ４およびＴＰ６は同一
のチャネル幅を有している。
抑制性シナプス荷重値を格納するシナプス荷重格納回路
７２０は、キャパシタＣ２０１により構成される。キャ
パシタＣ２０１はその一方電極がノードＮ２１１に接続
され、その他方電極がバイアス電圧ノードｖｂに接続さ
れる。キャパシタＣ２０１の一方電極がノードＮ２１１
を介してｐチャネルＭＩＳトランジスタＴＰ３のゲート
に接続される。
７２０は、キャパシタＣ２０１により構成される。キャ
パシタＣ２０１はその一方電極がノードＮ２１１に接続
され、その他方電極がバイアス電圧ノードｖｂに接続さ
れる。キャパシタＣ２０１の一方電極がノードＮ２１１
を介してｐチャネルＭＩＳトランジスタＴＰ３のゲート
に接続される。
興奮性シナプス荷重値を格納するシナプス荷重格納回路
７２５は、キャパシタＣ２０２により構成される。キャ
パシタＣ２０２は、その一方電極が電源電圧ノードＶｄ
ｄに接続され、その他方電極かノードＮ２１２に接続さ
れる。ノードＮ２１２は、ｐチャネルＭＩＳ）ランジス
タＴＰ５のゲートに接続される。
７２５は、キャパシタＣ２０２により構成される。キャ
パシタＣ２０２は、その一方電極が電源電圧ノードＶｄ
ｄに接続され、その他方電極かノードＮ２１２に接続さ
れる。ノードＮ２１２は、ｐチャネルＭＩＳ）ランジス
タＴＰ５のゲートに接続される。
シナプス荷重修正回路７３０は、シナプス荷重格納回路
７２０の格納するシナプス荷重値を学習制御回路ＴＣか
らのパルス信号に応答して修正する。このシナプス荷重
修正回路７３０は、ダイオードＤ３０１．Ｄ３０２．Ｄ
３０３およびＤ３０４と、キャパシタＣ３０１，Ｃ３０
２および抵抗Ｒ３０１を含む。
７２０の格納するシナプス荷重値を学習制御回路ＴＣか
らのパルス信号に応答して修正する。このシナプス荷重
修正回路７３０は、ダイオードＤ３０１．Ｄ３０２．Ｄ
３０３およびＤ３０４と、キャパシタＣ３０１，Ｃ３０
２および抵抗Ｒ３０１を含む。
ダイオードＤ３０２．Ｄ３０１はノードＮ３１１の電源
電圧ノードＶｄｄとの間にノードＮ３１１から順方向に
直列に接続される。ダイオードＤ３０３、Ｄ３０４は、
ノードＮ３１１とバイアス電圧ノードｖｂとの間にノー
ドＮ３１１から逆方向に直列に接続される。
電圧ノードＶｄｄとの間にノードＮ３１１から順方向に
直列に接続される。ダイオードＤ３０３、Ｄ３０４は、
ノードＮ３１１とバイアス電圧ノードｖｂとの間にノー
ドＮ３１１から逆方向に直列に接続される。
キャパシタＣ３０１は、ノードＮ３２１ （ダイオード
Ｄ３０１とダイオードＤ３０２との接続点）と学習制御
端子Ｒｄとの間に介挿される。キャパシタＣ３０２は、
ノードＮ３２２と学習制御端子りとの間に介挿される。
Ｄ３０１とダイオードＤ３０２との接続点）と学習制御
端子Ｒｄとの間に介挿される。キャパシタＣ３０２は、
ノードＮ３２２と学習制御端子りとの間に介挿される。
抵抗Ｒ３０１は、ノードＮ３１１とキャパシタＣ２０１
の一方電極との間に直列に接続される。
の一方電極との間に直列に接続される。
キャパシタＣ３０１，ダイオードＤ３０１．Ｄ３０２は
学習制御端子Ｒｄに与えられる制御信号に応答してキャ
パシタＣ２０１に格納された正電荷を引抜く経路を与え
る。ダイオードＤ３０３゜Ｄ３０４およびキャパシタＣ
３０２は、学習制御端子りに与えられる制御信号に応答
してキャパシタＣ２０１に正電荷を注入する経路を与え
る。
学習制御端子Ｒｄに与えられる制御信号に応答してキャ
パシタＣ２０１に格納された正電荷を引抜く経路を与え
る。ダイオードＤ３０３゜Ｄ３０４およびキャパシタＣ
３０２は、学習制御端子りに与えられる制御信号に応答
してキャパシタＣ２０１に正電荷を注入する経路を与え
る。
興奮性シナプス荷重修正回路７３５は、興奮性シナプス
荷重値を格納するシナプス荷重格納回路７２５における
格納シナプス荷重値を修正する。
荷重値を格納するシナプス荷重格納回路７２５における
格納シナプス荷重値を修正する。
このシナプス荷重修正回路７３５は、ダイオードＤ３０
５．Ｄ３０６’、Ｄ３０７．Ｄ３０８と、キャパシタＣ
３０３，Ｃ３０４と抵抗Ｒ３０２とを含む。
５．Ｄ３０６’、Ｄ３０７．Ｄ３０８と、キャパシタＣ
３０３，Ｃ３０４と抵抗Ｒ３０２とを含む。
ダイオードＤ３０６．Ｄ３０５は、ノードＮ３］２と電
源電圧ノートＶｄｄとの間にノードＮ３１２から順方向
に直列に接続される。ダイオードＤ３０７．Ｄ３０８は
、ノードＮ３１２とバイアス電圧ノードｖｂとの間にノ
ードＮ３１２から逆方向に直列に接続される。
源電圧ノートＶｄｄとの間にノードＮ３１２から順方向
に直列に接続される。ダイオードＤ３０７．Ｄ３０８は
、ノードＮ３１２とバイアス電圧ノードｖｂとの間にノ
ードＮ３１２から逆方向に直列に接続される。
キャパシタＣ３０３は、ノードＮ３２３ （ダイオード
Ｄ３０５とダイオードＤ３０６との接続点）と学習制御
端子Ｉとの間に介挿される。
Ｄ３０５とダイオードＤ３０６との接続点）と学習制御
端子Ｉとの間に介挿される。
キャパシタＣ３０４は、ノードＮ３２４ （ダイオード
Ｄ３０７とダイオードＤ３０８との間の接続点）と学習
制御端子Ｒｉとの間に介挿される。
Ｄ３０７とダイオードＤ３０８との間の接続点）と学習
制御端子Ｒｉとの間に介挿される。
ノードＮ３１２とノードＮ２１２との間に抵抗Ｒ３０２
が直列に介挿される。ダイオードＤ３０６゜Ｄ３０５は
キャパシタＣ２０２に対する負電荷を注入する経路を与
え、ダイオードＤ３０７．Ｄ３０８はキャパシタＣ２０
２における負電荷を引抜く経路を与える。
が直列に介挿される。ダイオードＤ３０６゜Ｄ３０５は
キャパシタＣ２０２に対する負電荷を注入する経路を与
え、ダイオードＤ３０７．Ｄ３０８はキャパシタＣ２０
２における負電荷を引抜く経路を与える。
通常、バイアス電圧ｖｂと電源電圧Ｖｄｄとは、ＶＧＮ
ｏ≦Ｖｂ＜Ｖｄｄ の関係を満足している。次に動作について説明する。但
し、以下の説明においては、信号入力端子と各入力端子
へ与えられる信号とを同一の符号を用いて説明する。
ｏ≦Ｖｂ＜Ｖｄｄ の関係を満足している。次に動作について説明する。但
し、以下の説明においては、信号入力端子と各入力端子
へ与えられる信号とを同一の符号を用いて説明する。
まず、シナプス結合表現回路７０１の動作について説明
する。ｐチャネルＭＩＳトランジスタＴＰｌ、ＴＰ２に
より形成される電流パス回路においては、ｐチャネルＭ
ＩＳトランジスタＴＰ２のゲートに与えられる状態信号
電圧Ｖｓ（状態“１″を“Ｈ”で、状態“０”を“Ｌ“
で表わす）が“Ｈ″の場合には、ｐチャネルＭＩＳトラ
ンジスタＴＰ２はオフ状態である。したがって、電源電
圧ノードＶｄｄから信号電流出力ノードＩｏへは電流は
流れない。ここて、出力ノードＩＯに印加される電圧Ｖ
ｉｏは通常、次の関係式で与えられる。
する。ｐチャネルＭＩＳトランジスタＴＰｌ、ＴＰ２に
より形成される電流パス回路においては、ｐチャネルＭ
ＩＳトランジスタＴＰ２のゲートに与えられる状態信号
電圧Ｖｓ（状態“１″を“Ｈ”で、状態“０”を“Ｌ“
で表わす）が“Ｈ″の場合には、ｐチャネルＭＩＳトラ
ンジスタＴＰ２はオフ状態である。したがって、電源電
圧ノードＶｄｄから信号電流出力ノードＩｏへは電流は
流れない。ここて、出力ノードＩＯに印加される電圧Ｖ
ｉｏは通常、次の関係式で与えられる。
ＶＧＮＤ ≦Ｖｉｏ≦ｖｂ
一方、状態信号電圧ＶＳが“Ｌ”の場合、ｐチャネルＭ
ＩＳＩ−ランジスタＴＰ２はオン状態となる。したかっ
て、この場合、ｐチャネルＭＩＳトランジスタＴＰＩの
ゲートへ与えられるバイアス電圧ｖｂにより規定される
定電流が電源電圧ノードＶｄｄからそのトランジスタＴ
ＰＩ、ＴＰ２を介して流れる。
ＩＳＩ−ランジスタＴＰ２はオン状態となる。したかっ
て、この場合、ｐチャネルＭＩＳトランジスタＴＰＩの
ゲートへ与えられるバイアス電圧ｖｂにより規定される
定電流が電源電圧ノードＶｄｄからそのトランジスタＴ
ＰＩ、ＴＰ２を介して流れる。
ｐチャネル間工ＳトランジスタＴＰ３およびＴＰ４から
なる電流パス回路およびｐチャネルＭＩＳトランジスタ
ＴＰ５およびＴＰ６から形成される電流パス回路におい
ては、トランジスタＴＰ４ＴＰ６のゲートに対してはイ
ンバータ（トランジスタＴＰ７ ＴＮＩにより形成さ
れる）を介して状態信号電圧Ｖｓの反転信号か与えられ
る。したがって、状態信号電圧Ｖｓが“Ｈ”ときには、
トランジスタＴＰ３．ＴＰ５のそれぞれのゲート電圧に
よって規定される定電流が電源電圧ノードＶｄｄから信
号電流出力ノードＩｏへ流れる。一方、状態信号電圧Ｖ
ｓが“Ｌ″の場合には、ｐチャネルＭＩＳ）ランジスタ
ＴＰ４．ＴＰ６はともにオフ状態となるため、これらの
電流パス回路には電流は流れない。
なる電流パス回路およびｐチャネルＭＩＳトランジスタ
ＴＰ５およびＴＰ６から形成される電流パス回路におい
ては、トランジスタＴＰ４ＴＰ６のゲートに対してはイ
ンバータ（トランジスタＴＰ７ ＴＮＩにより形成さ
れる）を介して状態信号電圧Ｖｓの反転信号か与えられ
る。したがって、状態信号電圧Ｖｓが“Ｈ”ときには、
トランジスタＴＰ３．ＴＰ５のそれぞれのゲート電圧に
よって規定される定電流が電源電圧ノードＶｄｄから信
号電流出力ノードＩｏへ流れる。一方、状態信号電圧Ｖ
ｓが“Ｌ″の場合には、ｐチャネルＭＩＳ）ランジスタ
ＴＰ４．ＴＰ６はともにオフ状態となるため、これらの
電流パス回路には電流は流れない。
したがって、トランジスタＴＰＩおよびトランジスタＴ
Ｐ２により構成される電流パス回路と、ｐチャネルＭＩ
ＳトランジスタＴＰ３．ＴＰ４とｐチャネルＭＩＳトラ
ンジスタＴＰ５．ＴＰ６からそれぞれなる２つの電流パ
ス回路とは、状態信号電圧Ｖｓに応答して相補的に動作
して電源電圧ノードＶｄｄから出力ノードＩｏへ電流を
流す。
Ｐ２により構成される電流パス回路と、ｐチャネルＭＩ
ＳトランジスタＴＰ３．ＴＰ４とｐチャネルＭＩＳトラ
ンジスタＴＰ５．ＴＰ６からそれぞれなる２つの電流パ
ス回路とは、状態信号電圧Ｖｓに応答して相補的に動作
して電源電圧ノードＶｄｄから出力ノードＩｏへ電流を
流す。
状態信号電圧ＶＳが“Ｈ″の場合に信号電流出力ノード
Ｉｏに流れる電流を規定するトランジスタＴＰ３のゲー
ト電圧とｐチャネルＭＩＳトランジスタＴＰ５のゲート
電圧は、それぞれキャパシタＣ２０１およびＣ２０２に
蓄積された電荷量によって設定される。すなわち、ｐチ
ャネルＭＩＳトランジスタＴＰ５のゲートに接続された
ノードＮ２１２には、 Ｖｐ−Ｖｄｄ−Ｑ２ ・Ｃ２ の電圧が生しる。ここで０２はキャパシタＣ２０２の容
量を示し、−Ｑ２はキャパシタＣ２０２のノードＮ２１
２に接続される電極に蓄積された電荷量を示す。
Ｉｏに流れる電流を規定するトランジスタＴＰ３のゲー
ト電圧とｐチャネルＭＩＳトランジスタＴＰ５のゲート
電圧は、それぞれキャパシタＣ２０１およびＣ２０２に
蓄積された電荷量によって設定される。すなわち、ｐチ
ャネルＭＩＳトランジスタＴＰ５のゲートに接続された
ノードＮ２１２には、 Ｖｐ−Ｖｄｄ−Ｑ２ ・Ｃ２ の電圧が生しる。ここで０２はキャパシタＣ２０２の容
量を示し、−Ｑ２はキャパシタＣ２０２のノードＮ２１
２に接続される電極に蓄積された電荷量を示す。
一方、ｐチャネルＭＩＳトランジスタＴＰ３のゲートに
接続されたノードＮ２１１には、Ｖｎ＝Ｖｂ＋Ｑ１ ・
ＣＩ の電圧Ｖｎが生じる。ここで、Ｃ１はキャパシタＣ２０
１の容量であり、ＱｌはキャパシタＣ２０１のノードＮ
２１１に接続された電極に蓄えられる電荷量である。
接続されたノードＮ２１１には、Ｖｎ＝Ｖｂ＋Ｑ１ ・
ＣＩ の電圧Ｖｎが生じる。ここで、Ｃ１はキャパシタＣ２０
１の容量であり、ＱｌはキャパシタＣ２０１のノードＮ
２１１に接続された電極に蓄えられる電荷量である。
したがって、状態信号電圧Ｖｓが“Ｈ“時において、ト
ランジスタＴＰ５．ＴＰ６からなる電流パス回路を流れ
る電流は、−Ｑ２−０の場合には流れす０であり、一方
、−Ｑ２の絶対値か大きくなるにつれてトランジスタＴ
Ｐ５が深いオン状態となり増加する。
ランジスタＴＰ５．ＴＰ６からなる電流パス回路を流れ
る電流は、−Ｑ２−０の場合には流れす０であり、一方
、−Ｑ２の絶対値か大きくなるにつれてトランジスタＴ
Ｐ５が深いオン状態となり増加する。
また、トランジスタＴＰ３．Ｔ：Ｐ４からなる電流パス
回路を流れる電流は、Ｑｌ−０の場合には、トランジス
タＴＰ３のゲートにバイアス電圧ｖｂか印加されるため
、トランジスタＴＰＩ、ＴＰ２からなる電流パス回路が
Ｖｓ−“Ｌ″のときに与える電流量と同量流れ、一方、
Ｑｌが大きくなるに従って減少する。したかって、キャ
パシタＣ２０１に蓄えられる電荷Ｑ１が抑制性シナプス
荷重値を表わし、一方、キャパシタＣ２０２に蓄えられ
る電荷Ｑ２が興奮性シナプス荷重値を表現することにな
る。
回路を流れる電流は、Ｑｌ−０の場合には、トランジス
タＴＰ３のゲートにバイアス電圧ｖｂか印加されるため
、トランジスタＴＰＩ、ＴＰ２からなる電流パス回路が
Ｖｓ−“Ｌ″のときに与える電流量と同量流れ、一方、
Ｑｌが大きくなるに従って減少する。したかって、キャ
パシタＣ２０１に蓄えられる電荷Ｑ１が抑制性シナプス
荷重値を表わし、一方、キャパシタＣ２０２に蓄えられ
る電荷Ｑ２が興奮性シナプス荷重値を表現することにな
る。
次に、シナプス荷重修正回路７３０，７３５の動作につ
いて説明する。このシナプス荷重修正回路７３０，７３
５は、それぞれチャージポンプ回路により構成されてい
るため、第８Ａ図および第８Ｂ図を参照してまずチャー
ジポンプ動作について説明する。
いて説明する。このシナプス荷重修正回路７３０，７３
５は、それぞれチャージポンプ回路により構成されてい
るため、第８Ａ図および第８Ｂ図を参照してまずチャー
ジポンプ動作について説明する。
第８Ａ図を参照して、ダイオードＤ３２０．Ｄ３２１と
、キャパシタＣ３２０と、パルス状信号発生器■３７０
とによりキャパシタＣ３１０へ電荷を注入するチャージ
ポンプ動作が実現される。
、キャパシタＣ３２０と、パルス状信号発生器■３７０
とによりキャパシタＣ３１０へ電荷を注入するチャージ
ポンプ動作が実現される。
ダイオードＤ３２０は、そのアノードがノードＮ３５０
に接続され、そのカソードかキャパシタＣ３１０の一方
電極（ノードＮ３３０）に接続される。ダイオードＤ３
２１はそのカソードがノードＮ３５０に接続され、その
アノードがキャパシタＣ３１０の他方電極（ノードＮ３
６０）に接続される。
に接続され、そのカソードかキャパシタＣ３１０の一方
電極（ノードＮ３３０）に接続される。ダイオードＤ３
２１はそのカソードがノードＮ３５０に接続され、その
アノードがキャパシタＣ３１０の他方電極（ノードＮ３
６０）に接続される。
キャパシタＣ３２０は、その一方電極がノードＮ３４０
を介してパルス状信号発生器ｖ３７０に接続され、その
他方電極がノードＮ３５０に接続される。ノードＮ３６
０にはバイアス電圧ｖｂが印加される。次に動作につい
説明する。
を介してパルス状信号発生器ｖ３７０に接続され、その
他方電極がノードＮ３５０に接続される。ノードＮ３６
０にはバイアス電圧ｖｂが印加される。次に動作につい
説明する。
パルス状信号発生器Ｖ３７０からパルス状信号か発生し
た場合を考える。このとき、ノードＮ３６０とノードＮ
３４０との間にパルス状信号が与えられる。このパルス
状信号が“Ｌ”カラ“Ｈ”へ立上がるときには、キャパ
シタＣ３２０を介してノードＮ３５０の電位が上昇し、
ダイオードＤ３２０がオン状態となる。これによりノー
ドＮ３５０からノードＮ３３０へ電流１１が流れる。
た場合を考える。このとき、ノードＮ３６０とノードＮ
３４０との間にパルス状信号が与えられる。このパルス
状信号が“Ｌ”カラ“Ｈ”へ立上がるときには、キャパ
シタＣ３２０を介してノードＮ３５０の電位が上昇し、
ダイオードＤ３２０がオン状態となる。これによりノー
ドＮ３５０からノードＮ３３０へ電流１１が流れる。
一方、このパルス状信号か“Ｈ″から“Ｌ”へ立下がる
場合には、ノードＮ３５０の電位が負方向に立下がり、
ダイオードＤ３２１がオン状態となる。これにより、ノ
ードＮ３６０からノードＮ３５０へ電流１２が流れる。
場合には、ノードＮ３５０の電位が負方向に立下がり、
ダイオードＤ３２１がオン状態となる。これにより、ノ
ードＮ３６０からノードＮ３５０へ電流１２が流れる。
すなわち、パルス状信号の１周期ごとにノードＮ３３０
に電流が流れ込み、キャパシタＣ３１０を充電し、キャ
パシタＣ３１０に蓄積されている電荷が増加する。この
電流１１および１２の大きさは、キャパシタＣ３１０、
ＣＢ２Ｏの容量と、キャパシタＣ３１０に蓄積されてい
る電荷量Ｑ３１０と、ダイオードＤ３２０、ＤＢ２１の
順方向１−Ｖ特性（電流−電圧特性）により決定される
。
に電流が流れ込み、キャパシタＣ３１０を充電し、キャ
パシタＣ３１０に蓄積されている電荷が増加する。この
電流１１および１２の大きさは、キャパシタＣ３１０、
ＣＢ２Ｏの容量と、キャパシタＣ３１０に蓄積されてい
る電荷量Ｑ３１０と、ダイオードＤ３２０、ＤＢ２１の
順方向１−Ｖ特性（電流−電圧特性）により決定される
。
次に、第８Ｂ図を参照してキャパシタから電気を引抜く
際のチャージポンプ動作について説明する。第８Ｂ図を
参照して、チャージポンプ動作はダイオードＤ３２３．
Ｄ３２４と、キャパシタＣ３２１により実現される。ダ
イオードＤ３２３は、そのカソードが基準電圧ノードＶ
ｄｄに接続され、そのアノードがノードＮ３５１に接続
される。ダイオードＤ３２４は、そのカソードがノード
Ｎ３５１に接続され、そのアノードがノードＮ３３１を
介してキャパシタＣ３１１の一方電極に接続される。
際のチャージポンプ動作について説明する。第８Ｂ図を
参照して、チャージポンプ動作はダイオードＤ３２３．
Ｄ３２４と、キャパシタＣ３２１により実現される。ダ
イオードＤ３２３は、そのカソードが基準電圧ノードＶ
ｄｄに接続され、そのアノードがノードＮ３５１に接続
される。ダイオードＤ３２４は、そのカソードがノード
Ｎ３５１に接続され、そのアノードがノードＮ３３１を
介してキャパシタＣ３１１の一方電極に接続される。
キャパシタＣ３２１は、その一方電極がノードＮ３４１
を介してパルス状信号発生器Ｖ３７１に接続され、その
他方電極がノードＮ３５１に接続される。キャパシタＣ
３１１の他方電極はノードＮ３６１を介してバイアス電
圧ノードｖｂに接続される。次に動作について説明する
。
を介してパルス状信号発生器Ｖ３７１に接続され、その
他方電極がノードＮ３５１に接続される。キャパシタＣ
３１１の他方電極はノードＮ３６１を介してバイアス電
圧ノードｖｂに接続される。次に動作について説明する
。
信号発生器Ｖ３７１を活性化してノー）” Ｎ ３４１
とノードＮ３６１との間にパルス状の信号を与える。パ
ルス状の信号が“Ｌ″から“Ｈ“へ立上かるときには、
ノードＮ３５１へ電荷が供給され、ダイオードＤ３２３
がオン状態となり、電流ｉ３かノートＮ３５１から基準
電圧ノードＶｄｄへ流れる。パルス状信号が“Ｈ″から
“Ｌ″へ立下がるときには、ノードＮ３５１の電位が立
下がり、ダイオードＤ３２４がオン状態となり、ノード
Ｎ３３１からノードＮ３５１へ電流ｉ４が流れる。
とノードＮ３６１との間にパルス状の信号を与える。パ
ルス状の信号が“Ｌ″から“Ｈ“へ立上かるときには、
ノードＮ３５１へ電荷が供給され、ダイオードＤ３２３
がオン状態となり、電流ｉ３かノートＮ３５１から基準
電圧ノードＶｄｄへ流れる。パルス状信号が“Ｈ″から
“Ｌ″へ立下がるときには、ノードＮ３５１の電位が立
下がり、ダイオードＤ３２４がオン状態となり、ノード
Ｎ３３１からノードＮ３５１へ電流ｉ４が流れる。
すなわち、パルス状信号の１周期ごとにノードＮ３３１
からノードＮ３５１を介してノードＶｄｄに電流が流れ
、キャパシタＣ３１１に蓄えられている電荷Ｑ３１１が
減少する。この電流ｉ３．ｉ４の大きさは、キャパシタ
Ｃ３１１，Ｃ３２１の容量値と、キャパシタＣ３１１に
蓄えられている電荷量Ｑ３１１と、ダイオードＤ３２３
．Ｄ３２４の順方向１−Ｖ特性によって決定される。
からノードＮ３５１を介してノードＶｄｄに電流が流れ
、キャパシタＣ３１１に蓄えられている電荷Ｑ３１１が
減少する。この電流ｉ３．ｉ４の大きさは、キャパシタ
Ｃ３１１，Ｃ３２１の容量値と、キャパシタＣ３１１に
蓄えられている電荷量Ｑ３１１と、ダイオードＤ３２３
．Ｄ３２４の順方向１−Ｖ特性によって決定される。
第７図に示すシナプス荷重修正回路７３０は、この第８
Ａ図および第８Ｂ図に示す２つのチャージポンプ回路を
キャパシタＣ３１０およびキャパシタＣ３１１を共通に
してすなわち１個のキャパシタ２０］として接続するこ
とにより得られる。
Ａ図および第８Ｂ図に示す２つのチャージポンプ回路を
キャパシタＣ３１０およびキャパシタＣ３１１を共通に
してすなわち１個のキャパシタ２０］として接続するこ
とにより得られる。
より具体的に述べると、第８Ａ図のノードＮ３３０と第
８Ｂ図のノードＮ３３１とが共通のノードであり、また
ノードＮ３６０とノードＮ３６１とが共通ノードとなる
。キャパシタＣ３１１，Ｃ３１０は第７図のキャパシタ
Ｃ２０１に対応する。
８Ｂ図のノードＮ３３１とが共通のノードであり、また
ノードＮ３６０とノードＮ３６１とが共通ノードとなる
。キャパシタＣ３１１，Ｃ３１０は第７図のキャパシタ
Ｃ２０１に対応する。
ここで、第７図に示す構成においては、ノードＮ２１１
とノードＮ３１１との間に抵抗Ｒ３０１が挿入されてい
る。この抵抗Ｒ３０］は、キャパシタＣ２０１の電荷量
変化時間の調整の目的で挿入されており、その抵抗値が
０であってもチャージポンプ動作そのものには大きな差
異はない。
とノードＮ３１１との間に抵抗Ｒ３０１が挿入されてい
る。この抵抗Ｒ３０］は、キャパシタＣ２０１の電荷量
変化時間の調整の目的で挿入されており、その抵抗値が
０であってもチャージポンプ動作そのものには大きな差
異はない。
第７図のシナプス荷重修正回路７３０について第８Ａ図
および第８Ｂ図の各素子との対応関係を示すと以下のよ
うになる。すなわち、キャパシタＣ３１０（第８Ａ図）
およびキャパシタＣ３１１（第８Ｂ図）からなる共通キ
ャパシタがキャパシタＣ２０１，（第７図）に対応する
。ダイオードＤ３２０、ＤＢ２１．Ｄ３２ＢおよびＤ３
２４ Ｃ第８Ａ図および第８Ｂ図）が、それぞれダイオ
ードＤ３０３．Ｄ３０４．Ｄ３０１．Ｄ３０２ （第７
図）に対応する。第８Ａ図に示すキャパシタＣ３２０お
よび第８Ｂ図に示すキャパシタＣ３２１は、それぞれ第
７図に示すキャパシタＣ３０２およびＣ３０１に対応し
、第８Ａ図のノードＮ３４０および第８Ｂ図のノードＮ
３４１がそれぞれノードＤおよびノードＲｄに対応する
。
および第８Ｂ図の各素子との対応関係を示すと以下のよ
うになる。すなわち、キャパシタＣ３１０（第８Ａ図）
およびキャパシタＣ３１１（第８Ｂ図）からなる共通キ
ャパシタがキャパシタＣ２０１，（第７図）に対応する
。ダイオードＤ３２０、ＤＢ２１．Ｄ３２ＢおよびＤ３
２４ Ｃ第８Ａ図および第８Ｂ図）が、それぞれダイオ
ードＤ３０３．Ｄ３０４．Ｄ３０１．Ｄ３０２ （第７
図）に対応する。第８Ａ図に示すキャパシタＣ３２０お
よび第８Ｂ図に示すキャパシタＣ３２１は、それぞれ第
７図に示すキャパシタＣ３０２およびＣ３０１に対応し
、第８Ａ図のノードＮ３４０および第８Ｂ図のノードＮ
３４１がそれぞれノードＤおよびノードＲｄに対応する
。
したがって、ノードＲｄにパルス状信号を与えると、ダ
イオードＤ３０２．Ｄ３０］によりキャパシタＣ２０１
の蓄積電荷量は減少し、一方、ノードＤにパルス状信号
を与えるとキャパシタＣ２０１の蓄積電荷量が増加する
。
イオードＤ３０２．Ｄ３０］によりキャパシタＣ２０１
の蓄積電荷量は減少し、一方、ノードＤにパルス状信号
を与えるとキャパシタＣ２０１の蓄積電荷量が増加する
。
もう一方のシナプス荷重修正回路７２５に対しても同様
に、第８Ａ図のキャパシタＣ３１０と第８Ｂ図のキャパ
シタＣ３１１の共通キャパシタがキャパシタＣ２０２に
対応する。この場合、キャパシタＣ２０２の一方電極は
バイアス電圧ｖｂではなく基準電圧Ｖｄｄに接続される
。
に、第８Ａ図のキャパシタＣ３１０と第８Ｂ図のキャパ
シタＣ３１１の共通キャパシタがキャパシタＣ２０２に
対応する。この場合、キャパシタＣ２０２の一方電極は
バイアス電圧ｖｂではなく基準電圧Ｖｄｄに接続される
。
第８Ａ図および第８Ｂ図に示すダイオードＤ３２０、Ｄ
３２１．Ｄ３２３およびＤ３２４は、それぞれシナプス
荷重修正回路７３５のダイオードＤ３０７．Ｄ３０８．
Ｄ３０５．Ｄ３０６に対応する。
３２１．Ｄ３２３およびＤ３２４は、それぞれシナプス
荷重修正回路７３５のダイオードＤ３０７．Ｄ３０８．
Ｄ３０５．Ｄ３０６に対応する。
第８Ａ図に示すキャパシタＣＢ２Ｏおよび第８Ｂ図に示
すキャパシタＣ３２１はそれぞれ修正回路７３５のキャ
パシタＣ３０４およびＣ３０３に刻応し、ノードＮ３４
０ （第８Ａ図）およびノードＮ３４１ （第８Ｂ図）
はそれぞれノードＲｉおよびノードＩに対応する。
すキャパシタＣ３２１はそれぞれ修正回路７３５のキャ
パシタＣ３０４およびＣ３０３に刻応し、ノードＮ３４
０ （第８Ａ図）およびノードＮ３４１ （第８Ｂ図）
はそれぞれノードＲｉおよびノードＩに対応する。
したかって、ノードＲｉにパルス状信号を与えると、キ
ャパシタＣ２０２のノードＮ２１２に接続された電極に
蓄えられる負の電荷量が減少して電圧Ｖｐか上昇し、一
方、ノードエにパルス状の信号を与えると、ダイオード
Ｄ３０６を介した負電荷の注入／正電荷の引抜きにより
キャパシタＣ２０２の負の電荷量−Ｑ２は増加し、ノー
ドＮ２１２の電圧Ｖｐが下降する。
ャパシタＣ２０２のノードＮ２１２に接続された電極に
蓄えられる負の電荷量が減少して電圧Ｖｐか上昇し、一
方、ノードエにパルス状の信号を与えると、ダイオード
Ｄ３０６を介した負電荷の注入／正電荷の引抜きにより
キャパシタＣ２０２の負の電荷量−Ｑ２は増加し、ノー
ドＮ２１２の電圧Ｖｐが下降する。
上述の構成により、ノードＲｄ、 Ｄ、 Ｉ、 Ｒ
ｉのそれぞれに与えるパルス信号の数によりキャパシタ
Ｃ２０１，Ｃ２０２のそれぞれの蓄積電荷量の増減を調
整することができ、これにより状態信号電圧Ｖｓが“Ｈ
″のときに、出力端子１ｏから流れる電流値を決めるノ
ードＮ２１１およびノードＮ２１２の電圧Ｖｎ、Ｖｐを
制御することができることになる。
ｉのそれぞれに与えるパルス信号の数によりキャパシタ
Ｃ２０１，Ｃ２０２のそれぞれの蓄積電荷量の増減を調
整することができ、これにより状態信号電圧Ｖｓが“Ｈ
″のときに、出力端子１ｏから流れる電流値を決めるノ
ードＮ２１１およびノードＮ２１２の電圧Ｖｎ、Ｖｐを
制御することができることになる。
したかって、この第７図に示すシナプス表現回路におい
ても、学習モード時においてシナプス表現ユニットの各
々に対するパルス信号Ａｃｐを分周して端子りおよび端
子（へ与える構成とすれば、シナプス表現ユニットの自
己組織化をニューロン表現ユニット間の空間的距離に対
応して設定することが可能となる。
ても、学習モード時においてシナプス表現ユニットの各
々に対するパルス信号Ａｃｐを分周して端子りおよび端
子（へ与える構成とすれば、シナプス表現ユニットの自
己組織化をニューロン表現ユニット間の空間的距離に対
応して設定することが可能となる。
次に、この第７図に示すシナプス表現回路のシナプス荷
重値を学習則に従って修正するように制御パルス信号を
学習制御端子Ｒｄ、 Ｄ、 ＩおよびＲｉへ与える学
習制御回路ＴＣの構成および動作について説明する。
重値を学習則に従って修正するように制御パルス信号を
学習制御端子Ｒｄ、 Ｄ、 ＩおよびＲｉへ与える学
習制御回路ＴＣの構成および動作について説明する。
第６図に示す学習制御回路ＴＣは、非学習時においては
制御信号Ａｃｐは”Ｈ″に固定され、学習時には端子Ｐ
にパルス状の信号Ａｃｐを受ける。
制御信号Ａｃｐは”Ｈ″に固定され、学習時には端子Ｐ
にパルス状の信号Ａｃｐを受ける。
非学習時においては、端子Ｓｌ、Ｓ２およびＣへの印加
信号の状態にかかわらず、端子Ｄｐ、 Ｉｐの出力は
“Ｌ″固定あり、シナプス表現回路Ｓｌへは学習制御パ
ルス信号は与えられない。すなわち非学習時におけるシ
ナプス荷重値の修正は行なわれない。
信号の状態にかかわらず、端子Ｄｐ、 Ｉｐの出力は
“Ｌ″固定あり、シナプス表現回路Ｓｌへは学習制御パ
ルス信号は与えられない。すなわち非学習時におけるシ
ナプス荷重値の修正は行なわれない。
学習時においては、学習制御共通端子Ｃに与えられる学
習フェーズ指示信号Ｃ＋／−に従って、端子Ｄｐ、Ｉｐ
の出力が変化する。プラスフェーズ時には学習フェーズ
指示信号Ｃ十／−が“Ｈ”マイナスフェーズ時には学習
フェーズ指示信号Ｃ十／−が“Ｌ”となる。
習フェーズ指示信号Ｃ＋／−に従って、端子Ｄｐ、Ｉｐ
の出力が変化する。プラスフェーズ時には学習フェーズ
指示信号Ｃ十／−が“Ｈ”マイナスフェーズ時には学習
フェーズ指示信号Ｃ十／−が“Ｌ”となる。
このプラスフェーズ時においては、端子Ｄｐは“Ｌ”固
定となり、一方、端子ｒｐには状態信号Ｓｉ、Ｓｊがと
もにＨ２の場合のみパルス信号Ａｃｐを反転した信号が
出力され、修正回路７３５（第７図参照）の端子Ｒｉへ
印加される。これにより、シナプス荷重値の修正が行な
われる。
定となり、一方、端子ｒｐには状態信号Ｓｉ、Ｓｊがと
もにＨ２の場合のみパルス信号Ａｃｐを反転した信号が
出力され、修正回路７３５（第７図参照）の端子Ｒｉへ
印加される。これにより、シナプス荷重値の修正が行な
われる。
学習制御共通端子Ｃに印加される学習フェーズ指示信号
Ｃ十／−が“Ｌ′となると、今度は端子Ｉｐか“Ｌ”固
定となる。状態信号Ｓｉ、Ｓｊがともに“Ｈ”の場合の
み、端子Ｄｂからパルス信号Ａｃｐの反転パルス信号が
出力される。これにより、修正回路７３０におけるシナ
プス荷重値の変更が行なわれる。
Ｃ十／−が“Ｌ′となると、今度は端子Ｉｐか“Ｌ”固
定となる。状態信号Ｓｉ、Ｓｊがともに“Ｈ”の場合の
み、端子Ｄｂからパルス信号Ａｃｐの反転パルス信号が
出力される。これにより、修正回路７３０におけるシナ
プス荷重値の変更が行なわれる。
したがって、端子Ｉｐに出力されるパルス信号の数によ
って興奮性のシナプス荷重値が増加させられ（ΔＷｊｉ
＞０）、端子Ｄｐに出力されるパルス信号の数によって
抑制性のシナプス荷重値が増加させられる（ΔＷｊｉ＜
０）。すなわち、次式の学習則かこの学習制御回路ＴＣ
により実現される。
って興奮性のシナプス荷重値が増加させられ（ΔＷｊｉ
＞０）、端子Ｄｐに出力されるパルス信号の数によって
抑制性のシナプス荷重値が増加させられる（ΔＷｊｉ＜
０）。すなわち、次式の学習則かこの学習制御回路ＴＣ
により実現される。
ΔＷ”ｊｉ−η・５ｌ−８ｊ
ΔＷ−ｊｉ−−η・５ｉ−８ｊ
シナプス荷重修正係数ηは端子Ｐに与えられるパルス信
号の数に対応する。符号子／−は学習フェーズに対応す
る。
号の数に対応する。符号子／−は学習フェーズに対応す
る。
したがって、この学習の有無を示す端子ｐに与えられる
パルス信号Ａｃｐを、そのシナプス表現ユニットの配置
位置に応じ分周して与える構成とすれば、シナプス荷重
修正係数ηをその関連するニューロン表現ユニット間の
距離に対応して設定することができる。この学習制御回
路ＴＣの具体的構成の一例を第９図に示す。
パルス信号Ａｃｐを、そのシナプス表現ユニットの配置
位置に応じ分周して与える構成とすれば、シナプス荷重
修正係数ηをその関連するニューロン表現ユニット間の
距離に対応して設定することができる。この学習制御回
路ＴＣの具体的構成の一例を第９図に示す。
第９図を参照して、学習制御回路ＴＣは、ＮＡＮＤゲー
トＮＡ４００、ＮＯＲゲートＮＯ４０１゜ＮＯ４０２お
よびインバータＩＶ４０３を含む。
トＮＡ４００、ＮＯＲゲートＮＯ４０１゜ＮＯ４０２お
よびインバータＩＶ４０３を含む。
ＮＡＮＤゲートＮＡ４００は、状態信号Ｓｌ、、Ｓ２を
受ける。インバータＩＶ４０３は端子Ｃへ与えられる学
習フェーズ指示信号Ｃ＋／−を受ける。
受ける。インバータＩＶ４０３は端子Ｃへ与えられる学
習フェーズ指示信号Ｃ＋／−を受ける。
ＮＯＲケートＮＯ４０１は、ＮＡＮＤゲートＮＡ４００
の出力とインバータＩＶ４０３の出力と端子Ｐへ印加さ
れる学習制御信号Ａｃｐを受ける。
の出力とインバータＩＶ４０３の出力と端子Ｐへ印加さ
れる学習制御信号Ａｃｐを受ける。
ＮＯＲケートＮＯ４０２は、学習フェーズ時信号Ｃ＋／
一端子Ｃを介して受けかつ端子Ｐを介して学習制御信号
Ａｃｐを受けかつさらにＮＡＮＤケートＮＡ４００の出
力を受ける。
一端子Ｃを介して受けかつ端子Ｐを介して学習制御信号
Ａｃｐを受けかつさらにＮＡＮＤケートＮＡ４００の出
力を受ける。
ＮＯＲゲートＮＯ４０１から端子Ｉｐへ興奮性のシナプ
ス荷重値を制御する信号が与えられる。
ス荷重値を制御する信号が与えられる。
ＮＯＲケートＮＯ４０２から端子Ｄｐを介して抑制性の
シナプス荷重値を変更する制御信号か導出される。次に
動作について簡単に説明する。
シナプス荷重値を変更する制御信号か導出される。次に
動作について簡単に説明する。
今、この学習制御回路ＴＣか制御すべきシナプス荷重を
ＷＪｌとする。入力Ｓｌ、Ｓ２にそれぞれニューロンｉ
およびニューロンｊの状態信号Ｓｉ、Ｓｊか与えられる
。ＮＡＮＤゲートＮＡ４００の出力ノードＮ８０１には
反転積信号Ｓ１・Ｓ」か現われる。ノードＮ８０２には
、学習制御信号Ａｃｐが端子Ｐを介して伝達される。学
習時には端子Ｐにパルス信号か与えられ、非学習時には
“Ｈｌに端子Ｐは固定される。したがって、非学習時に
おいては、入力端子Ｓｌ、Ｓ２およびＣの人力信号状態
にかかわらす、ＮＯＲゲー）ＮＯ４０１、ＮＯ４０２の
出力はともに“Ｌ″に固定される。これにより、学習制
御パルス信号は発生されず、シナプス荷重値は修正され
ない。
ＷＪｌとする。入力Ｓｌ、Ｓ２にそれぞれニューロンｉ
およびニューロンｊの状態信号Ｓｉ、Ｓｊか与えられる
。ＮＡＮＤゲートＮＡ４００の出力ノードＮ８０１には
反転積信号Ｓ１・Ｓ」か現われる。ノードＮ８０２には
、学習制御信号Ａｃｐが端子Ｐを介して伝達される。学
習時には端子Ｐにパルス信号か与えられ、非学習時には
“Ｈｌに端子Ｐは固定される。したがって、非学習時に
おいては、入力端子Ｓｌ、Ｓ２およびＣの人力信号状態
にかかわらす、ＮＯＲゲー）ＮＯ４０１、ＮＯ４０２の
出力はともに“Ｌ″に固定される。これにより、学習制
御パルス信号は発生されず、シナプス荷重値は修正され
ない。
学習時において、プラスフェーズ時には“Ｈ“の信号が
端子Ｃへ与えられる。この場合、ＮＯＲケートＮＯ４０
２の入力ノードＮ８０３が“Ｈ“であり、ＮＯＲゲート
ＮＯ４０１の入力ノードＮ８０４が“Ｌ”である。した
がって、ＮＯＲゲートＮＯ４０２の出力Ｄｐは、“Ｌ２
固定となる。
端子Ｃへ与えられる。この場合、ＮＯＲケートＮＯ４０
２の入力ノードＮ８０３が“Ｈ“であり、ＮＯＲゲート
ＮＯ４０１の入力ノードＮ８０４が“Ｌ”である。した
がって、ＮＯＲゲートＮＯ４０２の出力Ｄｐは、“Ｌ２
固定となる。
ＮＯＲゲートＮＯ４０１の出力Ｉｐには、状態信号Ｓｉ
およびＳｊがともに“Ｈｌの場合のみ、ノードＬ８０１
が“Ｌ“となるので、端子Ｐに与えられた信号の反転パ
ルス信号が出力される。
およびＳｊがともに“Ｈｌの場合のみ、ノードＬ８０１
が“Ｌ“となるので、端子Ｐに与えられた信号の反転パ
ルス信号が出力される。
また、マイナスフェーズ時においては、端子Ｃに“Ｌ”
の信号が与えられる。これにより、Ｎ。
の信号が与えられる。これにより、Ｎ。
ＲゲートＮＯ４０１の出力１ｐが“Ｌ”固定となる。一
方、状態信号Ｓｉ、Ｓｊかともに“Ｈ”の場合のみ、端
子Ｄｐには端子Ｐに与えられる信号を反転したパルス信
号が出力される。端子Ｉｐに現われるパルス信号はシナ
プス表現回路ＳＹの端子Ｉに与えられ、端子Ｄｐに現わ
れるパルス信号はシナプス荷重表現回路ＳＹの端子りに
与えられる。上述の構成により、前述のような学習則を
満たす学習制御回路を得ることができる。
方、状態信号Ｓｉ、Ｓｊかともに“Ｈ”の場合のみ、端
子Ｄｐには端子Ｐに与えられる信号を反転したパルス信
号が出力される。端子Ｉｐに現われるパルス信号はシナ
プス表現回路ＳＹの端子Ｉに与えられ、端子Ｄｐに現わ
れるパルス信号はシナプス荷重表現回路ＳＹの端子りに
与えられる。上述の構成により、前述のような学習則を
満たす学習制御回路を得ることができる。
なお、第７図および第６図に示すシナプス表現回路ＳＹ
の学習制御端子Ｒｄ、Ｒｉには共通に学習制御共通信号
Ｒｅｄが与えられる。これは、適当な数のパルス信号を
与えることによってシナプス荷重値をＯにする（シナプ
ス荷重値のリセット）ことと、シナプス荷重値の飽和状
態を避けるために設けられる。このシナプス荷重値の飽
和状態とは、キャパシタＣ２０１，Ｃ２０２に蓄積され
る電荷量か限界に達し、端子り、Ｉにパルス信号が与え
られてももうそれ以上電荷が増加しない状態を示す。こ
の飽和状態においては、キャパシタＣ２０１、Ｃ２０２
に蓄えられる電荷がそれぞれ減少する方向にしか修正さ
れない。すなわち、端子Ｒｄ、Ｒｉに与えられるパルス
信号による修正のみか行なわれる。
の学習制御端子Ｒｄ、Ｒｉには共通に学習制御共通信号
Ｒｅｄが与えられる。これは、適当な数のパルス信号を
与えることによってシナプス荷重値をＯにする（シナプ
ス荷重値のリセット）ことと、シナプス荷重値の飽和状
態を避けるために設けられる。このシナプス荷重値の飽
和状態とは、キャパシタＣ２０１，Ｃ２０２に蓄積され
る電荷量か限界に達し、端子り、Ｉにパルス信号が与え
られてももうそれ以上電荷が増加しない状態を示す。こ
の飽和状態においては、キャパシタＣ２０１、Ｃ２０２
に蓄えられる電荷がそれぞれ減少する方向にしか修正さ
れない。すなわち、端子Ｒｄ、Ｒｉに与えられるパルス
信号による修正のみか行なわれる。
この信号Ｒｅｄにより、学習時に必要に応じてパルス信
号を与えると、興奮性シナプス荷重値と抑制性シナプス
荷重値とをともに減少させることも可能となる。この学
習制御共通信号Ｒｅｄは、学習時において適当なタイミ
ングで与えてもよいし、また教師パターンの学習時の１
サイクル終了時に発生してもよい。
号を与えると、興奮性シナプス荷重値と抑制性シナプス
荷重値とをともに減少させることも可能となる。この学
習制御共通信号Ｒｅｄは、学習時において適当なタイミ
ングで与えてもよいし、また教師パターンの学習時の１
サイクル終了時に発生してもよい。
上述の説明においては、学習制御信号Ａｃｐを分周して
学習制御回路へ与えることにより、シナプス荷重修正係
数ηをシナプス表現ユニットの配置位置において設定す
る構成としている。しかしながら別の構成も可能であり
、そのさらに別の構成を第１０Ａ図に示す。
学習制御回路へ与えることにより、シナプス荷重修正係
数ηをシナプス表現ユニットの配置位置において設定す
る構成としている。しかしながら別の構成も可能であり
、そのさらに別の構成を第１０Ａ図に示す。
第１０Ａ図はこの発明のさらに他の実施例である自己組
織化機能を実現するシナプス表現回路の構成を示す図で
ある。第１０Ａ図においては、第７図に示す構成と異な
り、修正回路７３０′において、学習制御端子りとノー
ドＮ３２２との間に抵抗Ｒ３０３およびキャパシタＣ３
０２が直列に接続される。また、修正回路７３５′にお
いて、学習制御端子ＩとノードＮ３２３との間に抵抗Ｒ
３０４とキャパシタＣ３０３とが直列に接続される。前
述のごとく、この第７図に示すシナプス荷重修正回路７
３０はキャパシタＣ３０２およびＣ３０３のチャージポ
ンプ動作を利用している。この場合、ノードＮ３２２お
よびノードＮ３２３の上昇電位量は、すなわち、注入電
荷量は、キャパシタＣ３０２およびキャパシタ０３０３
の静電容量の大きさに比例する。キャパシタＣ２０１Ｃ
２０２のそれぞれの電位変化量はシナプス荷重修正係数
ηに対応している。したがって、キャパシタＣ３０２，
Ｃ３０３の容量値をその関連のニューロンユニット間の
距離に応じて調整すれば所望の効果を得ることかできる
。
織化機能を実現するシナプス表現回路の構成を示す図で
ある。第１０Ａ図においては、第７図に示す構成と異な
り、修正回路７３０′において、学習制御端子りとノー
ドＮ３２２との間に抵抗Ｒ３０３およびキャパシタＣ３
０２が直列に接続される。また、修正回路７３５′にお
いて、学習制御端子ＩとノードＮ３２３との間に抵抗Ｒ
３０４とキャパシタＣ３０３とが直列に接続される。前
述のごとく、この第７図に示すシナプス荷重修正回路７
３０はキャパシタＣ３０２およびＣ３０３のチャージポ
ンプ動作を利用している。この場合、ノードＮ３２２お
よびノードＮ３２３の上昇電位量は、すなわち、注入電
荷量は、キャパシタＣ３０２およびキャパシタ０３０３
の静電容量の大きさに比例する。キャパシタＣ２０１Ｃ
２０２のそれぞれの電位変化量はシナプス荷重修正係数
ηに対応している。したがって、キャパシタＣ３０２，
Ｃ３０３の容量値をその関連のニューロンユニット間の
距離に応じて調整すれば所望の効果を得ることかできる
。
また、抵抗Ｒ３０］およびＲ３０２は、キャパシタＣ２
０１およびＣ２０２への電荷の注入／抽出量を調整して
いる。この抵抗Ｒ３０１およびＲ３０２の抵抗値が大き
ければ、その抵抗とキャパシタとが直列接続されるため
、キャパシタＣ２０１およびキャパシタＣ２０２の充放
電電位変化は緩やかとなる。このキャパシタＣ２０１お
よびＣ２０２の充放電電位すなわちノードＮ２１１およ
びＮ２１２の電位変化速度はキャパシタＣ２０１（また
はＣ２０２）と抵抗Ｒ３０１（または抵抗Ｒ３０２）の
容量値および抵抗値により決定される時定数Ｒ−Ｃによ
り決定される。したがって、端子りおよびＩへ与えられ
るパルス信号のパルス幅か一定であり、かつキャパシタ
Ｃ２０１，Ｃ２０２の容量値が一定であれば、抵抗Ｒ３
０１（Ｒ３０２）の抵抗値が大きくなるはと、キャパシ
タＣ２０１（Ｃ２０２）の電位変化量は小さくなり、実
効的にシナプス荷重修正係数ηを小さくすることかでき
る。
０１およびＣ２０２への電荷の注入／抽出量を調整して
いる。この抵抗Ｒ３０１およびＲ３０２の抵抗値が大き
ければ、その抵抗とキャパシタとが直列接続されるため
、キャパシタＣ２０１およびキャパシタＣ２０２の充放
電電位変化は緩やかとなる。このキャパシタＣ２０１お
よびＣ２０２の充放電電位すなわちノードＮ２１１およ
びＮ２１２の電位変化速度はキャパシタＣ２０１（また
はＣ２０２）と抵抗Ｒ３０１（または抵抗Ｒ３０２）の
容量値および抵抗値により決定される時定数Ｒ−Ｃによ
り決定される。したがって、端子りおよびＩへ与えられ
るパルス信号のパルス幅か一定であり、かつキャパシタ
Ｃ２０１，Ｃ２０２の容量値が一定であれば、抵抗Ｒ３
０１（Ｒ３０２）の抵抗値が大きくなるはと、キャパシ
タＣ２０１（Ｃ２０２）の電位変化量は小さくなり、実
効的にシナプス荷重修正係数ηを小さくすることかでき
る。
さらに、抵抗Ｒ３０３およびＲ３０４の抵抗値を大きく
すれば、キャパシタＣ３０２およびＣ３０３の充放電速
度を小さくすることができ、ノドＮ３２２およびＮ３２
３の電位変化速度を小さくすることができる。したかっ
て、この場合も、端子り、Ｉへ与える信号のパルス幅お
よびキャパシタＣ３０２およびＣ３０３の容量値Ｃｐが
一定でれあれば、抵抗Ｒ３０３およびＲ３０４の抵抗値
Ｒｐを調整すれば、ノードＮ２１１およびＮ２１２の電
位変化量を調整することかでき、シナプス荷重修正係数
ηを、その関連のニューロン間の空間的距離に応じて調
整することができる。
すれば、キャパシタＣ３０２およびＣ３０３の充放電速
度を小さくすることができ、ノドＮ３２２およびＮ３２
３の電位変化速度を小さくすることができる。したかっ
て、この場合も、端子り、Ｉへ与える信号のパルス幅お
よびキャパシタＣ３０２およびＣ３０３の容量値Ｃｐが
一定でれあれば、抵抗Ｒ３０３およびＲ３０４の抵抗値
Ｒｐを調整すれば、ノードＮ２１１およびＮ２１２の電
位変化量を調整することかでき、シナプス荷重修正係数
ηを、その関連のニューロン間の空間的距離に応じて調
整することができる。
またさらに、抵抗値またはキャパシタ値のみの調整を行
なうのではなく、この抵抗値およびキャパシタの容量値
両者を調整して実効的にシナプス荷重修正係数ηを調整
することも可能である。
なうのではなく、この抵抗値およびキャパシタの容量値
両者を調整して実効的にシナプス荷重修正係数ηを調整
することも可能である。
すなわち、第１０Ｂ図に示すように、たとえば抵抗Ｒ３
０３，Ｒ３０４の抵抗値およびキャパシタＣ３０２およ
びＣ３０３の容量値Ｃｐを調整すれば、ノードＮ３２２
−およびＮ３２３への電荷注入量を調整することができ
、ノードＮ２１１およびＮ２１２を介してキャパシタＣ
２０１およびＣ２０２の電位変化量すなわちシナプス荷
重修正係数ηを調整することかできる。
０３，Ｒ３０４の抵抗値およびキャパシタＣ３０２およ
びＣ３０３の容量値Ｃｐを調整すれば、ノードＮ３２２
−およびＮ３２３への電荷注入量を調整することができ
、ノードＮ２１１およびＮ２１２を介してキャパシタＣ
２０１およびＣ２０２の電位変化量すなわちシナプス荷
重修正係数ηを調整することかできる。
したかって、第１１図に示すように、ニューロン表現ユ
ニットが配置された対角線から遠い位置に配置されてい
るニューロン表現ユニットはどその抵抗Ｒ３０１，Ｒ３
０２，Ｒ３０３およびＲ３０４の抵抗値Ｒｐを大きくし
、および／または容量Ｃ３０２およびＣ３０３の容量値
Ｃｐを小さくすれば、遠方のニューロンを相互接続する
シナプス表現ユニットはどシナプス荷重修正係数ηを小
さくすることが可能となる。
ニットが配置された対角線から遠い位置に配置されてい
るニューロン表現ユニットはどその抵抗Ｒ３０１，Ｒ３
０２，Ｒ３０３およびＲ３０４の抵抗値Ｒｐを大きくし
、および／または容量Ｃ３０２およびＣ３０３の容量値
Ｃｐを小さくすれば、遠方のニューロンを相互接続する
シナプス表現ユニットはどシナプス荷重修正係数ηを小
さくすることが可能となる。
なお、上記実施例においては、シナプス荷重修正係数η
の値をシナプス荷重表現ユニットの配置位置に応じて調
整し、この学習速度をこのシナプス表現ユニットの配置
位置すなわち関連のニューロン表現ユニットの距離に応
じて調整している。
の値をシナプス荷重表現ユニットの配置位置に応じて調
整し、この学習速度をこのシナプス表現ユニットの配置
位置すなわち関連のニューロン表現ユニットの距離に応
じて調整している。
これに代えて、学習速度を同一として、その結合強度自
身をニューロン間の距離に応じて調整することもできる
。すなわち、ノードＮ２１１およびノートＮ２１２の電
位Ｖｎ、Ｖｐはそれぞれ所定の電圧ｖｂおよびＶｄｄを
基準として与えられている。したがって、この所定電圧
ｖｂおよびＶｄｄをシナプス表現ユニットの配置位置す
なわち関連のニューロン間の空間的距離に応じて設定す
れば、関連のニューロン間の空間的距離に応じて結合強
度を調整することができ、遠方のニューロン間はど弱く
結合されるという構造を実現することができる。
身をニューロン間の距離に応じて調整することもできる
。すなわち、ノードＮ２１１およびノートＮ２１２の電
位Ｖｎ、Ｖｐはそれぞれ所定の電圧ｖｂおよびＶｄｄを
基準として与えられている。したがって、この所定電圧
ｖｂおよびＶｄｄをシナプス表現ユニットの配置位置す
なわち関連のニューロン間の空間的距離に応じて設定す
れば、関連のニューロン間の空間的距離に応じて結合強
度を調整することができ、遠方のニューロン間はど弱く
結合されるという構造を実現することができる。
なお、上述の説明においては、ニューロン間の空間距離
をニューロン表現ユニットの物理的距離すなわち、実際
の神経回路網表現装置におけるレイアウト上の空間的距
離に対応させているが、これは、適用されるニューラル
ネットワークモデルに従って各ニューロン表現ユニット
間の空間的距離を設定する構成としてもよい。
をニューロン表現ユニットの物理的距離すなわち、実際
の神経回路網表現装置におけるレイアウト上の空間的距
離に対応させているが、これは、適用されるニューラル
ネットワークモデルに従って各ニューロン表現ユニット
間の空間的距離を設定する構成としてもよい。
［発明の効果］
以上のようにこの発明によれば、シナプス荷重修正係数
（学習係数）ηを、関連するニューロン間の空間的距離
に応じて設定する構成としたので、自己組織化過程にお
いて各ニューロンの空間的位置情報を考慮したシナプス
荷重の修正が行なわれ、実際の生体脳内神経網の自己組
織化に近い自己組織化を実現することが可能となり、こ
れにより、より自然に近い機能を備えた高機能の神経回
路網表現装置を得ることができる。
（学習係数）ηを、関連するニューロン間の空間的距離
に応じて設定する構成としたので、自己組織化過程にお
いて各ニューロンの空間的位置情報を考慮したシナプス
荷重の修正が行なわれ、実際の生体脳内神経網の自己組
織化に近い自己組織化を実現することが可能となり、こ
れにより、より自然に近い機能を備えた高機能の神経回
路網表現装置を得ることができる。
第１図はこの発明に従う神経回路網表現装置の概念的構
成を示す図である。 第２図は、この発明の一実施例である神経回路網表現装
置において用いてられるシナプス荷重修正回路（重み処
理回路）の構成を概略的に示す図である。 第３図は第２図に示すシナプス荷重修正回路を用いて構
成される神経回路網表現装置における分周比の分布を示
す図である。 第４図はこの発明の他の実施例であるシナプス表現ユニ
ットの構成を示す図である。 第５図は、第４図に示すシナプス表現ユニットにを用い
た神経回路網表現装置におけるシナプス荷重修正係数設
定用制御クロック信号線の接続形態を模式的に示す図で
ある。 第６図はこの発明のさらに他の実施例であるシナプス表
現ユニットの概略構成を示す図である。 第７図は第６図に示すシナプス表現ユニットの結合表現
回路の動作を説明するための図である。 第９図は第６図に示す学習制御回路の具体的構成の一例
を示す図である。 第１０Ａ図は第７図に示すシナプス表現回路の変更例を
示す図である。 第１０Ｂ図は第１０Ａ図に示される回路の動作を説明す
るだめの図である。 第１１図は第１０Ａ図に示すシナプス表現回路を用いた
神経回路網表現装置における抵抗および容量値の分布を
示す図である。 第１２図は従来の自己組織化機能を備えた神経回路網表
現装置の一例を示す図である。 第１３図は第１２図に示すシナプス表現部分の具体的構
成の一例を示す図である。 第１４図は第１３図に示すシナプス荷重修正用重み処理
回路の具体的構成の一例を示す図である。 第１５図は第１４図に示すアップ／ダウンロジックの構
成の一例を示す図である。 第１６図は第１２図に示す神経回路網表現装置における
１個のニューロン・ユニットの動作を説明するための図
である。 図において、７０．ＴＣは学習制御回路、７２はシナプ
ス荷重保持回路、７３はシナプス荷重表現回路、１５０
は分周回路、７０１はシナプス結合表現回路、７２０，
７２５はシナプス荷重表現回路、７３０，７３５，７３
０’ 、７３５’はシナプス荷重修正回路、Ｎ１〜Ｎ７
はニューロン表現ユニット、Ｗ１２〜Ｗ７６はシナプス
表現ユニット、ｓｙはシナプス表現回路、Ｒ３０１，Ｒ
３０２、Ｒ３０３，Ｒ３０４は、シナプス荷重修正係数
調整用の抵抗、Ｃ２０１，Ｃ２０２，Ｃ３０２、Ｃ３０
３はシナプス荷重修正係数設定用キャパシタ、ＣｆＬＯ
は、シナプス荷重修正係数設定用制御クロック信号であ
る。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 石 増 雄 第 図 人 −〕・ ノ）・ Ｎ１〜Ｎ７ ： ロレ本現ユニ、鬼汗 Ｗ＋＋〜Ｗ７６ ： ンＴブス表現ユニ１．７Ｆ 第 図 第 図 第 ５ 図 八 ！−大 第 図 ｉ シブアズ俵千見ユニ、・７Ｆ 第８Ａ図 第８Ｂ 図 第 １２ 図 第 ３ 図 田 第 １４ 図 第１５ 図
成を示す図である。 第２図は、この発明の一実施例である神経回路網表現装
置において用いてられるシナプス荷重修正回路（重み処
理回路）の構成を概略的に示す図である。 第３図は第２図に示すシナプス荷重修正回路を用いて構
成される神経回路網表現装置における分周比の分布を示
す図である。 第４図はこの発明の他の実施例であるシナプス表現ユニ
ットの構成を示す図である。 第５図は、第４図に示すシナプス表現ユニットにを用い
た神経回路網表現装置におけるシナプス荷重修正係数設
定用制御クロック信号線の接続形態を模式的に示す図で
ある。 第６図はこの発明のさらに他の実施例であるシナプス表
現ユニットの概略構成を示す図である。 第７図は第６図に示すシナプス表現ユニットの結合表現
回路の動作を説明するための図である。 第９図は第６図に示す学習制御回路の具体的構成の一例
を示す図である。 第１０Ａ図は第７図に示すシナプス表現回路の変更例を
示す図である。 第１０Ｂ図は第１０Ａ図に示される回路の動作を説明す
るだめの図である。 第１１図は第１０Ａ図に示すシナプス表現回路を用いた
神経回路網表現装置における抵抗および容量値の分布を
示す図である。 第１２図は従来の自己組織化機能を備えた神経回路網表
現装置の一例を示す図である。 第１３図は第１２図に示すシナプス表現部分の具体的構
成の一例を示す図である。 第１４図は第１３図に示すシナプス荷重修正用重み処理
回路の具体的構成の一例を示す図である。 第１５図は第１４図に示すアップ／ダウンロジックの構
成の一例を示す図である。 第１６図は第１２図に示す神経回路網表現装置における
１個のニューロン・ユニットの動作を説明するための図
である。 図において、７０．ＴＣは学習制御回路、７２はシナプ
ス荷重保持回路、７３はシナプス荷重表現回路、１５０
は分周回路、７０１はシナプス結合表現回路、７２０，
７２５はシナプス荷重表現回路、７３０，７３５，７３
０’ 、７３５’はシナプス荷重修正回路、Ｎ１〜Ｎ７
はニューロン表現ユニット、Ｗ１２〜Ｗ７６はシナプス
表現ユニット、ｓｙはシナプス表現回路、Ｒ３０１，Ｒ
３０２、Ｒ３０３，Ｒ３０４は、シナプス荷重修正係数
調整用の抵抗、Ｃ２０１，Ｃ２０２，Ｃ３０２、Ｃ３０
３はシナプス荷重修正係数設定用キャパシタ、ＣｆＬＯ
は、シナプス荷重修正係数設定用制御クロック信号であ
る。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 大 石 増 雄 第 図 人 −〕・ ノ）・ Ｎ１〜Ｎ７ ： ロレ本現ユニ、鬼汗 Ｗ＋＋〜Ｗ７６ ： ンＴブス表現ユニ１．７Ｆ 第 図 第 図 第 ５ 図 八 ！−大 第 図 ｉ シブアズ俵千見ユニ、・７Ｆ 第８Ａ図 第８Ｂ 図 第 １２ 図 第 ３ 図 田 第 １４ 図 第１５ 図
Claims (1)
- （１） 複数のニューロン表現ユニットと、各々が２つ
のニューロン間の結合強度を示すシナプス荷重を表現す
る複数のシナプス荷重表現ユニットとを有し、かつ前記
シナプス荷重を外部から与えられる教師情報に応答して
予め定められた学習則に従って修正する自己組織化機能
を備える神経回路網装置であって、前記学習則は一度の
学習操作により修正されるシナプス荷重量を規定するシ
ナプス荷重修正係数を含み、 前記シナプス荷重表現ユニットの各々における前記シナ
プス荷重修正係数を、該シナプス荷重表現ユニットが結
合するニューロン間の距離に応じて設定するようにした
ことを特徴とする、自己組織化機能を備えた神経回路網
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004747A JPH03209553A (ja) | 1990-01-11 | 1990-01-11 | 自己組織化機能を備えた神経回路網装置 |
| US07/634,352 US5212766A (en) | 1990-01-11 | 1990-12-26 | Neural network representing apparatus having self-organizing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004747A JPH03209553A (ja) | 1990-01-11 | 1990-01-11 | 自己組織化機能を備えた神経回路網装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209553A true JPH03209553A (ja) | 1991-09-12 |
Family
ID=11592511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004747A Pending JPH03209553A (ja) | 1990-01-11 | 1990-01-11 | 自己組織化機能を備えた神経回路網装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5212766A (ja) |
| JP (1) | JPH03209553A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970007006B1 (ko) * | 1993-08-31 | 1997-05-01 | 한국전자통신연구원 | 인공 신경 회로와 패턴 분리 및 인식용 발진 신경 망의 구조 |
| DE4432269C2 (de) * | 1994-09-10 | 1995-11-30 | Dietmar Dipl Phys Ruwisch | Lernverfahren für ein selbstorganisierendes Neuronales Netzwerk sowie Vorrichtung zur Durchführung des Verfahrens |
| FI20002853L (fi) * | 2000-12-22 | 2002-06-23 | Nokia Corp | Keinotekoisen assosiatiivisen neuronin synapsi |
| US8892487B2 (en) * | 2010-12-30 | 2014-11-18 | International Business Machines Corporation | Electronic synapses for reinforcement learning |
| US9189729B2 (en) * | 2012-07-30 | 2015-11-17 | International Business Machines Corporation | Scalable neural hardware for the noisy-OR model of Bayesian networks |
| US9747546B2 (en) * | 2015-05-21 | 2017-08-29 | Google Inc. | Neural network processor |
| US10817778B2 (en) | 2016-06-27 | 2020-10-27 | International Business Machines Corporation | Customized cooking utilizing deep learning neuromorphic computing of hyperspectral input |
| US10720235B2 (en) * | 2018-01-25 | 2020-07-21 | Kraft Foods Group Brands Llc | Method and system for preference-driven food personalization |
| US10776856B2 (en) | 2018-01-25 | 2020-09-15 | Kraft Foods Group Brands Llc | Method and system for improving food-related personalization |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8619452D0 (en) * | 1986-08-08 | 1986-12-17 | Dobson V G | Signal generating & processing |
| JP2595051B2 (ja) * | 1988-07-01 | 1997-03-26 | 株式会社日立製作所 | 半導体集積回路 |
| JPH02287670A (ja) * | 1989-04-27 | 1990-11-27 | Mitsubishi Electric Corp | 半導体神経回路網 |
| US4962342A (en) * | 1989-05-04 | 1990-10-09 | Synaptics, Inc. | Dynamic synapse for neural network |
| JPH02310666A (ja) * | 1989-05-25 | 1990-12-26 | Mitsubishi Electric Corp | 半導体神経回路装置 |
| US5050096A (en) * | 1989-09-26 | 1991-09-17 | Northrop Corporation | Path cost computing neural network |
-
1990
- 1990-01-11 JP JP2004747A patent/JPH03209553A/ja active Pending
- 1990-12-26 US US07/634,352 patent/US5212766A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5212766A (en) | 1993-05-18 |
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