JPH03209935A - アナログ装置とディジタル装置との間の通信を行なうために、アナログ―ディジタル―アナログ変換装置とともに使用するのに適応できる装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、アナログ装置とディジタル装置との間の通
信を行なうために、アナログ−ディジタル−アナログ変
換装置とともに使用するのに適応できる、通信インタフ
ェース装置に向けられる。

特に、その好ましい実施例の中で、この発明は、電話の
ような音声帯域装置と、データ処理装置との間で通信を
行なうのに使用される。

この発明は、アナログ−ディジタル−アナログ変換装置
からディジタル信号を受け、それら入来ディジタル信号
をデシメート（ｄｅ　ｃ　ｉｍａ　ｔ　ｅ）して、受信
入来ディジタル信号を表わすデシメートされた入来ディ
ジタル信号を生じる。デシメートされた入来ディジタル
信号はデータ処理装置により認識できる。

この発明はまた、データ処理装置から出ていくディジタ
ル信号を受け、それら出ていくディジタル信号を補間し
、アナログ−ディジタル−アナログ変換装置により出て
いくディジタル信号を表わす出ていくアナログ信号に変
換される、補間されたディジタル信号を生じる。出てい
くアナログ信号は、アナログ装置により認識できる。

この発明ｐような装置の製造では、通常、入来ディジタ
ル信号のデシメーションのためと、出ていくディジタル
信号の補間のために、別の二重の構成要素が利用される
。デシメーション回路と補間回路との間の構成要素の重
複がしばしばある。

二重の構成要素のそのような使用は、いくらかの不利益
をもたらす。たとえば、集積回路実施例では、そのよう
な構成要素の重複により生じる費０ 用増加は重要ではない。しかしながら、そのような二重
の構成要素は、利得、精度およびオフセットならびにバ
イアスが装置の中で平均されるように、製造中に付加的
な整理を必要とする。

別の不利益は、二重の構成要素の利用はより大きいチッ
プ領域が占められることを必ず必要とする、ということ
である。このように、そのような装置のチップ実現の小
ささは、要求される２つの機能、デシメーションおよび
補間を行なうために構成要素を二重にする必要によって
、固有に制限される。

この発明は、重複構成要素インタフェース装置の欠点の
いくつかを克服するように設計される。

発明の概要 この発明は、アナログ装置とディジタル装置との間の通
信を行なうために、アナログ−ディジタル−アナログ変
換装置とともに使用するのに適応できる装置であり、ア
ナログ−ディジタル変換から受けられる入来ディジタル
信号をデシメートし、かつ、デシメートされた入来ディ
ジタル信号をデ１ ィジタル装置に与えるためと、ディジタル装置から受け
られる出ていくディジタル信号を補間し、かつ、補間さ
れた出てい（ディジタル信号をディジタル−アナログ変
換に与えるための、ディジタル信号処理回路を有する。

ディジタル信号処理回路は複数個のモジュールからなり
、これらは、その複数個のモジュールの特定されたセッ
トが、特定された数のデシメーションの反復および特定
された数の補間の反復を行なうように構成される。モジ
ュールの特定されたセットのうちあるものは、デシメー
ション動作および補間動作の両方に関係する。

モジュールはさらに、デシメーションの反復を増加する
ためもしくは補間の反復を増加するためまたはデシメー
ションおよび補間の両方の反復を増加するために、付加
的なモジュールがモジュールの特定されたセットに加え
られてもよいように設計される。

それゆえに、この発明の１つの目的は、補間機能のため
にもデシメーション機能のためにも構成２ 要素を共用するように構成され、アナログ装置とディジ
タル装置との間の通信を行なうためにアナログ−ディジ
タル−アナログ変換装置とともに使用するのに適応でき
る装置を提供することである。

この発明のさらなる目的は、経済的な構成要素の整理お
よびチップ領域でその製造が達成でき、アナログ装置と
ディジタル装置との間の通信を行なうためにアナログ−
ディジタル−アナログ変換装置とともに使用するのに適
応できる装置を提供することである。

この発明のまたさらなる目的は、構成するのに費用がか
からず、アナログ装置とディジタル装置との間の通信を
行なうためにアナログ−ディジタル−アナログ変換装置
とともに使用するのに適応できる装置を提供することで
ある。

この発明のさらなる目的および特徴は、この発明の好ま
しい実施例を図示した添付の図面と関連して読まれると
、明細書および前掲の特許請求の範囲より明らかになる
であろう。

好ましい実施例の説明 ３ この発明の好ましい実施例が用いられる環境は、第１図
の概略システムブロック図に図示される。

第１図において、電話音声機器のようなアナログ装置１
２は、アナログ−ディジタル−アナログ回路１４に接続
される。典型的には、アナログ装置１２は、おおよそ３
００Ｈｚから３．４ＫＨｚの可聴周波数範囲で動作する
。アナログ−ディジタル−アナログ回路１４は、アナロ
グ装置１２からライン１６を経て伝えられる入来アナロ
グ信号をサンプリングする。アナログ−ディジタル−ア
ナログ回路１４のサンプル速度は、好ましい実施例では
、おおよそ２　Ｍ　Ｈｚである。いくつかの利益がアナ
ログ−ディジタル−アナログ回路１４による高周波数サ
ンプリングによって受けられ、たとえば、この発明が集
積回路、すなわち、シリコンチップ構成として構成され
ると、動作のより高い周波数がこの発明の構成要素のよ
り接近した間隔を許容し、かつ、高周波数サンプリング
が入来アナログ信号のより正確なディジタル表現を許容
する。

４ アナログ−ディジタル−アナログ回路１４は、ライン１
６で受けられる入来アナログ信号を入来ディジタル信号
に変換し、その入来ディジタル信号を、ライン２０を経
てデシメーション−補間回路１８に伝える。デシメーシ
ョン−補間回路１８は、ライン２０で入来ディジタル信
号を受け、その信号にデシメーション動作を行ない、ラ
イン２２にデシメートされた入来ディジタル信号を出力
する。好ましい実施例では、入来するデシメートされた
ディジタル信号はおおよそ１６ＫＨｚの周波数で発生す
るが、その周波数はなお、シリコンチップ構造における
構成要素の高周波数の密な間隔と、入来アナログ信号の
ディジタル表現の高分解能との利益の獲得を可能にする
。入来するデシメートされたディジタル信号は、ライン
２２を経てディジタル装置２４に与えられる。ディジタ
ル装置２４は、通常、データ処理装置またはコンピユー
タ化された通信スイッチング装置のような装置である。

ディジタル装置２４は、出ていくディジタル信５ 号をライン２６を経てデシメーション−補間回路１８に
与える。デシメーション−補間回路１８は、ライン２６
で受けられる出ていくディジタル信号に補間動作を行な
い、補間されたディジタル信号をライン２８を経てアナ
ログ−ディジタル−アナログ回路１４に出力する。アナ
ログ−ディジタル−アナログ回路１４は、補間されたデ
ィジタル信号をライン２８で受け、それら補間されたデ
ィジタル信号を出ていくアナログ信号に変換し、出てい
くアナログ信号をライン３０を経てアナログ装置１２に
与える。

この発明の好ましい実施例の電気的概略図が第２図に示
される。

この発明の好ましい実施例を説明する際の明瞭さのため
に、この説明全体を通して同じ要素は同じ参照番号で表
示されるであろう。

第２図において、アナログ−ディジタル−アナログ回路
１４は、アナログ装置（第２図に図示せず）からのライ
ン１６で入来アナログ信号を受け、ライン３０に出てい
くディジタル信号を出力する。

６ さらに、アナログ−ディジタル−アナログ回路１４は、
入来ディジタル信号をライン２０ａおよびライン２０ｂ
を経てデシメーション−補間回路１８に伝え、デシメー
ション−補間回路１８からの補間されたディジタル信号
をライン２８を経て受ける。

デシメーション−補間回路１８は、好ましくは、ディジ
タル入力回路６６、第１のディジタルセル回路６８、第
２のディジタルセル回路７０、第２のディジタルセル回
路７２および出力回路９２からなる。

第１のディジタルセル回路６８は、好ましくは、マルチ
プレクサ７４から入力を受け、かつ、１ビツト加算器Ｓ
ＡＩに出力を与えるシフトレジスタＲＯ、マルチプレク
サ９６およびシフトレジスタＲＩＢからなる。プログラ
マブルロジックアレイ７８の出力は、ライン１００を経
てシフトレジスタＲＩＢに与えられる。マルチプレクサ
９６の出力は、シフトレジスタＲＩＡに与えられる。シ
フトレジスタＲＩＡの出力は、マルチプレクサ９６７ にフィードバックされるのと同様に、マルチプレクサ１
０４に与えられる。シフトレジスタＲＩＢの出力もまた
マルチプレクサ１０４に与えられる。

マルチプレクサ１０４の出力は、１ビツト加算器ＳＡ１
に与えられるのと同様にマルチプレクサ８４に与えられ
る。第１のディジタルセル回路６８の出力でもある、マ
ルチプレクサ８４の出力は、シフトレジスタＲＯに与え
られるのと同様に第２のディジタルセル回路７０の１ビ
ツト加算器ＳＡ２に与えられる。第２のディジタルセル
回路７０は、さらに、マルチプレクサ８４の出力をも受
けるマルチプレクサ１０６を含む。シフトレジスタＲ２
の出力は、マルチプレクサ１０６にフィードバックされ
るのと同様にマルチプレクサ］、０８に与えられ、かつ
、１ビツト加算器ＳＡ２に与えられる。１ビツト加算器
ＳＡ２の出力はまたマルチプレクサ１０８に与えられる
。第２のディジタルセル回路７０の出力でもある、マル
チプレクサ１０８の出力は、第２のディジタルセル回路
７２の１ビツト加算器ＳＡ３およびマルチプレクサ１１
８ ０に与えられる。第２のディジタルセル回路７２ではさ
らに、１ビツト加算器ＳＡ３の出力がマルチプレクサ１
１２に与えられ、マルチプレクサ１１０の出力がシフト
レジスタＲ３に与えられる。

シフトレジスタＲ３出力は、マルチプレクサ１１２．１
ビツト加算器ＳＡ３およびマルチプレクサ１１０に与え
られる。第２のディジタルセル回路７２の出力でもある
、マルチプレクサ１１２の出力は、出力回路９２に与え
られる。

特に、マルチプレクサ１１２の出力は、スケーリングさ
れた出力をシフトレジスタＲ４に与えるスケーリング副
回路１１４に与えられる。シフトレジスタＲ４の出力は
、マルチプレクサ９４を経てライン２２を経て入力バス
２４ａに与えられる。

デシメーション−補間回路１８は、デシメートされた入
来ディジタル信号を、ライン２２を経て、ディジタル装
置（第２図には、ディジタル装置２４の入力バス２４ａ
および出力バス２４ｂのみが図示される）の入力バス２
４ａに伝える。

テシメーションー補間回路１８．は、ライン２６９ を経てディジタル装置出力バス２４ｂから出ていくディ
ジタル信号を受け、補間されたディジタル信号を、先に
説明されたようにライン２８を経てアナログ−ディジタ
ル−アナログ回路１４に伝える。アナログ−ディジタル
−アナログ回路１４は、出ていくアナログ信号を、ライ
ン３０を経てアナログ装置（第２図に図示せず）に伝え
る。

アナログ−ディジタル−アナログ回路１４は、第２図に
示されるように、カウンタ４４およびディジタル−アナ
ログ変換回路４６を含む。

デシメーション−補間回路１８は、ライン２０ａおよび
ライン２０ｂを経てアナログ−ディジタル−アナログ回
路１４から入来ディジタル信号を受けると、以下で極め
て詳細に説明される態様で、入来ディジタル信号をデシ
メートする。さらに、デシメーション−補間回路１８は
、ディジタル出力バス２４ｂから出ていくディジタル信
号を受けると、出ていくディジタル信号を補間して補間
されたディジタル信号を生じ、その補間されたディジタ
ル信号を、以下でまた極めて詳細に説明され０ るように、ライン２８を経てアナログ−ディジタル−ア
ナログ回路１４に与える。

ディジタル入力回路６６は、好ましくは、マルチプレク
サ７４、シフトレジスタ７６およびプログラマブルロジ
ックアレイ７８からなる。アナログ−ディジタル−アナ
ログ回路１４がライン２０ａおよびライン２０ｂに入来
ディジタル信号を与えると、デシメーション−補間回路
１８は、アナログ−ディジタル−アナログ回路１４から
の入来ディジタル信号をデシメートするために適切にク
ロック動作される。

このように、アナログ−ディジタル−アナログ回路１４
からの各後続のディジタルパルスは、２点でディジタル
入力回路６６に与えられる。アナログ−ディジタル−ア
ナログ回路１４の現カウント出力はライン２０ａを経て
マルチプレクサ７４に与えられ、シフトレジスタ７６は
、ライン２０ｂに現われるパルス信号のヒストリを受け
かつ記憶する。ディジタル入力回路６６の構造は、第１
次積分器の出力の段階的アップダウン信号特性に１ 特定的に適合されるが、それは、段階アップダウンが各
クロックサイクルに対して予め定められた量のものであ
る、アナログ−ディジタル−アナログ回路１４の好まし
い実施例で用いられる。そのような構造は、ハードウェ
アを節約し、かつ、デシメーション−補間回路を高速度
で動作させるのを節約する。

例示の目的上、第２図に図示されたこの発明の好ましい
実施例は、以下の伝達関数を実現する４段構造の中で実
現される１６のファクタによりデシメーションを果たす
。

１／２５６　（１＋ｚ’）　２　（１＋ｚ−２）　２（
１＋ｚ−’）　２　（１＋ｚ−８）　２＝ＨＤ　（ｚ）
　　　　　　　　　　　　　　（１）たとえば、２．０
４８ＭＨｚのアナログ−ディジタル−アナログ回路１４
によるサンプリング速度に対して、デシメータ（ｄｅ　
ｃ　ｆｍａ　ｔ　ｏ　ｒ）出力は１２８ＫＨｚになるで
あろう。この例示的な例の目的上、アナログ−ディジタ
ル−アナログ回路１４は６ビツトデイジタルーアナログ
変換器２ および第１次型のシグマ−デルタ変調器を用いることが
仮定される。もちろん、この発明は、より大型のディジ
タル−アナログ変換器およびより高次のシグマ−デルタ
変調器に対しても利用され得る。

デシメーション−補間回路１８のアーキテクチュアは、
伝達関数を形成するために第２のディジタルセル回路７
２がデシメーション−補間回路１８のうちの他のすべて
の部分（すなわち、ディジタル入力回路６６、第１のデ
ィジタルセル回路６８および第２のディジタルセル回路
７０）によって先行されるように等式（１）の伝達関数
が区分されることを必要とする。

ＨＤ　　（Ｚ）＝１／２５６　［Ｈ＋　ｏ　　（Ｚ）＊
Ｈ２ｏ　　（ｚ）］　　　　　　　（２）ここで、Ｈ２
Ｃ（Ｚ）は、第２のディジタルセル回路７０および第２
のディジタルセル回路７２において実現される、すなわ
ち、等式（１）の（１＋ｚ−８）　２である。係数１／
２５６はスケーリングファクタである。

３ それゆえに、等式（１）を等式（２）に変換すると、次
の式（３）となる。

Ｈｏ　　（ｚ）＝１／２５６　［（１＋ｚ−１）　２　
（ｌ＋ｚ−２）２　（１＋ｚ−’）２］ （１＋ｚ−８）　２　　　　　（３） 等式（３）の大括弧［］の中の項は、以下を生じるよう
に展開されてもよい。

Ｈｏ　　（ｚ）　＝１／２５６　［１＋２　ｚ−１＋３
　ｚ２＋４ｚ″３＋５２−４＋６２ ５＋７ｚ−６＋８ｚ−７＋７ｚ ８　＋６２−９＋５ｚ−’＋４ｚ ”＋３ｚ−’　２＋２２−　’　”　＋ｚ−１４］　　
　　　　　　　　（４） かつ、 Ｈ２ｏ　（Ｚ）　＝　［１＋２ｚ−”　十ｚ−”　］（
５） 注釈ｚ−１は、ｍ時間期間過去の２の値を示す。

この区分方法により、ＨｌＤ　（ｚ）は、プログラマブ
ルロジックアレイ７８および第１のディジタルセル回路
６８において実現され、Ｈ２Ｃ（ｚ）４ は第２のディジタルセル回路７０および第２のディジタ
ルセル回路７２において実現されるであろう。

等式（４）の時間−領域実現は、次の式（６）である。

ｙｌ（ｎ）　＝ｘ　（ｎ）　＋２ｘ　（ｎ−１）　＋３
ｘ（ｎ−２）＋・・・＋ｘ（ｎ−１４） （６） シグマ−デルタ変調器は１次機構を用いるので、ｄ＋と
じて規定される、連続するカウンタ値開の差は±１だけ
となり得、すなわち、ｘ　（ｎ−１）はｘ　（ｎ）から
ただ±１だけ異なり得るし、Ｘ（ｎ　−２）はｘ（ｎ−
１）からただ±１だけ異なり得、以下同様である。

それゆえに、等式（６）の時間−領域実現は、次の式（
７）として表わされ得る。

ｙ＋　　（ｎ）　＝ｘ　（ｎ）　＋２　［ｘ　（ｎ）　
−ｄ＋　］＋３　　［ｘ　　（ｎ）　　　　ｄ　２　　
　ｄ　３　コ　＋−−−＋　［Ｘ　（ｎ）−ａ、−ａ２ ・・・−ｄ＋　４　］　　　　　（７）５ ここで、ｉ＝１．２、・・・、１４に対してｄ１＝±１
である。

等式（７）を展開すると、次の式（８）を生じる。

）’＋　　　（ｎ）　　＝６４ｘ　　（ｎ）　　　　６
３ｄ＋　　　　６１ｄ２　　５８ｄ３　　５４ｄ４　４
９ｄ ５　　４３ｄｓ　−３６ｄ７−２８ｄ ａ　　　２１ｄｇ　　　１５ｄｉＯ１０ｄ＋＋　　　６
（ｎ２３ｄｔ　３　　ｄ＋４　　　　　　　　　　　　
　（８） 因数ｄ＋は、カウンタ４４の増分または減分を制御もす
るアナログ−ディジタル−アナログ回路１４の連続する
出力Ｄ１を表わす。出力Ｄ１はシフトレジスタ７６に連
続的にシフトされ、かつ、プログラマブルロジックアレ
イ７８へのアドレスとして利用される。アドレスはＤｌ
４　・・・Ｄｌであり、１および０の連続を含み、′１
”はカウントアツプ（ｄ＋　＝±１）を意味し、“０”
はカウントダウン（（１＋＝１）を意味する。

ここでｉ＝ｌ、・・・、１４に対してｄ＋＝十６ １または−１であるｄｌ４、・・・ｄｌ、の可能な組合
わせのすべて（すなわち、２１３通りの組合わせ）を等
式（８）に代入することにより、プログラマブルロジッ
クアレイ７８の内容を決定できるであろう。たとえば、
次のアドレスに対して、アナログ−ディジタル−アナロ
グ回路１４に対する連続する出力はすべて０であり、こ
れはカウンタ４４を減分させる。ｄ、４、・・・ｄ、＝
−１を等式（８）に代入すると、次の式（９）となる。

ｙ＋　　（ｎ）’　＝６４ｘ　（ｎ）＋４４８　　　　
（９）このように、第２図に示された好ましい実施例に
対して、０・・・０、の入力アドレスを持つプログラマ
ブルロジックアレイ７８は、＋４４８の出力値を生じる
であろう。この結果は、ｙ＋　　（ｎ）が、Ｘ（ｎ）、
現在のサンプル（マルチプレクサ７４を経てシフトレジ
スタＲＯに与えられる）の和、プラス先行の１４サンプ
ルす′べての和、であ７ ることを示す。

ディジタル入力回路６６の出力が８で割られることが好
ましい。その結果、プログラマブルロジックアレイ７８
アドレスを保持するシフトレジスタ７６の８クロツクご
とにマルチプレクサ７４を経てシフトレジスタＲＯの中
へのカウンタ４４のロードが続き、６つのゼロが６４と
ｘ　（ｎ）との積（等式（８）の第１項）を生じるため
にアナログ−ディジタル−アナログ回路１４出力の最下
位端に加えられる。等式（８）の残余の項は、プログラ
マブルロジックアレイ７８により計算され、シフトレジ
スタＲＯがロードされるその同じ瞬間にレジスタＲＩＢ
にロードされる。

等式（８）の項はＨ＋ｏ（Ｚ）の値を決定するために、
第１のディジタルセル回路６８の中のビット直列加算器
ＳＡＩを使って加えられる。

Ｈ２Ｃ（Ｚ）の時間−領域実現は、次の式（１％式％ ） （１０） 時間領域において、Ｈ＋ｏ（Ｚ）はＨ２Ｃ（Ｚ）を計算
する際に利用される入力である。このように、実際上、
時間−領域出力７２　　（ｎ）は、総伝達関数ＨＤ　　
（Ｚ）の時間゛−領域結果である。

第２のディジタルセル回路７０．７２は、１６のサンプ
リング速度の全体にわたる減少を与えるために、別の÷
２のデシメーションを生じる。Ｈ２Ｃ（ｚ）の次に連続
する式は、次の式（ｎ）である。

７２　　（ｎ＋１）＝ｙ＋　　（ｎ＋２）＋２ｙ＋　　
（ｎ＋１）＋ｙ＋　　（ｎ）　　　（ｎ） 等式（１０）と等式（ｎ）との比較は、連続するサンプ
ル（すなわち、’　Ｒ２ｏ　　（Ｚ）への入力値）が、
各クロックサイクルが÷２のファクタによってデシメー
ションを生じるように、２けたシフトアップされること
を明らかに説明する。

第１のディジタルセル回路６８、第２のディジタルセル
回路７０および第２のディジタルセル回路７２は、第３
図に示されるようにＨＤ　　（Ｚ）伝達関数を実現する
。

９ 第３図を参照して、マトリックスの列方向の分割は、Ｔ
Ｏ％　ＴＩ　、Ｔ２、・・・と線で描かれ、各期間が継
続期間における８個のクロックパルスである連続する時
間期間を示す。行方向の分割は、デシメーション−補間
回路１８の中の様々なレジスタＲＯ１ＲＩＡ、ＲＩＢ、
Ｒ２、Ｒ３およびＲ４ならびにそれらの関連する直列加
算器ＳＡＩ、ＳＡ２およびＳＡ３を表わす。

したがって、第３図のマトリックスの各ボックスは、特
定の時間期間の間に特定のレジスタおよび特定の直列加
算器によって達成される機能を表わす。

第３図に示されるように、時間期間Ｔ。−Ｔ１の間で、
量６４ｘ（ｎ）がレジスタＲＯにロードされる。また、
第１のディジタルセル回路６８、第２のディジタルセル
回路７０および第２のディジタルセル回路７２はトリガ
され、プログラマブルロジックアレイ７８の出力はレジ
スタＲＩＢにロードされ、レジスタＲＯの内容およびレ
ジスタＲＩＢの内容が加えられて量ｙ＋　　（ｎ）を生
じる。

０ さらに、時間期間Ｔ。−Ｔ１の間で、適切なタイミング
で与えられたスケーリング機能を利用しながら、量ｙ＋
　　（ｎ）は、１ビツト加算器ＳＡ２によりレジスタＲ
２の内容とともに加えられ、量ｙ（ｎ）＋２ｙ＋　　（
ｎ−１）を生じる。さらに時間期間Ｔ。−Ｔ、の間で、
量ｙ＋　　（ｎ）　＋２ｙ＋（ｎ−１）は第２のディジ
タルセル回路７２にシフトされ、かつ、１ビツト加算器
ＳＡ３を利用してレジスタＲ３にそのとき存在する内容
と組合わされ、結果ｙ＋　　（ｎ）　＋２ｙ＋　　（ｎ
−１）＋ｙ＋（ｎ−２）を生じる。量ｙ＋　　（ｎ、）
がレジスタＲ２に残る。最終的に、期間Ｔ。−Ｔ、では
、量ｙ＋　（ｎ）　＋２３’＋　（ｎ−１）　＋ｙ＋　
（ｎ−２）が出力回路９２のレジスタＲ４に、スケール
化されたフォーマットでシフトされる、すなわち、÷２
５６゜ 第２の８個のクロックパルス期間’ｒ、　　’ｒ２の間
で、量６４ｘ（ｎ）は再びレジスタＲＯにロードされ、
第１のディジタルセル回路６８はトリガされ、その出力
がレジスタＲ２にロードされ、し１ ジスタＲ２の内容がレジスタＲ３にロードされる。

プログラマブルロジックアレイ７８内容はレジスタＲＩ
Ｂにロードされ、量’Ｙ＋　　（ｎ＋１）は、直列ビッ
ト加算器ＳＡＩにより、レジスタＲＯの内容とレジスタ
ＲＩＢの内容とを組合わせて計算される。このように、
レジスタＲ２は今ｙ、（ｎ＋１）を含み、レジスタＲ３
は今ｙ、（ｎ）を含む。

第３の８個のクロックパルス期間Ｔ２−Ｔ３の間で、第
１のディジタルセル回路６８、第２のディジタルセル回
路７０および第２のディジタルセル回路７２はトリガさ
れ、プログラマブルロジックアレイ７８の出力は量ｙ＋
　　（ｎ’＋２）を生じるために、同時にレジスタＲＯ
にロードされた６４ｘ　（ｎ）情報と組合わされる。直
列加算器ＳＡ２は量Ｖ＋　　（ｎ＋２）＋’２Ｖ＋　　
（ｎ＋１）を計算し、レジスタＲ２は量ｙ、（ｎ＋２）
を記憶装置に保持する。直列加算器ＳＡ３は量ｙ＋　　
（ｎ＋２）＋２ｙ＋　　（ｎ＋１）＋ｙ＋　　（ｎ）を
計算する。直列加算器ＳＡ３の出力は、その後レジスタ
Ｒ４にロードされ、時間期間Ｔ、−Ｔ、の間にレジスタ
Ｒ２ ４に先行してロードされた出力は、ライン２２を経て入
力バス２４ａに伝達される。

このように、時間期間Ｔｏ−Ｔ、の間で、等式（１０）
の形式をとったＨ２Ｃ（ｚ）の第１の値は、レジスタＲ
４にロードされたが、それはすなわちｙ＋　　（ｎ）＋
２ｙ＋　　（ｎ−１）　十？　　（ｎ２）であった。時
間期間Ｔ２−Ｔ３の間では、等式（ｎ）の形式をとった
Ｈ２Ｃ（Ｚ）の次に連続する式、すなわちｙ＋　　（ｎ
＋２）＋２ｙ＋　　（ｎ＋１）＋ｙ＋　　（ｎ）がレジ
スタＲ４にロードされ、Ｈ２Ｃ（Ｚ）の第１の値は出力
回路９２のマルチプレクサ９４を介してライン２２を経
て入力バス２４ａにクロック動作される。

デシメーション−補間回路１８はまた、出力バス２４ｂ
から受けられるディジタル信号を補間するために、適切
なりロッキング制御によっても構成できる。補間は、好
ましくは、次の形式の伝達関数を有する４段構造を利用
して行なわれる。

１／２５６　（１＋ｚ−１）　２　（１＋ｚ−２）　２
（１＋ｚ−’　）　２　（１＋ｚ−８）　２＝Ｈ１（ｚ
）３ （１２） 等式（１２）は、等式（１２）の各項に対して、次の式
（１３）である、Ｈ＋＋（Ｚ）の形式の４つの縦続接続
されたブロックとして認識され得る。

Ｈ＋　　（Ｚ）＝　［Ｈ＋’＋　　（ｚ）＊Ｈ２１（Ｚ
）＊Ｈ３＋　　（ｚ）＊Ｈ４、（ｚ）］ ここで、 Ｈ＋　、（ｚ）　＝１／４　（ｉ＋２　ｚ−１＋ｚ−２
）Ｈ２ｒ　　（Ｚ）＝１／４　（１＋２　ｚ−２＋ｚ−
’　）以下同様　　　　　　　　　　　　　（１３）た
とえば、マルチプレクサ７４の入力において１６　Ｋ　
Ｈｚのサンプリング速度で、補間されたディジタル信号
の出力周波数は２５６ＫＨｚである（すなわち、ｘ　１
６）。

等式（１３）の伝達関数を使って、２のファクタにより
補間すると、出力が入力速度の２倍になるように、連続
するサンプル間の時間−領域実現にゼロが挿入される。

この補間の時間−領域実現は、次の式（１４）により表
わされる。

４ Ｖ＋　　（ｎ）　　−１／４　　［ｘ　　（ｎ）　　＋
２ｘ　　（ｎ、−：１．）十ｘ　（ｎ−２）］　　　　
　（Ｉ１）ここで、サンプルｘ　（ｎ−２）　、ｘ　（
ｎ−１）、ｘ　（ｎ）が次の（１５）になるように、１
つ置きのサンプルはゼロである。

ｘ　（ｎ−２）　、　０．　ｘ　（ｎ−１）、帆ｘ　（
ｎ）０、　ｘ　（ｎ＋１）　　　　　　　　　　（１５
）４段補間器は、それゆえに、 として実現される。

このように、例示として、第１の（ｉｔ　）段で、Ｉｔ
ｏ（ｎｌ）は ｒｌｏ　　（ｎ−１）　＝１／２．［ｘ　（ｎ−１）　
＋Ｏ＋ｘ　（ｎ−２）　　　　　（１６） に等しく、また、 ｈ　＋　　（ｎ−１）　−４／２　［：Ｏ＋２ｘ　（ｎ
−１）＋０］　　　　　　　（１７） スケーリングファクタは挿入されたゼロを補う５ ために、２分の１に合わせられている。

補間ファクタ実現機能はこれ以降、明瞭さのために、Ｉ
ａｂｂｂｂ、、、　　（ｎ）の形式で示され、ここで、
　ａ”は関係のある補間器段を示しくａ；１．２．３．
４）、“ｂｂｂｂ・・・”は連続する補間ファクタを示
す。

このように、先に説明されたゼロ挿入動作を通じて、各
補間器段（１＋、Ｉ２、Ｉ３、Ｉ４）は、各入力に対し
て２つの時間−領域実現を発生する。

補間器段Ｉ４は、それゆえに、１６の時間−領域補間フ
ァクタを発生するであろう。

たとえば、補間器段■１は、 １”　（ｎ）　＝１／２　［ｘ　（ｎ）　十ｘ　（ｎ−
１）　］（千８） および Ｉ＋　＋　　（ｎ）＝１／２　［２ｘ　（ｎ）］　　　
（Ｉ１）を発生するであろう。

このように、たとえば、サンプルｘ　（ｎ）が到達する
補間器の１つの段に対して、ブロック■１は、ｘ　（ｎ
＋１）がその２つの出力が等式（１８）および等式（１
９）の形式であるところに到達する前に、２度出力する
。

全体の補開鎖はその後、次に示されるように、１つの入
力サンプルｘ　（ｎ）に対して１６の出力サンプルを生
じるように、発生され得る。

−（ｎ）　　　　−０（ｎ）　　　−８゜（ｎ）　　　
−０゜。。（ｎ）１旬。。１（ｎ） 工よ。。、　（ｎ）　　　工４゜（ｎ０（”）工４ＣＩ
ＯＴｌ（ｎ） 工２０１　（”）　　　ｌ３０１０　（”）　　　工４
０１００（ｎ）工４（）ｌｏｔ（”） 工３０１１　（ｎ）　　　ｘ４０＋１０　（”）工。＋
１１　（ｎ） 和（ｎ）　　　　工２．。（ｎ）　　　工３１００（ｎ
）　　　弘。。ｏ（ｎ）工４＋ｏｏ＋　（ｎ） 工３１０１（ｎ）　　　戸０１０（ｎ）Ｉ４１０１１（
ｎ） 工２＋１　（ｎ）　　　工３ＮＯ（ｎ）　　　”４１＋
００（ｎ）エキ１１０＋　（ｎ） 工３１１１（ｎ）　　　耳１３．。（ｎ）工、、　＜ｎ
）　　にＸ（ｎ） −８（ｎ）−号（工、。（ｎ）十和（ｎ−１）＞７ 弘。、（ｎ） ＝４（−３（ｎ）　＋Ｉ２１．　（ｎ−１）　）旬、１
（ｎ） ＝Ｉ２゜、（ｎ） １旬。。。（ｎ＞ ＝号（工３゜ｏｏ（ｎ） エラ＋＋＋　（ｎ−１）　） 工４（）１００（ｎ） ＝　’／、（Ｉ、。。、（ｎ）十工３゜１ｏ（ｎ））工
４ｏ１１１（ｎ） ＝Ｉ３゜、、　（ｎ） ８ 工Ａ１＋００（ｎ）　＝’７−（”３＋。１（ｎ）＋Ｔ
−１）ｉＩＯ（ｎ））デシメーション−補間回路１８は
、第４図に示されるように補間を行なう。サンプルｘ　
（ｎ）の到達の前に、先行するサンプルｘ（ｎ−１）が
、シフトレジスタＲＩＡ、ＲＩＢ、、Ｒ２およびＲ３に
ある。この状態は、計算の方法の結果として直接生じ、
１つの入力サンプルｘ　（ｎ）からの１６の出力の発生
に続いて、サンプルｘ　（ｎ）はシフトレジスタＲＩＡ
ＸＲＩＢ、Ｒ２およびＲ３に保持されるであろう。

検査により確かめられるように、ｌｌ０（ｎ）を計算す
るためにＩ＋　１　（ｎ−１）＝ｘ　（ｎ−１）が必要
とされるので、この状態は、デシメーション−補間回路
１８の構造を簡単にする。同様に、ｌ２ｏｏ（ｎ）は、
計算のためにＩＩＩ（ｎｌ）を必要とし、かつ、ｌ３ｏ
ｏｏ（ｎ）は、Ｉ２＋１　　（ｎ　　１）、すなわち、
ＩＩＩ　　（ｎ　　１）９ を必要とし、かつ、Ｉ４０００（ｎ）は、ｌ３１１１（
ｎｌ）、すなわち、Ｉ２＋　＋　　（ｎ−１−）、すな
わち、ＩＩＩ　　（ｎ　　１）を必要とする。

第４図を参照して、マトリックスの列方向の分割は、マ
トリックスの頂部で、時間期間１−１６および、次のサ
イクルの第１のクロックパルスを示す１に線で描かれる
。各期間は、継続期間における１個のクロックパルスで
ある。行方向の分割は、デシメーション−補間回路１８
の中の、関連する直列加算器ＳＡＩ、ＳＡ２およびＳＡ
３を伴なう様々なレジスタＲＯ，ＲＩＡ、ＲＩＢ、Ｒ２
、Ｒ３およびＲ４を表わす。

したがって、第４図のマトリックスの各ボックスは、特
定の時間期間の間に特定のレジスタおよび特定の直列加
算器により達成される機能を表わす。

第４図を参照して、期間１の間で、サンプルＸ（ｎ）が
、ライン２６およびマルチプレクサ７４を経て出力バス
２４ｂからレジスタＲＯにロードされ、レジスタＲＩＡ
の内容（サンプルｘ　（ｎ　−０ １））およびレジスタＲＯの内容（サンプルＸ（ｎ））
が直列加算器ＳＡＩに加えられ、Ｉ　１０であるその合
計の結果がレジスタＲＯにシフトされる。ＩＩＩである
ｘ　（ｎ）は逆戻りしてレジスタＲＩＡに書込まれる。

このように、この時点で、補間ファクタＩＩＩ（ｎ）で
もあるサンプルｘ　（ｎ）は、レジスタＲＩＡにある。

補間ファクタ（Ｉ１０　（ｎ）、Ｉ２゜。（ｎ）のよう
なものなど）のあるものを計算するために必要とされる
“２分の１”ファクタは、クロッキング制御により与え
られる。つまり、“２分の１”ファクタが補間ファクタ
計算のために必要とされると、その計算の要素は要求に
応じて組合わされ、かつ、レジスタに記憶される。それ
からその要素は、それぞれの補間ファクタの計算の完了
の前に、１桁右ヘシフトされる（すなわち、÷２）。こ
のような態様で、最下位加算器出力ビットは失われ、第
２の下位出力ビットが最下位出力ビットとなる、すなわ
ち÷２、になる。

第４図についての対称があるが、それは、加算１ 器ＳＡＩの動作にまで及ばない。加算器ＳＡＩにより行
なわれるべき次に要求される計算が、期間２において現
われることを保証するための、計算のパイプライン化が
ある。これは結果として、第１の補間ファクタ（Ｉ４０
０００）が期間２の間で実際にレジスタＲ４にシフトさ
れることをもたらす。もし加算器ＳＡ１が、期間１の間
でＩ４０ｏｏｏを生じるために必要な計算を行なうため
に期間１の間で用いられるとすれば、加算器ＳＡＩは、
１０ＭＨｚより大きい周波数で操作することが必要とな
ろう。

パイプライン化計算により、第４図に示されるように、
加算器ＳＡＩにより行なわれる計算を必要としない、先
行するサイクルにとって最後の補間ファクタ（Ｉ４　＋
　＋　１　＋　　（ｎ−１）　）は、期間１の間にレジ
スタＲ４にシフトされる。

このように、加算器ＳＡＩは、加算器ＳＡ２および加算
器ＳＡ３と同じ速度で動作され、好ましくは、おおよそ
３．９μ秒の補間器出力期間を生じるであろう。

２ 引続き第４図で、時間期間２の間で、レジスタＲＩＢ内
容（Ｉ＋＋　　（ｎ−１））は、適切にスケーリングさ
れたレジスタＲＯの内容（Ｉ　１０　）とともに加えら
れ、補間ファクタＩ２００を計算し、かつ、ｌ２ｏｏは
レジスタＲ２にシフトされる。

さらに時間期間２の間で、レジスタＲ２の内容（Ｉ２＋
　１　（ｎ−１）＝１１１　（ｎ−１））は加算器ＳＡ
２によってＩ２００と組合わされてｌ３ｏｏｏを生じ、
その結果はレジスタＲ３にシフトされる。加算器ＳＡ３
は、ｌ３ｏｏｏとレジスタＲ３の内容（先行する計算サ
イクル以来レジスタＲ３にある、Ｉ３　＋　＋　＋　　
（ｎ−１）＝Ｉ＋　１　（ｎ−１））とを組合わせてＩ
４００００を計算し、Ｉ４００００は期間２の間にレジ
スタＲ４にシフトされる。

期間２の間で、１１ｏ／Ｉ２ｏ、はレジスタＲＩＢに再
び書込まれ、Ｉ２００／ｌ３００１はレジスタＲ２に再
び書込まれ、かつ、■３ｏ　ｏ　ｏ　／　１４０００１
　はレジスタＲ３の再び書込まれる。

第４図の時間期間３の間で、レジスタＲＩＡは３ サンプルｘ　（ｎ）（Ｉ＋　＋　も）を記憶し続け、レ
ジスタＲＩＢはＩＩＯ／１２０＋を記憶しており、レジ
スタＲ２はＩ２゜。／　Ｉ　３　ｏ　ｏ　１を記憶して
おり、レジスタＲ３はＩ４０００１　　（それはまた１
３　Ｑ　Ｑ　Ｑでもある）をレジスタＲ４に書込み、か
つ％　Ｉ　３００　Ｇ　／　Ｉ　４０００１　はレジス
タＲ３に再び書込まれる。

第４図の時間期間４の間で、レジスタＲＩＡはＩＩ＋を
記憶装置に保持し続ける。加算器ＳＡ３は、レジスタＲ
２からのｌ３００１　と、レジスタＲ３からのＩ３００
０とを組合わせ、前に説明されたような右シフトによる
適切なスケーリングで、ｔ４ｏｏ＋ｏを計算する。工３
゜。＋　／　Ｉ　４００１１はレジスタＲ３に再び書込
まれ、ｌ２ＤＤはレジスタＲ２に再び書込まれる。

第４図の時間期間５の間で、レジスタＲＩＡはＩＩ＋を
記憶し続け、レジスタＲ３はＩ３００１／　Ｉ　４　ｏ
　ｏ　Ｉ　＋をレジスタＲ４にシフトし、ｌ３００１　
はレジスタＲ３に再び書込まれる。

第４図に示される６番目の時間期間の間で、補４ 間ファクタＩ、。／　Ｉ　２　ｏ　Ｉは、ファクタ１．
ｏがＩ２１Ｇの次の計算（後に、時間期間１０において
）に利用できるように、シフトレジスタＲＯにシフトさ
れる。さらに、時間期間６で、レジスタＲ２のそのとき
の内容（ｌ２ｏｏ）は、加算器ＳＡ２によって、第１の
ディジタルセル回路６８の出力（シフトレジスタＲＩＢ
からクロック動作されたＩ２０１）と組合わされて１３
０１０を生じる。ｌ３０１０は、直列加算器ＳＡ３によ
って、レジスタＲ３のそのときの内容（Ｉ３ｏｏ＋／Ｉ
４０ｏ１．）と組合わされてＩ４０１００を生じる。ｌ
３０１１／Ｉ２０１　はレジスタＲ２に再び書込まれ、
Ｉ３０１０／Ｉ４０１０１　はレジスタＲ３に再び書込
まれる。

時間期間７の間で、Ｉ４０１０１　はレジスタＲ３から
レジスタＲ４に書込まれ、かつ、レジスタＲ３にも再び
書込まれる。

時間期間８において、直列加算器ＳＡ３は、レジスタＲ
２からのｌ３ｍ１＋　と、レジスタＲ３のそのときある
内容（Ｉ３゜１゜）とを組合わせて５ Ｉ４０１１０を生じる。期間８の間ではまた、Ｉ２０＋
／Ｉ３゜１．がレジスタＲ２に再び書込まれ、１３ｏ＋
　＋／１４０１１１がレジスタＲ３に再び書込まれ、Ｉ
４ｏ、１ｏがレジスタＲ４に再び書込まれる。

時間期間９において、Ｉ４゜４７．は、レジスタＲ４に
書込まれ、かつ、後の利用のためにレジスタＲ３に再び
書込まれる。

時間期間１０において、時間期間６の間にレジスタＲＯ
に書込まれたレジスタＲＯの内容（Ｉ　１ｏ　）は、加
算器ＳＡＩによって、レジスタＲＩＡの内容（Ｊ＋　１
　）と組合わされて工。、０を生じるが、Ｉ２１０は、
順に、加算器ＳＡ２によって、レジスタＲ２のそのとき
の内容（１２ｏ　ｔ　）と組合わされてｌ３１００を生
じる。ＩＩ＋はレジスタＲＩＡに再び書込まれる。ｌ３
１０Ｇは、加算器ＳＡ３によって、レジスタＲ３のその
ときの内容（Ｉ３　ｏ　＋　）と組合わされてＩ４１０
００を生じ、■４．。。。はレジスタＲ４に書込まれる
。また期間１０の間で、Ｉ　３１００　／　Ｉ　４１０
０１　はし６ ジスタＲ３に再び書込まれ、Ｉ２＋ｏ／Ｉ３＋。

１は、レジスタＲ２に再び書込まれる。

期間１１の間で、Ｉ１１はレジスタＲＩＡからレジスタ
ＲＯに書込まれ、かつ、レジスタＲＩＡにも再び書込ま
れる。また期間１１の間で、Ｉ４、。ｏｌはレジスタＲ
４に書込まれ、ｌ３１ｏ。

／■４１ｏｏ１はレジスタＲ３に再び書込まれる。

時間期間１２において、レジスタＲＯの内容（Ｉ＋　＋
　）は、次の通過の間でのさらなる利用のために、レジ
スタＲＩＢに書込まれる。加算器ＳＡ３は、１３１０１
　と、レジスタＲ３のそのときの内容（■３＋ｏｏ）と
を組合わせてＬｏｏｔｏを生じる。また期間１２の間で
、Ｉ２１ｏ／ｌ３１ｏ１はレジスタＲ２に再び書込まれ
、■３□０１／Ｉ４１０１１　はレジスタＲ３に再び書
込まれ、Ｉ４１　。、０はレジスタＲ４に書込まれる。

期間１３の間で、Ｉ４１０１１　はレジスタＲ４に書込
まれ）かつ・　Ｉ３１０１／Ｉ４１０１１　はレジスタ
Ｒ３に再び書込まれる。

期間１４の間で、加算器ＳＡ２は、レジスタＲ７ １ＡからＩ＋＋／Ｉ２＋＋　を受け、かつ、Ｉ２＋、と
、レジスタＲ２のそのときの内容（Ｉ２＋ｏ）とを組合
わせてｌ３１１０を生じる。加算器ＳＡ３は、レジスタ
Ｒ２から１３１１０を受け、かつ、ｌ３１１０と、レジ
スタＲ３のそのときある内容（ｌ３１ｏ１）とを組合わ
せてＩ４１１００を生じ、Ｉ４４．。。をレジスタＲ４
に書込む。また期間１４の間で、ＩＩ＋はレジスタＲＩ
Ａに再び書込まれ、Ｉ２＋１／ｌ３１１１　はレジスタ
Ｒ２に再び書込まれ、Ｌ３＋　＋　ｏ／Ｉ４＋　＋　ｏ
ｌはレジスタＲ３に再び書込まれる。

時間期間１５の間で、１４１１ＱｌはレジスタＲ４に書
込まれ、かつ、Ｉ３　＋　Ｉ　Ｑ／Ｉ４１１０１はレジ
スタＲ３に再び書込まれる。

期間１６の間で、加算器ＳＡ３はレジスタＲ２からＩ２
１＋／Ｉ３＋１１　を受け・かつ１　Ｉ２１、／工。、
１１と、レジスタＲ３のそのときの内容（１３＋＋。）
とを組合わせてＩ４１１１０を生じ、Ｉ４１１１０をレ
ジスタＲ４に書込む。また期間１６の間で、Ｉ２１＋／
Ｉ３＋１１はレジ８ スタＲ２に再び書込まれ、ｌ３１１１／Ｉ４１１１、は
レジスタＲ３に再び書込まれる。

次の（ｘ　（、ｎ＋１））サイクルの時間期間１の間で
、Ｉ４＋１１１　はレジスタＲ４に書込まれ、Ｉ３１１
１／Ｉ４１１１１　はレジスタＲ３に再び書込まれる。

同時に、レジスタＲＯは、補間のために、次のサンプル
ｘ　（ｎ＋１）を受ける。

したがって、レジスタＲＩＡ、ＲＩＢ、Ｒ２およびＲ３
のすべては、今、サンプルｘ　（ｎ＋１）が次のサイク
ルで補間される、次の通過の間での計算に利用できるｘ
　（ｎ）を含む。

さらに、１６の補間サンプルが、１つの元のサンプルｘ
　（ｎ）から発生し、かつ、レジスタＲ４にわたされ、
そこからそれらは、先に説明されたような出ていくアナ
ログ信号への変換のために、マルチプレクサ９４を介し
てライン２８を経てアナログ−ディジタル−アナログ回
路１４ヘクロツク動作されてもよい。

第５図を参照して、この発明の好ましい実施例のモジュ
ラ設計を示す概略ブロック図が表わされ９ る。第５図において、アナログ装置１２は、入来アナロ
グ信号をライン１６を経てアナログ−ディジタル−アナ
ログ回路１４に送る。アナログ−ディジタル−アナログ
回路１４は、入来ディジタル信号を、ライン２０を経て
デシメーション−補間回路１８へ通す。

デシメーション−補間回路１８は、デシメータ補間器モ
ジュール１９からなる。付加的なデシメータ−補間器モ
ジュールが、所望に応じてさらなるデシメーションまた
は補間を行なうために加えられてもよく、そのような付
加的な任意のデシメータ−補間器モジュールが、第５図
に、デシメータ−補間器モジュール１９ａを表わす点線
表現によって表わされる。デシメータ−補間器モジュー
ル１９は、ディジタル入力回路６６、第１のディジタル
セル回路６８および第２のディジタルセル回路７０．７
２．７３からなる。第２のディジタルセル回路７２およ
び７３で示されるように、所望に応じてより大きい程度
のデシメーションまたは補間を行なうために、所与のデ
シメータ−補０ 聞難モジュール１９の中の第２のディジタルセル回路が
加えられてもよい。付加的なデシメータ補間器モジュー
ル１９ａは、必然的に、第２のディジタルセル回路７０
ａおよび７２ａを含むであろうが、第２のディジタルセ
ル回路７０ａ、７２ａの数は、様々なデシメータ−補間
器モジュール１９．１９ａの間で同一である必要はない
。

デシメータ−補間器モジュール１９中の第２のディジタ
ルセル回路７３の最後のものは、次のデシメータ−補間
器モジュール１９ａの第２のディジタルセル回路７０ａ
に入力を与える。

最後のデシメータ−補間器モジュール１９ａの最後の第
２のディジタルセル回路７２ａは、出力回路９２に出力
を与え、そこから、デシメートされた入来ディジタル信
号はライン２２を経てディジタル装置２４に通され、補
間されたディジタル信号はライン２８を経てアナログ−
ディジタル−アナログ回路１４に通される。

所与の詳細な図面および特定の例はこの発明の好ましい
実施例を説明するが、それらはただ例示１ の目的のためであり、この発明の装置は、開示された正
確な詳細および条件に限られるのではなく、前掲の特許
請求の範囲により規定されるこの発明の精神から逸脱す
ることなく、様々な変更がなされてもよいということが
、理解されるべきである。

【図面の簡単な説明】

第１図は、この発明が好ましく用いられる環境の概略シ
ステムブロック図である。 第２図は、この発明の好ましい実施例の電気的概略図で
ある。 第３図は、デシメーション伝達関数の実現のためのこの
発明のデシメーション−補間回路の時空領域マトリック
ス表現である。 第４図は、補間伝達関数の実現のためのこの発明のデシ
メーション−補間回路を表わす時空領域マトリックス表
現である。 第５図は、この発明の好ましい実施例のモジュラ設計を
図示する概略ブロック図である。 図において、１２はアナログ装置、１４はアナログ−デ
ィジタル−アナログ回路、１８はデシン２ −ションー補間回路、２４はディジタル装置、６６はデ
ィジタル入力回路、６８は第１のディジタルセル回路、
７０．７２および７３は第２のディジタルセル回路、９
２は出力回路、１９はデシメータ−補間器モジュールで
ある。

Claims (1)

1. 【特許請求の範囲】 （１）アナログ装置とディジタル装置との間の通信を行
   なうために、アナログ−ディジタル−アナログ変換装置
   とともに使用するのに適応できる装置であって、前記ア
   ナログ−ディジタル−アナログ変換装置は、前記アナロ
   グ装置および当該適応できる装置に作動的に接続され、
   かつ、前記アナログ装置から受けられる入来アナログ信
   号を、前記入来アナログ信号を表わす入来ディジタル信
   号に変換し、前記アナログ−ディジタル−アナログ変換
   装置はまた、その適応できる装置から受けられる補間さ
   れたディジタル信号を、前記補間されたディジタル信号
   を表わす出ていくアナログ信号に変換し、かつ、前記ア
   ナログ装置に与え、その適応できる装置は、 前記アナログ−ディジタル−アナログ変換装置により与
   えられる入来ディジタル信号をデシメート（ｄｅｃｉｍ
   ａｔｅ）し、かつ、前記入来ディジタル信号を表わすデ
   シメートされた入来ディジタル信号を前記ディジタル装
   置に与えるためと、前記ディジタル装置から受けられる
   出ていくディジタル信号を補間し、かつ、補間されたデ
   ィジタル信号を前記アナログ−ディジタル−アナログ変
   換装置に与えるための、デシメータ（ｄｅｃｉｍａｔｏ
   ｒ）−補間器手段を含み、 前記デシメータ−補間器手段は、第１のデシメータ−補
   間器モジュールおよびディジタル出力を与えるための出
   力手段を含み、前記第１のデシメータ−補間器モジュー
   ルは、ディジタル入力回路、第１のディジタルセル回路
   および少なくとも１個の第２のディジタルセル回路を含
   み、 前記少なくとも１個の第２のディジタルセル回路は直列
   に配列され、それによって、前記少なくとも１個の第２
   のディジタルセル回路の第１のものの後ろに続く各前記
   少なくとも１個の第２のディジタルセル回路が、それぞ
   れの入力として、前記少なくとも１個の第２のディジタ
   ルセル回路の最も近い先行するものの出力を受け、 前記ディジタル入力回路は、選択的に、前記アナログ−
   ディジタル−アナログ変換装置から前記入来ディジタル
   信号を受け、かつ、前記第１のディジタルセル回路への
   入来するクロック動作された入力を生じるか、または、
   前記ディジタル装置から前記出ていくディジタル信号を
   受け、かつ、前記第１のディジタルセル回路への出てい
   くクロック動作された入力を生じ、 前記第１のディジタルセル回路は、選択的に、前記入来
   するクロック動作されたディジタル信号の受信に応答し
   て、前記少なくとも１個の第２のディジタルセル回路へ
   の第１の反復デシメートされたディジタル信号を生じる
   か、または、前記出ていくクロック動作された入力の受
   信に応答して、前記少なくとも１個の第２のディジタル
   セル回路への第１の反復補間されたディジタル信号を生
   じ、前記少なくとも１個の第２のディジタルセル回路の
   第１のものは、選択的に、前記第１の反復デシメートさ
   れたディジタル信号の受信に応答して第２の反復デシメ
   ートされたディジタル信号を生じるか、または、前記第
   １の反復補間されたディジタル信号の受信に応答して第
   ２の反復補間されたディジタル信号を生じ、前記少なく
   とも１個の第２のディジタルセル回路の各後続のものは
   、選択的に、第ｎの反復デシメートされたディジタル信
   号の受信に応答して第（ｎ＋１）の反復デシメートされ
   たディジタル信号を生じるか、または、第ｎの反復補間
   されたディジタル信号の受信に応答して第（ｎ＋１）の
   反復補間されたディジタル信号を生じ、 前記少なくとも１個の第２のディジタルセル回路の最後
   のものの結果は、前記第１のデシメータ−補間器モジュ
   ールの出力であり、 前記少なくとも１個の第２のディジタルセル回路の最後
   のものは、それぞれの出力を前記出力手段に与えるよう
   に接続され、 前記出力手段は、選択的に、前記補間されたディジタル
   信号を前記アナログ−ディジタル−アナログ変換装置に
   与えるか、または、前記デシメートされた入来ディジタ
   ル信号を前記ディジタル装置に与える、装置。 （２）前記ディジタル入力回路は、前記入来するクロッ
   ク動作された入力を生じるために、シフトレジスタ／プ
   ログラマブルロジック手段を含む、請求項１に記載の、
   アナログ装置とディジタル装置との間の通信を行なうた
   めに、アナログ−ディジタル−アナログ変換装置ととも
   に使用するのに適応できる装置。 （３）前記デシメータ−補間器手段は、少なくとも１個
   の第２のデシメータ−補間器モジュールをさらに含み、 各前記少なくとも１個の第２のデシメータモジュールは
   、少なくとも１個の２次のディジタルセル回路を含み、 前記少なくとも１個の第２のデシメータ−補間器モジュ
   ールは直列に配列され、それによって、前記少なくとも
   １個の第２のデシメータ−補間器モジュールの第１のも
   のが、その入力として前記第１のデシメータ−補間器モ
   ジュールの前記出力を受け、かつ、前記少なくとも１個
   の第２のデシメータ−補間器モジュールの前記第１のも
   のの後ろに続く、各前記少なくとも１個の第２のデシメ
   ータ−補間器モジュールが、それぞれの入力として、前
   記少なくとも１個の第２のデシメータ−補間器モジュー
   ルの最も近い先行するものの出力を受け、 前記少なくとも１個の第２のデシメータ−補間器モジュ
   ールの最後のものの結果が前記出力手段に接続される、
   請求項１に記載の、アナログ装置とディジタル装置との
   間の通信を行なうために、アナログ−ディジタル−アナ
   ログ変換装置とともに使用するのに適応できる装置。 （４）前記ディジタル入力回路は、前記入来するクロッ
   ク動作された入力を生じるために、シフトレジスタ／プ
   ログラマブルロジック手段を含む、請求項３に記載の、
   アナログ装置とディジタル装置との間の通信を行なうた
   めに、アナログ−ディジタル−アナログ変換装置ととも
   に使用するのに適応できる装置。 （５）前記少なくとも１個の２次のディジタルセル回路
   は、実質的に、前記少なくとも１個の第２のディジタル
   セル回路と同じである、請求項３に記載の、アナログ装
   置とディジタル装置との間の通信を行なうために、アナ
   ログ−ディジタル−アナログ変換装置とともに使用する
   のに適応できる装置。 （６）前記少なくとも１個の第２のディジタルセル回路
   は、２個の第２のディジタルセル回路である、請求項１
   に記載の、アナログ装置とディジタル装置との間の通信
   を行なうために、アナログ−ディジタル−アナログ変換
   装置とともに使用するのに適応できる装置。（７）アナ
   ログ装置とディジタル装置との間の通信を行なうために
   アナログ−ディジタル−アナログ変換装置とともに使用
   するのに適応できる装置であって、その適応できる装置
   は、 前記入来ディジタル信号をデシメートし、かつ、デシメ
   ートされた入来ディジタル信号を前記ディジタル装置に
   与えるためと、前記ディジタル装置から受けられる出て
   いくディジタル信号を補間し、かつ、前記補間された出
   ていくディジタル信号を前記アナログ−ディジタル−ア
   ナログ変換装置に与えるための、ディジタル信号処理手
   段を含み、前記ディジタル信号処理手段は複数個のモジ
   ュールを含み、前記複数個のモジュールは、前記複数個
   のモジュールの特定されたセットが特定された数の前記
   デシメーションの反復および特定された数の前記補間の
   反復を行なうように構成され、前記モジュールの特定さ
   れたセットのうちあるものは、前記デシメーションおよ
   び前記補間の両方に関係する、装置。 （８）前記複数個のモジュールの付加的なモジュールが
   、選択的に、前記デシメーションの前記反復を増加する
   ためか、または、前記補間の前記反復を増加するために
   、前記特定されたセットに加えられてもよい、請求項７
   に記載の、アナログ装置とディジタル装置との間の通信
   を行なうためにアナログ−ディジタル−アナログ変換装
   置とともに使用するのに適応できる装置。 （９）前記付加的なモジュールの付加が前記デシメーシ
   ョンの前記反復および前記補間の前記反復の両方を増加
   する可能性のある、請求項８に記載の、アナログ装置と
   ディジタル装置との間の通信を行なうために、アナログ
   −ディジタル−アナログ変換装置とともに使用するのに
   適応できる装置。