JPH0321114A - 半導体素子の駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １］産業」二の利用分野］ 本発明は、パワー半導体装置に係り、特に、制御回路と
高耐電圧大電流の出力段素子を集積化したパワーＩＣに
用いて好適なレベルシフト回路と半導体素子の駆動方法
に関する。

［従来の技術］ パワー半導体装置に関する従来技術として、例えば、Ｐ
ＣＩＭ　　’８８　　ｐｐ３２−４０に、Ａ　ＨＴＧＨ
　ＰＥＲＦＯＲＭＡＮＣＥ　ＭＯＮＯＬＩＴＨＩＣ　Ｄ
ＭＯＳ　ＢＲＩＤＧＨＦＯＲ　ＭＯＴＯＲ　ＤＲＩＶＥ
として記載された技術、実公昭？　２　　１　６　７　
４　２　８　８・公報等に記載された技術尋が知られて
いる。

従来技術によるパワー半導体装置の−例として、パワー
半導体素子をブリッジ接続したインバータ回路が挙げら
れるが、この種半導体装置は、ゴ１側パワー半導体素子
の出力端子の電圧を基準電位どする駆動信号を正側パワ
ー半導体素子に伝達するためのレベルシフト回路が必要
である。このようなインバータ回路において、レベルシ
フト回路は、正側パワー半導体１ｊｒ■の入力端子と負
側パワー半導体素子の出力端子とに印加される主電源の
電圧に等しい電圧差の間で信号伝達を行わなければなら
ないものである。

近年、この種パワー半導体回路は、それまでのディスク
リート回路とは異なり、出力段のパワー半導体素子と制
御回路とを１つの半導体基板内に集積化したパワーＩＣ
として開発されているが、このようなパワーＩＣにおい
ては、高電圧差の間で信号伝達を行うレベルシフト回路
は重要な回路要素である。

以下、この種従来技術によるパワーＩＣにおけるレベル
シフト回路の例を図面により説明する。

第１４図は従来技術によるレベルシフト回路の構成を示
す回路図である。第１４図において、Ｍｌ〜Ｍ９はＭＯ
Ｓ＋−ランジスタ、Ｉ１、■２は電流源である。

第１４図に示す回路は、ＭＯＳトランジスタＭ７、Ｍ８
のゲートに印加される相補的な制御信号により、ＭＯＳ
ｈランジスタ９のドレインを介して図示しないパワー半
導体素子を駆動するものである。この第１４図に示す回
路において、ＭＯＳトランジスタＭ１とＭ２、及び、Ｍ
ＯＳトランジスタＭ３とＭ４は、それぞれ、ＭＯＳトラ
ンジスタを用いたカレントミラー回路を構成している。

このＭＯＳトランジスタＭ２とＭ３とは、互いに相補動
作を行い、ＭＯＳｈランジスタＭ３がオンとなると、Ｍ
ＯＳｈランジスタＭ３は、ＭＯＳトランジスタＭ４を流
れている基準電流Ｔ２に等しい電流を流し、この電流は
、電源電圧Ｖｃｃに接続されているＰ−ＭＯＳ＋−ラン
ジスタＭ５のゲート電流として作用し、ＭＯＳトランジ
スタＭ５をオン状態とする。また、同時に、このＭＯＳ
トランジスタＭ５と和補動作を行っているＰ−ＭＯＳト
ランジスタＭ６はオフ状態となり、この粘果、電源電圧
Ｖｃｃに接続されたｌ”ＭＯｓトランジスタＭ９のゲー
トソース間にハイレベルの信号か印加される。

しかしながら、前述の回路構成では、ＭＯＳＩ−ランジ
スタＭ２，Ｍ３は、それぞれ、ドレイン・ソース及びド
レイン・ゲート間に電源電圧Ｖｃｃに対する耐電圧の特
性が、また、ＭＯＳトランジスタＭ５，Ｍ６のゲート・
ソース間にも電源電圧Ｖｃｃに対する耐電圧の特性が必
要である。一般に、ＭＯＳトランジスタのゲート・ソー
ス間の耐電圧性は、ソース・ドレイン間耐電圧性に比較
して小さく、電源電圧Ｖｃｃが数十Ｖの場合には実現性
があるが、百Ｖを越える＃Ｊ電圧性を持たせることは極
めて難しい。

また、第１４図に示す回路において、ＭＯＳトランジス
タＭ５，Ｍ６のゲート・ソース間に過大な耐電圧を要し
ないようにする方法として、例えば実開昭６２−１６７
４２８号公報等に記載された従来技術が知られている。

この従来技術は、ＭＯＳｈランジスタＭ５，Ｍ６のゲー
ト・ソース間にツエナダイオードを接続するものである
が、この場合にはツエナーダイオードにカレントミラー
回路の電流Ｌが流れ続けることになり、このツエナーダ
イオードで電力損失を生じることになる。

また、第１４図に示す回路において、ＭＯＳトランジス
タＭ５，Ｍ６を高速にターンオフするためには電流Ｉ，
，Ｉ，を多く流すことが必要であるが、これらの電流は
、持続的に流れるため、Ｍ○ＳトランジスタＭ２，Ｍ３
において、それぞれ、Ｖｃｃ・Ｉ，，Ｖｃｃ・工，の電
力損失を発生させる。このため、従来技術によるパワー
ＩＣは、百Ｖを越えるような高電圧差の間で信号伝達を
高速に行うレベルシフト回路を実現することが困難であ
った。

［発明が解決しようとする問題点］ 前記従来技術によるレベルシフト回路は、前連したよう
に百Ｖを越えるような高電圧差の間で信号伝達を行う点
についての配慮がなされておらず、半導体素子の耐電圧
性或いは、信号伝達の速さと損失とがトレードオフ関係
を持つという問題点を有していた。

本発明の目的は、前述した従来技術の問題点を解決し、
高電圧差の間での信号伝達を行う用途に用いて効果的な
、高速な信号伝達と低損失化とを両立させることのでき
るレベルシフト回路を提供することにある。

また、本発明の他の目的は、高耐電圧のレベルシフト回
路を前述した従来技術と同様にカレントミラーを用いて
構或する場合に、通流する電流が設定した基準電流に比
べて大きくなることによる電力損失の増加を招くことを
防止することのできるレベルシフト回路を提供すること
にある。

さらに、本発明の他の目的は、高耐電圧のレベルシフト
回路を用いたインバータ等の電ノＪ変換装置の正側パワ
ー半導体素子の駆動方法を提供することにある。

［課題を解決するための手段］ 一般に、ＭＯＳｈランジスタにおいては、信号伝達の速
さは、ゲート・ソース間容量に流れる充電電流の値で決
まり、この充電期間は数μｓとわずかである。そこで、
本発明は、前記目的を達成するために、信号伝達時にレ
ベルシフト回路に通流する電流の値を制御可能としたも
のである。

すなわち、本発明によれば前記目的は、駆動信号の印加
時から前記ゲート・ソース間容量の充電期間よりわずか
に長い期間、レベルシフト回路に大きな電流（第１の電
流）を流し、この電流によりゲート・ソース間容量の充
電を高速に行い、ゲート・ソース間に、耐電圧を越える
過大な電圧が印加されることを防止するためにツエナダ
イオードを設けると共に、ゲート・ソース間容量の充電
後から伝達すべき信号の終了時まで、ゲート・ソース間
電圧をＭＯＳトランジスタのオン状態を維持できる値に
保つようにすることにより達成される。

信号の終了時までの期間、レベルシフト回路に通流する
電流が前述した第１の電流のままであると、レベルシフ
ト回路に印加される高電圧と前記第１の電流とにより発
生ずる損失が大きくなる。

そこで、本発明においては、レベルシフト回路に通流さ
せる電流を、前記第１の電流に比べて１／１０以下程度
の小さな電流（第２の電流）に減少させるものとする。

そして、ゲート・ソース間に高抵抗を並列に接続し、前
記第２の電流とこの高抵抗とにより生成されるゲート・
ソース間電圧がＭＯＳｈランジスタのオン状熊を維持で
きる値に保たれるようにする。

また、カレントミラー回路を用いたレベルシフト回路に
おいて、該回路に通流する電流がｇ　ｉｌｌ；電流より
大きくなることを防止するために、本発明においては、
カレントミラー回路を構成するｊｔ’ｊｉ　１市１１電
圧ＭＯＳトランジスタのゲート・ドレイン間抵抗と基準
電流との積により決まる電圧が、しきい値電圧以下にな
るように基？１１，電流を設定するようにしている。

さらに、インバータ回路の正側パワ一半導体素子の駆動
方法を実現するため、本発明においては、通流させる電
流の値を前記第１の電流又は第２の電流に制御するレベ
ルシフト回路を、１つの正側パワー半導体素子に対して
２個設けるとともに、それぞれのレベルシフト回路の動
作を相補動作となるようにするものである。

［作　用］ 本発明によれば、従来、１つの値に設定されていたレベ
ルシフト回路の電流を、高速な信号伝達を可能にするた
めの第１の電流と、低損失化を可能にするための第２の
電流との２つの電流値に制御することが可能となり、こ
れにより、従来Ｉ・レードオフ関係にあった高速な信号
伝達と低損失化を両立させることができる。

また、高耐電圧ＭＯＳ＋−ランシスタで溝成されたカレ
ントミラー回路においては、ゲーＩ・・ドレイン間抵抗
の影響により、設定した基準電流より大きな電流が流れ
る傾向があるが、この傾向は、基準電流か大きくなるほ
ど顕著である。本発明によれば、この傾向を黙視できる
範囲内で、基ｉｉｌｉ　ｆｆｌ流の設定を行うことが可
能となる。

さらに、本発明による半導体素子の駆動方法は、本発明
によるレベルシフト回路を、インバータ＋ｊ！］路の正
側パワー半導体素子に対して２個設け、これらのレベル
シフト回路に和補動作を行わせることにより、前記正側
パワー半導体素子にオン信号とオフ信号とを与えること
ができるものである。

また、本発明によるレベルシフト回路と半導体素子の駆
動方法とは、従来技術の場合に比較して、低損失化を実
現することが可能であり、百Ｖを越えるような高い電源
電圧を使用する用途のパワーＩＣにも適用することが可
能である。

［実施例］ 以下、本発明の実施例を図面により詳細に説明する。

第１図は本発明によるレベルシフト回路の基本構成を示
す本発明の第１の実施例のブロック図、第２図はその動
作を説明する波形図である。第１図において、１はＰチ
ャンネルＭＯＳＦ′Ｆ．Ｔ、２は抵抗、３はツエナーダ
イオード、４は信号伝達手段、５は電流制御手段、であ
る。

第１図に示す本発明の第１の実施例において、レベルシ
フトされた駆動信号を出力するＰチャンネルＭＯＳＦＥ
ＴＩのソース・ゲート間には、抵抗Ｒ２とツエナダイオ
ードと３が並列に接続されている。また、Ｐチャンネル
ＭＯＳＦＥＴＩのゲート端子には、信号伝達手段４の１
つの端子が接続されており、ＰチャンネルＭＯＳＦＥＴ
Ｉのソース・ゲート端子間には、この信号伝達手段４に
流れる電流■により、Ｒ・■の駆動電圧が印加される。

そして、信号伝達手段４の最低電位にある端子とＰチャ
ンネルＭＯＳＦＥＴ１のソース端子との間には、電位差
Ｅがあるものとする。

電流制御手段５は、駆動信号６の入力により信号伝達手
段４に電流■を流ずが、このとき、駆動信号６が入力さ
れた時点から予め設定されたｔの期間、信号伝達手段４
に流れる電流Ｉを、電流■１　なる第１の電流値に維持
し、次に、期間Ｌの終了時から駈動信号６の終了時まで
の期間Ｌ２に、信号伝達手段４に流れる電流■を前記第
１の電流■　に比べて小さい電流■２なる第２の電流値
に維持する。

次に、第１図に示す本発明の第１の実施例の動作を第２
図に示す各部の波形を用いて説明する。

第２図において、駆動信号６及び電流■は、第１図に示
したものと同一である。また、ゲー１・電流ＩｇはＰチ
ャンネルＭＯＳＦＥＴＩのソース・ゲート間容量Ｃｇｓ
の充電電流であり、ゲート電圧Ｖｇは、ＰチャンネルＭ
ＯＳＦＥＴＩのソース・ゲート端子間の電圧であり、さ
らに、電圧Ｖは、ＰチャンネルＭＯＳＦＥＴＩのゲート
端子と信号伝達手段４の最低電位の端子との間の電位差
を示している。

第２図に示すように、電流制御手段５は、駆動信号６が
入力された時点で信号伝達手段４に電流の通流を開始さ
せ、それ以降の期間ｔ１　の間、信号伝達手段４の、通
流電流値を第１の電流値■に維持させる。さらに、電流
制御手段５は、期間ｔ　の終了時から駆動信号６の終了
時までの期間ｔ２の間、信号伝達手段４の電流■を第２
の電流値■２　に維持させる。電流制御手段５により制
御される信号伝達手段４は、前述した期間１，，　　１
，において、定電流特性を持つ電流■によりＰチャンネ
ルＭＯＳＦＥＴＩを駆動する。

この電流■により、ＰチャンネルＭＯＳＦＥＴ１にはゲ
ート電流Ｉｇが流れ、ＰチャンネルＭＯＳＦＥＴＩのソ
ース・ゲート端子間にはツエナダイオード３のアバラン
シエ電圧Ｖ２によりクランプされたゲート電圧Ｖｇが印
加される。この電圧Ｖｚが、ＰチャンネルＭＯＳＦＥＴ
１のゲートのしきい値電圧に比べて十分大きいとすれば
、ＰチャンネルＭＯＳＦＥＴＩはターンオンする。この
場合、ＰチャンネルＭＯＳＦＥＴＩのターンオンするま
での時間を△ｔ，ＰチャンネルＭＯＳＦＥＴ１のゲート
・ソース間容量をＣｇｓとすれば、これらと前述した第
１の電流■１との間に次式に示す関係が与えられる。

Ｃｇｓ−Ｖｚ／Δｔ　＝　Ｉ　，　　・・・・−　（　
１　）この式から明らかなように、電流■１か太きいほ
どターンオンするまでの時間Δｔは短くなり、高速な信
号伝達が可能となる。そして、前述した期間Ｌ１　は、
この帰還△Ｌに比べてわずかに長くなるように設定して
おけば良い。

次に、前述した期間Ｌ２　において、ＰチャンネルＭＯ
ＳＦＥＴＩのゲート電圧は、Ｒ・■２の値に維持される
（但し、Ｒ−１，＜Ｖ，！とする）。この電圧値がしき
い僅電圧よりも大きければ、ＰチャンネルＭＯＳＦＥＴ
Ｉのオン状態は持続する。

前述したような本発明の第１実施例の動作において、駆
動信号６が印加される期間中における、信号伝達手段４
の電圧電流時間積は、 Ｐ＝Ｉ　　・　（Ｅ−ｖｚ）　　・Ｌ ＋Ｉ，・　（Ｅ−Ｒ・Ｉ，）　　・ｔ２・・・・・（２
）であり、１，（１，であるとすると信号伝達手段４に
発生する損失は、ほぼ（２）式の第２項で決まり、さら
に、■２が小さいほどこの損失は小さくなる。

すなわち、本発明の第１の実施例は（１）式、及び、（
２）式で表されるように、信号伝達手段４に対して、期
間Ｌ１には大きな電流値である第１の電流エ１を流して
ＰチャンネルＭＯＳＦＥＴＩのターンオンの高速化（駆
動信号伝達の高速化）を図り、期間ｔ２には小さな電流
値である第２の電流工，を流して信号伝達手段４の低損
失化を図ることができるものであり、駆動信号伝達の高
速化と低損失化のトレードオフ関係を解決することがで
きる。

第３図は本発明の第２の実施例を示すブロック図、第４
図はその動作を説明する波形図である。

第３図において、７はゲート電圧制御手段、８は電圧Ｅ
の電圧源、９は電圧Ｖｃｃの電圧源であり、他の符号は
第１図の場合と同一である。

第３図に示す本発明の第２の実施例は、第１図に示した
信号伝達手段４をＮチャンネルＭＯＳＦＥＴ（以下、Ｎ
チャンネルＭＯＳＦＥＴ４という）により構成し、電流
制御手段５の代りに、ＮチャンネルＭＯＳＦＥＴ４のゲ
ート・ソース間電圧制御手段（以下、ゲート電圧制御手
段という）７を設けて構成したものである。そして、前
記ＭＯＳＦＥＴ４は、ドレイン・ソース端子間、及びド
レイン・ゲート端子間にそれぞれ高耐電圧の特性を持つ
ものとする。

また、前記第２の実施例は、ＰチャンネルＭＯＳＦＥＴ
Ｉのソース端子とＮチャンネルＭＯＳＦＥＴ４のソース
端子との間に、電圧Ｅの電圧源８が接続され、また、ゲ
ーｌ−電圧制御手段７の１つの端子とＮチャンネルＭＯ
ＳＦＥＴ４のソース端子との間に、電圧Ｖｃｃの電圧源
９が接続されている。なお、２つの電圧源の電圧は、Ｖ
　ｃ　ｃ　＜　Ｅの関係となるように設定されているも
のとする。

次に、第３図の実施例の動作を第４図に示す各部の波形
を用いて説明する。第４図において、ゲーｌ−電圧■ｇ
２はゲート電圧制御手段７によって制御されるＮチャン
ネルＭＯＳＦＥＴ４のゲートソース間電圧であり、電流
■はＮチャンネルＭ○ＳＦＥＴ２のドレイン・ソース間
に流れる電流であり、その他の波形は第２図と同一であ
る。

第４図に示すように、ゲー１−？ａ圧制御手段７は、駆
動信号６が入力された時点で、ＮチャンネルＭＯＳＦＥ
Ｔ４のケート・ソース間に電圧を印加し、それ以降期間
ｔ，の間、その電圧値を電圧■１に維持する。この電圧
Ｖ１　は、ＮチャンネルＭ　Ｏ　Ｓ　ＦＥＴ４のゲート
のしきい値電圧より十分大きく設定されており、これに
よりＭＯＳＦＥＴ４は、夕一ンする。このとき、Ｍ　Ｏ
　Ｓ　Ｆ　Ｅ　Ｔ　４のドレイン・ソース端子間電圧が
、ＭＯＳＦＥＴ４のゲート・ソース端子間電圧に比べて
充分に大きければ、Ｍ○ＳＦＥＴ２は、飽和領域で動作
し、ゲート・ソース間電圧Ｖで決まる一定な値の第１の
電流■１をそのドレイン・ソース間に通電する。

次に、ゲート電圧制御手段７は、期間Ｌ１　終了時から
駆動信号６の終了までの期間ｔ２の間、ＮチャンネルＭ
ＯＳＦＥＴ４のゲート・ソース端子間電圧を電圧ｖ２な
る値に維持する。この電圧Ｖ２は、ＮチャンネルＭ．Ｏ
ＳＦＥＴ４のゲートのしきい値電圧より大きく設定され
ているので、ＭＯＳＦＥＴ４のドレイン・ソース端子間
電圧が、そのゲート・ソース端子間電圧に比べて充分大
きいとすれば、ＭＯＳＦＥＴ４は、電圧Ｖ２で決まる一
定な第２の電流Ｉ２をそのドレイン・ソース間に通電す
る。

前述した本発明の第２の実施例において、第１の電流■
１を第２の電流■２に比べて大きく設定することができ
、この本発明の第２の実施例においても、前述した本発
明の第１の実施例と同様に、信号伝達の高速化とＮチャ
ンネルＭ　Ｏ　Ｓ　Ｆ　ｒＥ　Ｔ　２の低損失化を両立
させたレベルシフト回路を実Ｊ児させることができる。

第５図は本発明の第３の実施例の構成を示す回路図、第
６図は制御回路の構成を示す回路図である。第５図、第
６図において、４−１、４−２、１３はＮチャンネルＭ
Ｏ　Ｓ　Ｆ　ＥＴ、１０は基準電流源、１１はＰチャン
ネルＭＯ　Ｓ　Ｆ　ＥＴ、１２、１７は抵抗、１５は制
御回路、１６−１、１６２はインバータ、ｌ８はＮＡＮ
Ｄ回路である。

この本発明の第３の実施例は、前連した本発明の第１、
第２の実施例における信号伝達手段４を、Ｎチャンネル
ＭＯＳＦＥＴ４−１及び４−２で構成したものである。

これらのＭＯＳＦＥＴ４−１と４−２とは、そのゲート
端子がお互いに接続されると共に、これらの端子とＭ　
Ｏ　Ｓ　Ｆ　Ｅ　１’　４−２のドレイン端子とが配線
１４で接続されて、カレントミラー回路を構威している
。そして、この本発明の第３の実施例は、ＭＯＳＦＥＴ
Ｉ−２のドレイン端子と、電圧Ｖｃｃを有する電圧源９
のＪＩ′Ｅ極との間には、ＰチャンネルＭＯＳＦＥＴＩ
Ｉ及び抵抗１２が直列に接続されると共に、これらに並
列に電流値が■２の基準電流源］Ｏが設けられ、また、
ＭＯＳＦＥＴ４−２のゲート端子とソース端子との間に
、ＮチャンネルＭＯＳＦＥＴ１３が接続され、さらに、
ＭＯＳＦＥＴＩＩとＭＯＳＦＥＴ１３をスイッチング制
御する制御回路１５が設けられて構成されている。

ＭＯＳＦＥＴ４．−］と４−２のソース端子とＰチャン
ネルＭＯＳＦＥＴ］のソース端子の間に設けた電圧Ｅの
電圧源８、ＭＯＳＦＥＴ＋のソース・ゲート端子間に並
列に接続された抵抗２及びツエナダイオード３は、前述
の第２の実施例の場合と同様である。

制御回路１５は、その構成の一例を第６図に示すように
、インバータ１６−１．，１６−２、抵抗１７、コンデ
ンサ１８、およびＮＡＮＤ回路１９により構成される。

この制御回路１５は、駆動信号６の入力に応じて、パル
ス幅の異なる２つの信号２０及び２１を発生させるもの
である。

この内、信号２０は、駆動信号６がハイレベルになると
、その時点でローレベルに反転し、前述した他の実施例
におけると同一の期間ｔ１　の経過後ハイレベルに復帰
するパルス信号である。なお、パルス幅ｔ．は、抵抗ｌ
７とコンデンサｌ８とにより決まる時定数で決定される
。また、信号２ｌは、そのパルス幅が駆動信号６と同一
で、駆動信号６を反転したローレベルの信号である。

このような制御回路１５に制御され、第５図に示す本発
明の第３の実施例の回路は、次のような動作を行う。

制御回路１５は、駆動信号６の印加時より期間ｔ１　の
間、前述の信号２０を出力するので、ＰチャンネルＭＯ
ＳＦＥＴＩ　Ｉは、オン状態に駆動される。また、制御
回路１５は、駆動信号６の印加により信号２ｌを出力す
るので、ＮチャンネルＭ○ＳＦＥＴ１３はターンオフす
る。このとき、ＭＯＳＦＥＴＩＩを流れる電流を■，、
基準電流源１０の電流値を１２とすると、　（Ｉ，＋Ｉ
２）の電流がＭＯＳＦＥＴＩ−２に流れ込むことになる
。

カレントミラー回路として動作するＭＯ　Ｓ　Ｆ　ＥＴ
４−１と４−２との素子構造が等しいとすると、カレン
トミラー回路の動作によりＭＯＳＦＥＴ４１にも（Ｉ，
＋Ｉ，）の電流が流れることになる。

この電流（１，＋Ｉ２）は、すでに第２図により説明し
たように、ＰチャンネルＭＯＳＦＥＴＩのソース・ゲー
ト間容量の充電電流として働き、ＭＯＳＦＥＴＩを高速
にターンオンさせる。

次に、期間ｔ１　の経過後、信号２０がハイレベルに復
帰すると、ＰチャンネルＭＯＳＦＥＴＩＩはターンオフ
し、電流■１　が流れなくなり、それ以降、ＭＯＳＦＥ
Ｔ４−１と４−２に流れる電流は■２に減少する。しか
しながら、この場合においても、ＭＯＳＦＥ’「ｌのソ
ース・ゲート間には、Ｒ・■２の電圧が持続的に印加さ
れることになり、ＭＯＳＦＥＴＩは、オン状態を維持す
ることができる。

この実施例の場合、駆動信号６が印加されている期間中
に、ＭＯＳＦＥＴ４−１に発生する電圧電流時間積は、
前述の（２）式の場合と同様に、次式で表すことができ
る。

Ｐ＝｛（Ｉ，＋Ｉ２）・（Ｅ−Ｖｚ）・ｔ＋Ｉ，・（Ｅ
−Ｒ・Ｉ，）・１，｝　　・・・・・・・・・・・・（
３）（３）式において、期間ｔ２は、期間ｔ１の終了か
ら駆動信号６の終了までの期間を示す。この（３）式か
らも理解できるように、電流Ｊ．に比較して電流工５を
十分小さい値に選べば、前述した本発明の第３の実施例
も、前述の第１第２の実施例で述べたように、ＭＯＳＦ
ＥＴ４−１に発生する電圧電流時間積、すなわち、ＭＯ
ＳＦＥＴ４−１に発生する損失を低減することができる
。

前述した本発明の第３の実施例の動作において、駆動信
号６がローレベルに変わった後、ＭＯＳＦＥＴ１３は、
オンとなり、ＭＯＳＦＥＴ４−１及び４−２のゲート・
ソース間を短絡する。この結果、電流■２は、ＭＯＳＦ
ＥＴ１３を流れることになり、ＭＯＳＦＥＴ４−２には
流れ込まないため、ＭＯＳＦＥＴ４−１はオフ状態とな
る。また、ＰチャンネルＭＯＳＦＥＴＩのソースゲート
間容量に蓄積された電荷は、抵抗２によって放電され、
ＭＯＳＦＥＴＩもターンオフする。

第５図に示す本発明の第３の実施例は、基準電流工２が
ＭＯＳＦＥＴ４−１のオフ状態時においても流れ続ける
ものとしたが、回路の低損失化のためには、電流■２　
をオン、オフ制御できることが望ましい。

第７図は、電流■２をオン、オフ制御可能とした本発明
の第４の実施例の構成を示す回路図である。第７図にお
いて、１ｌ−１、１ｌ−２はＰチャンネルＭＯＳＦＥＴ
，１　２−１　１、２−２は抵抗、２２はツエナーダイ
オードの直列接続体であり、他の符号は第５図の場合と
同一である。

第７図に示す本発明の第４の実施例は、ＭＯＳＦＥＴ４
−２のドレイン端子と電圧ＶＣＣを有する電圧源９の正
極との間に、ＰチャンネルＭＯＳＦＥＴＩＩ−１と抵抗
１２−ｌとの直列回路と、■〕ヂャンネルＭＯＳＦＥＴ
　Ｉ　１−２と抵抗１２２との直列回路とを並列に設け
て構成されている。

そして、ＭＯＳＩ？ＥＴ　１　１−１は、第６図に示ず
と同様に構成された制御回路からの信号２０か印加され
てオンとなったときに、電流■１　　を流し、ＭＯＳＦ
ＥＴ１］．−２は、回様に信号２１が印加されてオンと
なったときに、電流１つ　を流すものである。

また、ＭＯＳＦＥＴ　ｌ　１−２のゲー１・端子は、Ｍ
ＯＳＦＥＴ１３のゲート端子に接続され、この端子に前
連の信号２ｌが人力される。この結果、Ｍ　Ｏ　Ｓ　Ｆ
　ＥＴ　１　１　−　２とＭＯＳＦＥＴ］３とは、相補
動作を行い、ＭＯＳＦＥＴｌ３のオン時、すなわぢ、Ｍ
ＯＳＦＥＴ４−１のオフ時には、ＭＯＳＦＥ’ＴＩＩ−
２がオフとなって、電流■２を遮断することができる。

さらに、第７図の実施例は、第５図の場合とは異なり、
ＭＯＳＦＥＴ４−１のドレイン端子と■）チャンネルＭ
ＯＳＦＦ．Ｔｌのゲー１・端子との間に、ツエナダイオ
ードが複数個直列に接続された直列接続体２２が設けら
れている。この結果、この実施例は、駆動信号６の印加
時にＭＯＳＦＥＴ／１ｌのドレイン・ソース間に印加さ
れる電圧を滅少させることができる。

第８図は本発明の第５の実施例を示す回路図である。第
８図において、１２−３は抵抗であり、他の符号は第３
図、第７図の場合と同一である。

この本発明の第５の実施例は、前述した第３図に示す本
発明の第２の実施例と同様に信号伝達手段４に１つのＮ
チャンネルＭＯＳＦＥＴ４を用いて構威されており、第
３図と異なる点は、第３図のゲー１・電圧制御手段７を
抵抗分圧により実現したことにある。

第８図において、ＮチャンネルＭＯＳＦＥＴ４のゲート
端子と電圧Ｖｃｃの電圧源９の正極との間には、Ｐチャ
ンネルＭＯＳＦＥＴＩ　１−１と抵抗１２−１との直列
回路と、ＰチャンネルＭＯＳＦＥＴＩＩ−２と抵抗１２
−２との直列回路とが、並列に設けられている。また、
ＭＯＳＦＥＴ４のゲート・ソース間には、抵抗ｌ２−３
とＮチャンネルＭＯＳＦＥＴｌ３とが並列に設けられて
いる。

そして、ＰチャンネルＭＯＳＦＥＴＩＩ−］のゲ−　１
一端子には、前述の第６図に示した制御回路１５からの
信号２０か入力されると共に、■〕チャンネルＭＯＳＦ
ＥＴＩ１−２のゲー１・端子とＮチャンネルＭＯＳＦＥ
］’ｌ３のゲー１・端子とが接続され、これに第６図に
示した制御回路１５の信号２ｌが入力される。

前述のように構成される本発明の第５の実施例において
、ＭＯＳＦＥＴ４のゲートソース間電圧を制御して電流
■を変化させる動作は、第３図の実施例の動作と基本的
に同一である。従って、ここでは、第８図に示す本発明
の第５の実施例の特徴である抵抗分圧によるＭＯＳＦＥ
Ｔ４のゲートソース間電圧の制御についてのみ説明する
。

まず、駆動信号６の印加後、信号２０により期間Ｌ１　
の間、前述の第５図及び第７図の実施例の場合と同様に
、ＭＯＳＦＥＴＩ　１−１及び１１２はいずれもオン状
態に制御される。ＭＯＳＦＥＴ１ｌ−１及びＭＯＳＦＥ
Ｔ１１．−２のオン抵抗がそれぞれ抵抗１２−１及び１
２−２の抵抗値に比べて充分小さいとすれば、この結果
、ＭＯＳＦＥＴ４のゲーｌ・・ソース間電圧は、電圧Ｖ
ｃｃを抵抗ｌ２−１と１２−２の合成抵抗値と抵抗１２
３の抵抗値で分圧した値として決まることになる。

この電圧値が第４図で既に説明した電圧Ｖに対応する。

次に、期間ｔ１　の終了後、ＭＯＳＦＥ’Ｆ１１１はオ
フ状態となり、このときのＭＯＳＦＥＴ４のゲート・ソ
ース間電圧は、電圧Ｖｃｃを抵抗１２−２の抵抗値と抵
抗１２−３の抵抗値とにより分圧した値として決まるこ
とになる。そして、この値が第４図に示した電圧Ｖ２に
対応する。この場合、第３図の実施例で説明したＶ，　
＞Ｖ，の関係は、抵抗１２−１の抵抗値を抵抗１２−２
に比べて小さくしておくことにより満足させることがで
きる。

前述したような第８図に示す第５の実施例においては、
ＮチャンネルＭＯＳＦＥＴ４のゲート電圧制御手段とし
て抵抗分圧の手段を用いたが、このゲート電圧制御手段
として容量分圧の手段を用いることもできる。

第９図は、ゲート電圧制御手段として容量分圧の手段を
用いた本発明の第６の実施例の構成を示す回路図である
。第９図において、２３−１、２３−２はコンデンサ、
２４−１〜２４−３はスイッチ手段であり、他の符号は
第３図の場合と同一である。

第９図に示す本発明の実施例は、ＮチャンネルＭＯＳＦ
ＥＴ４のゲート端子と電圧Ｖｃｃを有する電圧源９の正
極との間に、スイッチ手段２４とコンデンサ２３−１と
の直列直列回路と、スイッチ手段２４−２とコンデンサ
２３−２との直列回路とが並列に設けられ、また、ＭＯ
ＳＦＥＴ４のゲート・ソース間に、スイッチ手段２４−
３が接続されて構成されている。

この実施例において、スイッチ手段２４−１は、前述の
第６図に示した制御回路ｌ５からの信号２０によってそ
のオン、オフが制御され、信号２０がローレベルになっ
たときにオン状態に制御され、逆に、信号２０がハイレ
ベルになったときにオフ状態に制御される。また、スイ
ッチ手段２４−２と２４−３とは相補動作を行い、前述
の第６図に示した制御回路からの信号２１によって制御
される。すなわち、信号２１がローレベルになると、ス
イッチ手段２４−２はオン、２４−３はオフ状態となり
、逆に、信号２ｌがハイレベルになると、スイッチ手段
２４−２はオフ、２４−３はオン状態となる。

このような第９図に示す実施例において、ＭＯＳＦＥＴ
４のゲート・ソース間電圧を制御して電流■を変化させ
る動作は、前述した第８図の実施例の動作と同様である
。

まず、駆動信号６の印加後、信号２０により期間ｔ１　
の間、前述の第８図の実施例と同様に、スイッチ手段２
４−１及び２４−２がいずれもオン状態に制御される。

この結果、ＭＯＳＦＥＴ４のゲート・ソース間電圧は、
電圧Ｖｃｃを、コンデンサ２３−１と２３−２との合威
容量値と、ＭＯＳＦＥＴ４のゲート・ソース間容量値で
分圧した電圧値として決まる。この電圧値が、第４図に
示した電圧Ｖ１に対応する。

次に、期間ｔ１の終了後、スイッチ手段２４１がオフ状
態となり、スイッチ手段２４−２のみがオン状態を継続
する。このとき、ＭＯ　Ｓ　Ｆ　ＥＴ４のゲート・ソー
ス間電圧は、電圧Ｖｃｃをコンデンサ２３−２の容量値
と、ＭＯＳＦＥＴ４のゲート・ソース間容量値で分圧し
た値として決まる。

そして、この値が第４図に示した電圧Ｖ２に対応する。

この場合、第３図の実施例で述べたＶ１〉■，の関係は
、コンデンサ２３−１の値を２３２に比較して小さくし
ておくことにより満足させることができる。

前述した本発明の複数の実施例は、従来の回路に比較し
て、回路全体の低損失化を図ることが可能であるので、
いずれも、同一の半導体基板」二に集積回路として構成
するに好適であるという特徴を備えている。

第１０図は、集積化回路化を図った本発明の第７の実施
例の構成を示す断面図、第１１図はＮチヤンネルＭＯＳ
ＦＥＴ４−２の素子構造を示す図、第１２図はＮチャン
ネルＭＯＳＦＥＴ４−１、４２によるカレントミラー回
路と電流源とを示す図である。図の符号は、他の図の場
合と同一である。すなわち、第１０図には、第７図に示
したＮチャンネルＭＯＳＦＥＴ４−１、４−２及びＰチ
ャンネルＭＯＳＦＥＴＩの素子断面構造が示されている
。

第１０図に示す実施例は、ＭＯＳＦＥＴ４−１．４−２
、及び］が同一の多結晶シリコン基板上に形成され、そ
れぞれの素子が誘電体Ｓ１０２からなる絶縁層で分離さ
れて構成されている。なお、同図に示す素子構造、及び
、集積回路の製法については公知の技術であり、本発明
とは直接関係はないので、これらについての説明は行わ
ない。しかしながら、前述の製法による集積回路は、熱
伝導率の悪い誘電体層で素子を囲むため、放熱の関係か
ら、損失の大きい回路を形成には不適当であった。従っ
て、このような集積回路は、特に、本発明による回路動
作のように、ＭＯＳＦＥＴ４１のトレイン・ソース間に
高電圧Ｅを印加した状態で、電流■を通電するような場
合には、安全動作領域を越え、熱的に素子破壊を起こす
恐れがあった。

本発明は、第２図により説明したように、Ｐチャンネル
ＭＯＳＦＥＴＩの駆動の初期の期間Ｌに大きな電流Ｉ１
　　を流すが、その時間は数ｕｓとわずかである。従っ
て、本発明は、このような問題に対して、過渡的な熱に
対して安全動作領域の広い特徴を持つＭＯＳＦＥＴを用
いることにより対応することかできる。次に、期間１．
に続く期間Ｌ２において、前述のように、電流をｆ１に
比べて充分小さいＩ２に減少して、熱の発生を低減する
ものである。このように本発明は、素子破壊の要因であ
る熱の発生を低減することができるので、特に、集積回
路に適した方法と言える。

第１０図に示したＮチャンネルＭ　Ｏ　Ｓ　ｌ”　Ｅ　
Ｔ　４２の素子構造の詳細を表した第１１図において、
Ｌはゲー１・電圧の印加によって形成されたチャンネル
を、また、Ｒｄはｎ　層の抵抗を表す。

この図から、ドレイン・ソース間には、ｎ　層の低抗Ｒ
ｄとチャンネルの抵抗とが直列に接続された形になるこ
とかわかる。本発明で用いる高耐電圧ＭＯＳＦＥＴは、
ゲート・ソース間に定格の電圧を与えた場合、ｎ　層の
抵抗Ｒｄはチャンネルの抵抗に比較してはるかに大きい
という特徴を右ずる。そこで、本発明においては、前述
の高耐電圧ＭＯＳＦＥＴを用いたカレントミラ・一回路
について検討し、所定の電流を通流させるための基準電
流の上限値を求めた。

第１２図は、第１］図に示した高耐電圧ＭＯＳＦＥＴ４
．−１、及び４−２で構成されるカレントミラー回路と
、電流■を通流する基準電流源示している。この図にお
いて、Ｄ，Ｇ、及びＳは、ドレイン、ゲート、及びソー
スの各端子を表す。また、コノ図におイテ、ＭＯＳＦＥ
Ｔ４−１．４−２の記号は、通常使用されるものとは異
なり、ここでは、第１１図に示す高耐電圧ＭＯＳＦＥＴ
で、チャンネル領域のみの等価的なＭＯＳトランジスタ
を表すものと定義する。従って、ｎ　層の抵抗は、等価
的に１つの抵抗Ｒｄで表され、前連の等価的なＭＯＳ＋
−ランシスタのドレインと、ＭＯＳＦＥＴ４−１及び４
−２のドレイン端子Ｄとの間に直列に接続されることに
なる。

第１２図に示すような構或のカレン］・ミラー同路にお
いて、ＭＯＳＦＥＴ４−２の等価的なＭＯＳ　＋−ラン
ジスタは、そのドレイン電圧が、ゲート電圧に比べてＲ
ｄ・■だけ大きくなり、この値がしきい値電圧Ｖｔに比
べて大きい場合に、非飽和領域で動作することになる。

一方、前述した第７図の実施例のように、ＭＯＳＦＥＴ
／ｌ−１のドレイン端子には高電圧Ｖ′が印加される。

また、カレントミラー回路の特徴として、ＭＯＳＦＥＴ
４ｌは、ゲー１・電圧が小さく絞られることになるので
、ＭＯＳＦＥＴ４−１の等価的なトランジスタは、飽和
領域で動作することになる。このように、ＭＯＳＦＥＴ
４−２及び４−１によるＭＯＳ１・ランジスタは、ゲー
ト・ソース間電圧は等しいにもかかわらず異なる領域で
動作するため、Ｍ○ＳＦＥＴ４−１を流れる電流は、４
−２を流れる電流に比較して大きくなる。

このような現象は、本発明の特徴である回路の低損失化
にとって支障となると共に、素子破壊を招くことも考え
られる。そこで、このような問題を解決するため、本発
明においては、基準電流の電流値■は以下の条件を満足
するように設定するものとする。

■≦Ｖｔ／Ｒｄ　　　　　　・・　　　・（４）この（
４）式の関係を満足すれば、ＭＯＳＦＥＴ４−２と４−
１とを流れる電流はほぼ等しくなり、前述の問題を避け
ることができる。

第１３図は、本発明によるレベルシフト回路をインバー
タのハーフブリッジ回路に適用した本発明の第８の実施
例を示すブロック図である。第１３図において、２５、
２６はレベルシフト回路、２７、２８はそれぞれ正側パ
ワー半導体素子３ｌのオン用及びオフ用駆動回路、２９
は負側パワー半導体素子３２の駆動回路、３０はゲーｌ
・保護用ツエナダイオード、３１、３２はそれぞれ正側
、及び負側のパワー半導体素子、３３は負荷、３４、３
５はコンデンサ、３６は正側パワー半導体素子駆動用電
源である。また、８は主電源、９は負側パワー半導体素
子駆動用電源であり、既に説明した他の実施例における
電圧源８、９と同一である。

第１３図に示す本発明の実施例におけるハーフブリッジ
回路およびその駆動回路は、本発明とは直接的には関係
はない。しかしながら、第１３図の本発明の実施例の特
徴は、本発明によるレベルシフト回路２５及び２６を用
いて、正側パワー半導体素子３１のオン用駆動回路２７
に駆動信号を伝達する点にある。レベルシフト回路２５
及び２６は、第７図により説明した実施例の構成とほぼ
同一でよく、両者で異なるのは、第７図におけるＰチャ
ンネルＭＯＳＦＥＴＩが、第１３図のレベルシフト回路
２５においては、ＰチャンネルＭＯＳＦＥＴＩ−１とＮ
チャンネルＭＯＳＦＥＴＩ２で構成されるＣＭＯＳイン
バータであり、レベルシフト回路２６においては、Ｐチ
ャンネルＭＯＳＦＥＴ　１−３となる点である。

第１３図におけるレベルシフト回路２５及び２６の動作
は和補型であり、レベルシフト回路２５のＭＯＳＦＥＴ
４−１に第７図と同様にして電流を流すと、駆動回路２
７にはハイレベルの信号が印加されることになる。なお
、このとき、ＭＯＳＦＥＴ４−３はオフ状態となる。逆
に、レベルシフト回路２６のＭＯＳＦＥＴ４−３に電流
を流すと、駆動回路２７にはローレベルの信号が印加さ
れ、これにより、ＭＯＳＦＥＴ４−１はオフ状態とされ
ることになる。

第１３図に示す本発明の第８の実施例は、本発明による
レベルシフト回路を用いることにより、前述他の実施例
と同様に高速で、かつ低損失な信号の伝達が行えると共
に、ＭＯＳＦＥＴ４−１．４−３の定電流動作により、
主電源８の電圧が変化するような状態においても、電圧
変動依存性のない安定な信号伝達が可能となる。

前述した第１３図に示す本発明の実施例は、本発明をイ
ンバータ等の電力変換回路に適用したものであるが、本
発明は、パワー半導体素子を負荷に対して高電位側に接
続したハイサイドスイッチ回路を駆動する場合にも前述
と同様にして適用することができる。

［発明の効果］ 以上説明したように、本発明によるレベルシフト回路に
よれば、高電位差の間の信号伝達において、遅延時間の
短い高速な信号の伝達と、回路の低損失化が図れるとい
う効果を奏することができる。また、インバータ等の電
力変換装置の駆動回路に対する信号伝達のための用途に
おいて１は、主電源の電圧変動に依存しない安定な動作
を実現することができる。さらに、本発明による高耐電
圧ＭＯ　Ｓ　Ｆ　ＥＴのカレントミラー回路によれば、
素子の低損失化、破壊要因の低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１の実施例の動作を説明する各部の波形図、第３
図は本発明の第２の実施例を示すブロック図、第４図は
第２の実施例の動作を説明する各部の波形図、第５図は
本発明の第３の実施例の構成を示す回路図、第６図は制
御回路の構成を示す回路図、第７図は本発明の第４の実
施例を示す回路図、第８図は本発明の第５の実施例を示
す回路図、第９図は本発明の第６の実施例を示す回路図
、第１０図は集積回路化した本発明の第７の実施例を示
す断面図、第１ｌ図は高耐電圧ＭＯＳＦＥＴの素子構造
を示す断面図、第１２図は高耐電圧ＭＯＳＦＥＴのカレ
ントミラー回路を示す図、第１３図は本発明の第７の実
施例を示すブロック図、第１４図は従来技術の構成を示
す回路図である。 １・・・・・ＰチャンネルＭＯＳＦＥＴ，２・・・・・
・抵抗、３・・・・・・ツエナダイオード、４・・・・
・信号伝達手段、或いはＮチャンネルＭＯＳＦＥＴ，５
・・・・電流制御手段、６・・・・・駆動信号、７・・
・・・・ゲート電圧制御手段、８・・・・・・電源Ｅ、
９・・・・電源Ｖｃｃ，１０・・・・・・電流源、１１
・・・・・・ＰチャンネルＭＯＳＦＥＴ、１２・・・・
・・抵抗、１３・・・・・ＮチャンネルＭＯＳＦＥＴ，
１４・・・配線、１５・・・・・・制御回路、１６・・
・・・・インバータ、１７・・・・・抵抗、１８・・・
・・・コンデンサ、１９・・・ＮＡＮＤ同路、２０、２
１−・信号、２２　　ツエナータイオード、２３　　コ
ンデンサ、２４　・　スイッチ手段、２５、２６　・　
レベルシフト回路、２７、２８、２９　　駆動同路、３
０ツエナダイオード、３１、３２　　パワー半導体素子
、３３・・・負荷、３４、３５・・・コンデンサ、３６
・　・駆動用電源、Ｍ１〜Ｍ９　・　ＭＯＳ　Ｆ　Ｔ’
：　”Ｉ”、■　　Ｉ２・・・・電流源。 ４７ ０ ０ ＯＬＬ＋ ０

Claims (1)

1. 【特許請求の範囲】 １、駆動信号を半導体素子の制御端子に伝達する手段を
   備えるレベルシフト回路において、前記駆動信号に同期
   した電流を通流する信号伝達手段と、前記信号伝達手段
   に、前記駆動信号の発生時点から、予め設定した第１の
   期間、第１の電流値を持つ電流を持続的に通流させ、前
   記第１の期間の終了時から前記駆動信号の終了時までの
   第２の期間、前記第１の電流値に比較して小さい第２の
   電流値を持つ電流を持続的に通流させる電流制御手段と
   を備えたことを特徴とするレベルシフト回路。 ２、前記第１及び第２の電流値に比例した電圧を、前記
   半導体素子の制御端子に印加する手段と、その制御端子
   に印加される電圧を、予め設定した値にクランプする手
   段とが、前記半導体素子の制御端子に備えられることを
   特徴とする特許請求の範囲第１項記載のレベルシフト回
   路。 ３、前記電流制御手段に接続される第１の電圧源と、前
   記半導体素子の入力端子あるいは出力端子のいずれか一
   方に接続される第２の電圧源とを備え、前記第２の電圧
   源の電圧値が前記第１の電圧源の電圧値に比べて大きい
   ことを特徴とする特許請求の範囲１項または第２項記載
   のレベルシフト回路。 ４、前記信号伝達手段は、第１及び第２の半導体素子と
   、前記第２の半導体素子の入力端子と出力端子との間に
   流れる電流に応じて変化する電流を、前記第１の半導体
   素子の入力端子と出力端子の間に通流させる手段とを備
   え、前記電流制御手段は、前記第１の電流値を維持する
   手段と、前記第２の電流値を維持する手段とを備え、こ
   れら両手段のうち少なくとも１つが、前記第２の半導体
   素子の入力端子と出力端子との間に流れる電流を、設定
   した電流値に維持する手段であることを特徴とする特許
   請求の範囲第１項、第２項または第３項記載のレベルシ
   フト回路。 ５．前記第２の半導体素子の入力端子と出力端子との間
   に流れる電流に応じて変化する電流を、前記第１の半導
   体素子の入力端子と出力端子との間に通流させる手段は
   、前記第２の半導体素子の制御端子と前記第１の半導体
   素子の制御端子とを接続するカレントミラー回路により
   構成されることを特徴とする特許請求の範囲第４項記載
   のレベルシフト回路。 ６、前記第２の半導体素子の入力端子と出力端子との間
   に流れる電流を、選択的に分岐する手段を備え、前記電
   流を分岐することにより前記第１の半導体素子の入力端
   子と出力端子との間に流れる電流を遮断することを特徴
   とする特許請求の範囲第５項記載のレベルシフト回路。 ７、前記第１及び第２の半導体素子と、前記第２の半導
   体素子に流れる電流に応じて変化する電流を前記第１の
   半導体素子に通流させる手段と、前記第１の半導体素子
   に流れる電流を、予め設定した電流値に維持する手段と
   は、前記駆動信号が伝達される半導体素子と同一の半導
   体基板上に配置されることを特徴とする特許請求の範囲
   第４項、第５項または第６項記載のレベルシフト回路。 ８、前記第１及び第２の半導体素子の少なくとも１つと
   、前記第１の半導体素子に流れる電流を、予め設定した
   電流値に維持する手段と、前記駆動信号が伝達される半
   導体素子とは、同一の半導体基板上に、互いに誘電体で
   分離された領域に形成されることを特徴とする特許請求
   の範囲第４項、第５項または第６項記載のレベルシフト
   回路。 ９、前記第１及び第２の半導体素子の少なくとも１つの
   耐電圧は、前記第１の半導体素子に流れる電流を、予め
   設定した電流値に維持する手段の耐電圧に比べて大きい
   ことを特徴とする特許請求の範囲第４項ないし第８項の
   うち１項記載のレベルシフト回路。 １０、駆動信号を半導体素子の制御端子に伝達する手段
   を備えるレベルシフト回路において、少なくとも１つの
   ＭＯＳトランジスタと、前記駆動信号の発生時点から予
   め設定した第１の期間、前記ＭＯＳトランジスタのゲー
   ト端子に第１の電圧値を持続的に印加する手段と、前記
   第１の期間の終了時から前記駆動信号の終了時までの期
   間、前記ＭＯＳトランジスタのゲート端子に前記第１の
   電圧値に比較して小さい第２の電圧値を持続的に印加す
   る手段とを備え、前記第１及び第２の電圧値がいずれも
   前記ＭＯＳトランジスタのドレイン・ソース端子間電圧
   に比べて小さいものとし、前記ＭＯＳトランジスタに通
   流する電流により前記半導体素子の導通あるいは遮断を
   制御することを特徴とするレベルシフト回路。 １１、前記第１あるいは第２の電圧値の少なくとも１つ
   を決定する第１の電圧源と、前記半導体素子の入力端子
   あるいは出力端子のいずれか一方に接続される第２の電
   圧源とを備え、前記第２の電圧源の電圧値が前記第１の
   電圧源の電圧値に比較して大きいことを特徴とする特許
   請求の範囲第１０項記載のレベルシフト回路。 １２、前記第１あるいは第２の電圧を持続的に印加する
   手段のうち少なくとも一方は、抵抗分圧手段を備え、該
   抵抗分圧手段の分圧比を制御するものであることを特徴
   とする特許請求の範囲第１０項または第１１項記載のレ
   ベルシフト回路。 １３、前記第１あるいは第２の電圧を持続的に印加する
   手段のうち少なくとも一方は、電荷蓄積手段と、該電荷
   蓄積手段と前記ＭＯＳトランジスタのゲートソース間容
   量とを用いた容量分圧手段を備え、該容量分圧手段の分
   圧比を制御するものであることを特徴とする特許請求の
   範囲第１０項または第１１項記載のレベルシフト回路。 １４、パワー半導体素子をブリッジ接続して構成された
   電力変換回路において、前記電力変換回路の負側パワー
   半導体素子の出力端子を基準電位とする駆動信号の発生
   手段と、前記電力変換回路の正側のパワー半導体素子の
   駆動手段と、前記特許請求の範囲第１項ないし第１３項
   のうち１項記載のレベルシフト回路とを備え、該レベル
   シフト回路により前記電力変換回路の正側パワー半導体
   素子の駆動手段を制御することを特徴とする半導体素子
   の駆動方法。 １５、パワー半導体素子を負荷に対して高電位側にした
   ハイサイドスイッチ回路において、負荷の出力端子を基
   準電位とする駆動信号の発生手段と、前記パワー半導体
   素子の駆動手段と、前記特許請求の範囲第１項ないし第
   １３項のうち１項記載のレベルシフト回路とを備え、該
   レベルシフト回路により前記パワー半導体素子の、駆動
   手段を制御することを特徴とする半導体素子の駆動方法
   。 １６、ドレイン端子とソース端子との間に、ゲート電圧
   に応じて変化するチャンネル部の抵抗と、不純物の添加
   により形成された抵抗層による抵抗とを有し、ゲート端
   子とソース端子との間に所定の電源電圧を印加したとき
   、前記抵抗層の抵抗が前記チャンネル部の抵抗に比べて
   大きい特性を有する第１及び第２のＭＯＳトランジスタ
   により構成されるカレントミラー回路において、前記第
   １のＭＯＳトランジスタに通流させる基準電流を供給す
   る第１の電圧源と、前記第２のＭＯＳトランジスタのド
   レイン端子あるいはソース端子のいずれか一方に接続さ
   れ、前記第１の電圧源に比べて電圧値の大きい第２の電
   圧源と、前記第１のＭＯＳトランジスタの前記抵抗層の
   両端に生ずる電圧降下が前記第１のＭＯＳトランジスタ
   のしきい値電圧に比べて小さくなるように、上記基準電
   流を設定する手段とを備えることを特徴とするカレント
   ミラー回路。