JPH03211643A - 並行例外検査及び更新バイパスを有する変換索引バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ管理ユニット（ＭＭＵ）に関し、特にＭ
ＭＵに内蔵される変換索引バッファ（ＴＬＢ）に関する
。

（従来の技術） Ｍ　Ｍ　Ｕ　＋１コンビ二一タに、複数のタスク及び／
又は複数のユーザが同一メモリアレイを共有スる能力を
与える。ＴＬＢは主メモリの仮想アドレスを主メモリの
実アドレス（ｐｈｙｓｉｃａｌ　ａｄｄｒｅｓｓ）に変
換するため、並びに複数のユーザ及び／又は複数のタス
クが主メモリの同一の物理的な記憶位置（つまり、ペー
ジ）をアクセスしないことを確実にするために使用され
る。本発明は特に、ＴＬＢを構成する要素の構造配列及
び動作に向けられている。本発明の構造配列の１つの局
面は、複数のユーザ及び／又は複数のタスクが主メモリ
の同一ページをアクセスしないことを確実にし、且っＴ
ＬＢからの実アドレスをアクセスする時間を最小限にす
ることである。

ＭＭＵはコンピュータシステムの中央処理装置から送ら
れた仮想アドレスを受は取り、システムの主メモリ中の
情報の位置付けのために、これらの仮想アドレスを実ア
ドレスに変換する。仮想アドレスを実アドレスに変換す
ることは、典型的にはマツピングと呼ばれる。ＭＭＵは
タスク及び／又はユーザ間の保護を提供して、タスク及
び／又はユーザが主メモリの各部分を互いに侵害しない
ことを確実にする。ＭＭＵはタスク／ユーザが適当なア
クセス権限を有する主メモリの領域のみをアクセスする
ことを確実にする。ＭＭＵ中のＴＬＢの機能は最新の仮
想アドレスの実アドレスへの変換（マツピング）を記憶
するためである。ＴＬＢは、時間を超過して使用される
仮想アドレスから実アドレスへの変換のキャッシュメモ
リであるので、しばしばアドレス変換キャッシュと呼ば
れ、複数のユーザ及び／又は複数のタスクが主メモリ中
の同一位置を使用しないことを確実にする。

タスク及び／又はユーザが適当なアクセス特権（つまり
、権限）を持たない主メモリの領域をアクセスしようと
すると「例外」が発生する。典型的には例外検査論理が
ＴＬＢに組み込まれており、ＭＭＵ中でマツピングされ
たメモリの各ページのアクセス特権を判断する。特権は
、主メモリ中の「ユーザ」スペース及び「スーパバイザ
」スペースの両方のための「読み出しＪｌ　「書き込み
」および「実行」許可を包含する。定義によるユーザタ
スクは保全の目的でフンピユータ資源のすべてをアクセ
スできるわけではない。しかし、スーパバイザタスクは
フンピユータ資源の全てをアクセスすることができる。

スーパバイザ状態は、そのような能力が要求されるタス
ク及び／またはユーザにのみ与えられる。

変換要求がＴＬＢによって受は取られると、仮想アドレ
スから実アドレスへの変換がＴＬＢに存在するかどうか
を判断することは十分ではない。

ＴＬＢはメモリの所望のページ（所望のページアドレス
に対応する）のためのアクセス特権が、所望するタスク
及び／又はユーザのアクセス特権に適合するかどうかも
判断しなくてはならない。アクセス特権が侵害される場
合には、「例外」処理が開始される。ＴＬＢは「例外」
フラグ（特権化又は保護化）を発生させて、例外が起こ
ったコンピュータの他の制御論理を変更する。

所望の仮想アドレスから実アドレスへのマツピングがＴ
ＬＢメモリ装置内にすでにあると仮定すると、従来のＴ
ＬＢによる仮想アドレス変換はおよそ１クロツタサイク
ルを消費する（つまり、ロード命令がサイクルｉに見ら
れる場合、実アドレスはサイクルｆ＋１でコンビニータ
システムに利用可能である）。ＴＬＢの変換動作は、シ
ステムのクロックサイクル期間を短縮するシステムの能
力に基づいて、クリティカルバス又は制限要因である。

従って、ＴＬＢによって要求される変換時間が短縮され
得る場合、システムの各クロックサイクルの時間は短縮
されることができ、システム全体の性能も向上される。

（発明が解決しようとする課題） 第１図に示されるように、従来のＴＬＢにおいて仮想ア
ドレスから実アドレスへのマツピングをアクセスするた
めの典型的なりロックサイクルは以下の４ステツプを必
要とする。（１）入力された仮想アドレスを内容参照可
能メモリ又は連想記憶装置（ＣＡＭ）の各エントリと比
較するステップ、（２）ランダムアクセスメモリ（ＲＡ
Ｍ）の対応するページアドレスエントリを選択するステ
ップ、（３）ＲＡＭからの制御及びアクセス情報と共に
ページアドレスを読み出すステップ、並びに（４）ステ
ップ３の間に得られた情報を用いて現在の要求の例外又
は特権権限を判断するステップ。従来技術のＴＬＢの構
造は（第２ａ図に示されるように）上記ステップの順番
に従ってＴＬＢを処理する要求によって効率よく変換を
得るＴＬＢの能力を抑制している。従来技術のＴＬＢお
よびその動作に関するさらに詳しい論議は、本明細書の
詳細な説明の部分で開示される。

「ミス」が原因となってＭＭＵが主メモリから所望の変
換情報を獲得する場合、従来技術のＴＬＢ構造による付
加的な制限が発生する。第５図では、従来のＴＬＢを有
するＭＭＵにおいてミスを含む状況に対する典型的なタ
イムチャートが示されている。ＲＡＭ及びＣＡＭへの新
しいエントリを獲得するために、置き換えアルゴリズム
が主メモリを通して「テーブルウオークＪを行った後、
仮想アドレス及びページアドレスはＣＡＭ及びＲＡＭに
それぞれ更新される。その後、１クロツクサイクル中に
ＴＬＢは再変換を行って、所望される当初の仮想アドレ
ス変換に対応する実アドレスを獲得する。従来のＴＬＢ
の構造は、ＴＬＢのメモリ（つまり、ＲＡＭ及びＣＡＭ
）を更新し、その後所望の実アドレスを獲得するために
仮想アドレスを再変換することをＴＬＢに要求する。ミ
スが起こる度に更新ステップ及び再変換ステップを行う
必要なく実アドレスが提供されることができれば、処理
の全クロックサイクルは短縮されることができる。

本発明は従来技術に関して上述された欠点を低減又は解
消する方法及び装置を提供しようとするものである。

（課題を解決するための手段） 本発明の装置は、主メモリの仮想アドレスを実アドレス
に変換するための装置であって、該主メモリは複数のペ
ージを備え、該主メモリの該ページはそれぞれページア
ドレスに対応しており、本発明の装置は該変換の要求が
該ページアドレスに関連する該ページをアクセスするた
めに十分なアクセス特権を有しているかどうかを判断す
るための装置であって、複数の該仮想アドレスを記憶す
る内容参照可能メモリ手段であって、複数のエントリを
備え、該エントリのそれぞれは該仮想アドレスの１つを
含んでいる内容参照可能メモリ手段と、複数の該ページ
アドレスを記憶するランダムアクセスメモリ手段であっ
て、複数のエントリを備え、該ランダムアクセス手段の
エントリのそれぞれは該ページアドレスの１つ及びアク
セス特権情報を含んでおり、該アクセス特権情報は該ラ
ンダムアクセスメモリエントリに記憶された該ページア
ドレスを獲得するために要求されたアクセス特権のレベ
ルを示すものであり、該ランダムアクセスメモリの各エ
ントリは該内容参照可能メモリ手段のエントリに対応す
るランダムアクセスメモリ手段と、該内容参照可能メモ
リ手段の各エントリに関連して、及び該ランダムアクセ
スメモリ手段の該対応するエントリに関連して、該要求
されたアクセス特権が該ページアドレスに関連する該ペ
ージをアクセスするのに十分であるかどうかを判断する
ために、該主メモリの該ページの１つに対する該アクセ
ス特権を該要求アクセス特権と比較するための所定の論
理機能を実行する手段、並びに該ページアドレスと該仮
想アドレスとを組み合わせて該実アドレスを獲得する手
段、並びに該実アドレスを獲得する該手段と並行して、
該要求されたアクセス特権が該ページをアクセスするた
めに十分であるかどうかの該判断を得る手段と、を備え
ている。

本発明の方法は、主メモリの仮想アドレスを該主メモリ
の実アドレスに変換するための方法であって、該主メモ
リは複数のページを備え、該主メモリの該ページはそれ
ぞれページアドレスに対応し、仮想アドレスは内容参照
可能メモリに記憶され、該内容参照可能メモリは複数の
エントリを備え、該エントリのそれぞれは該仮想アドレ
スの１つを包含し、該ページアドレスはランダムアクセ
スメモリに記憶され、該ランダムアクセスメモリは複数
のエントリを備え、該ランダムアクセスメモリの各エン
トリは該ページアドレスの１つ及び該ページアドレスに
関連するアクセス特権情報を含み、該アクセス特権情報
は該ランダムアクセスメモリエントリに記憶された該ペ
ージアドレスをアクセスすることを要求されたアクセス
特権のレベルヲ示すためであり、該ランダムアクセスメ
モリの各エントリは該内容参照可能メモリのエントリに
対応し、該内容参照可能メモリの各エントリ及び該ラン
ダムアクセスメモリの該対応する各エントリに関連して
、該要求が該ランダムアクセスメモリの該対応するペー
ジアドレスに関連する該主メモリの該ページをアクセス
するために十分であるかどうかを判断するために該主メ
モリの該ページの１つに対するアクセス特権を要求アク
セス特権と比較する手段を備え、適合があるならば、該
仮想アドレスと該内容参照可能メモリのどのエントリと
が適合しているかを決定するために、変換されるべき該
仮想アドレスと該内容参照可能メモリの内容を比較する
ステップと、該内容参照可能メモリの内容と該仮想アド
レスとを比較する該ステップと並行して、該ランダムア
クセスメモリの各エントリに関連するアクセス特権情報
を、あるならば、獲得するステップであって、要求され
たアクセス特権がページアドレスに関連するページをア
クセスするのに十分であるかどうかを判断するために該
エントリのそれぞれに対するアクセス特権を要求アクセ
ス特権と比較するステップを包含するステップと、該内
容参照可能メモリの該適合したエントリに関連してラン
ダムアクセスメモリエントリを選択するステップと、該
ランダムアクセスメモリエントリを選択する該ステップ
と並行して、該内容参照可能メモリ及び該ランダムアク
セスメモリの該適合するエントリに関連した該所定の論
理機能を実行する該手段を選択するステップと、該ペー
ジアドレスを該仮想アドレスと組み合わせて該実アドレ
スを獲得するステップと、該組み合わせるステップと並
行して、該要求されたアクセス特権が該ページをアクセ
スするために十分であるかどうかの該判断を該所定の論
理機能から獲得するステップと、を包含する〇本発明の
方法は、主メモリの仮想アドレスから実アドレスへの変
換を効率よく提供するための方法であって、該変換は変
換索引バッファによって行われ、該変換索引バッファは
複数の該仮想アドレスを記憶するための内容参照可能メ
モリ、複数のページアドレスを記憶するためのランダム
アクセスメモリ、該仮想アドレスを用いて該内容参照可
能メモリを更新するための仮想アドレスバス及び該ペー
ジアドレスを用いてランダムアクセスメモリを更新する
ための更新データバスを備え、該仮想アドレスバスと該
更新バスは出力マルチプレクサによって結合されており
、該方法は該変換が該実アドレスを生じない場合に動作
する、変換されるべき該仮想アドレスを用いて内容参照
可能メモリを更新するステップ及び該仮想アドレスに対
応する該ページアドレスを用いてランダムアクセスメモ
リを更新するステップを包含し、該内容参照可能メモリ
及び該ランダムアクセスメモリを更新する該ステップは
、該仮想アドレスを該仮想アドレスバス上、及び該ペー
ジアドレスを該更新デー９バス上で該出力マルチプレク
サへ送り、該仮想アドレスと該ページアドレスを組み合
わせて該実アドレスを生じるステップを包含する。

本発明の装置は、主メモリの仮想アドレスから実アドレ
スへの変換を効率よく提供するための変換索引バッファ
であって、複数の該仮想アドレスを記憶するための内容
参照可能メモリと、複数のページアドレスを記憶するた
めのランダムアクセスメモリと、該仮想アドレスを用い
て該内容参照可能メモリを更新するための仮想アドレス
バスと、該ページアドレスを用いてランダムアクセスメ
モリを更新するための更新データバスとを備えており、
該仮想アドレスバスと該更新データバスは出力マルチプ
レクサによって結合され、該マルチプレクサは該ページ
アドレスを該仮想アドレスと組み合わせて該実アドレス
を生じる。

簡単にいうと、本発明の好ましい実施態様は主メモリの
仮想アドレスを実アドレスに変換する装置を包含する。

主メモリは複数のページを備えており、主メモリの各ペ
ージはページアドレスに対応する。装置はまた、変換要
求が前記ページアドレスに関連するページをアクセスす
るために十分なアクセス特権を有するかどうかを判断す
る。本発明の好ましい実施態様は以下の要素を包含する
。

装置によって現在アクセスされている複数の仮想アドレ
スを記憶するための内容参照可能メモリ。

内容参照可能メモリは複数のエントリを備えており、各
エントリは仮想アドレスの１つを含んでいる。

複数のページアドレスを記憶するためのランダムアクセ
スメモリ。ランダムアクセスメモリは複数のエントリを
備えており、ランダムアクセスメモリの各エントリはア
ドレスの１つ及びページアドレスに関連するアクセス特
権情報を含んでいる。

アクセス特権情報は、主メモリから対応するページを獲
得するために必要とされるアクセス特権のレヘルヲ示ス
。ランダムアクセスメモリの各エントリは内容参照可能
メモリのエントリに対応する。

特定の所定の論理機能を行う手段は、内容参照可能メモ
リの各エントリ及びランダムアクセスメモリの対応する
各エントリに関連している。所定の論理機能は、所望の
アクセス特権がページアドレスに関連するページをアク
セスするために十分であるかどうかを判断するために、
主メモリの前記ページの１つに対するアクセス特権を要
求アクセス特権と比較する。

本発明の好ましい実施態様は、ページアドレスを仮想ア
ドレスと組み合わせて実アドレスを獲得する手段、及び
前記実アドレスを獲得する手段に並行して、所望のアク
セス特権がページをアクセスするために十分であるかど
うかの判断を得る手段も包含する。

本発明の好ましい実施態様は、主メモリの仮想アドレス
を実アドレスに変換する方法も包含する。

この方法は以下のステップを包含する。

内容参照可能メモリの内容は仮想アドレスと比較されて
、適合があるならば、内容参照可能メモリのどのエント
リが仮想アドレスに適合するかを判断するために、内容
参照可能メモリの内容は変換されるべき仮想アドレスと
比較される。

ランダムアクセスメモリの各エントリに関連するアクセ
ス特権情報を獲得するステップは、内容参照可能メモリ
の内容を仮想アドレスと比較するステップに並行する。

アクセス特権情報を獲得するステップは、所望のアクセ
ス特権がページアドレスに関連するページをアクセスす
るのに十分であるかどうかを判断するために、各エント
リのアクセス特権を所望のアクセス特権と比較するステ
ップを包含する。

次のステップは、内容参照可能メモリの適合したエント
リに関連したランダムアクセスメモリエントリを選択す
ることを包含する。内容参照可能メモリの適合したエン
トリ及びランダムアクセスメモリの対応するページに関
連する所定の論理機能を行う手段を選択するステップは
、ランダムアクセスメモリを選択するステップに並行す
る。

最後のステップは、ページアドレスを仮想アドレスと組
み合わせて実アドレスを獲得すること、組み合わせるス
テップと並行して、所望のアクセス特権がページをアク
セスするために十分であるかどうかの判断を選択された
所定の論理機能から獲得することを要求する。

本発明の好ましい実施態様は、主メモリの仮想アドレス
から実アドレスへの変換を効率よく提供するための変換
索引バッファも備えている。変換索引バッファは、複数
の仮想アドレスを記憶するための内容参照可能メモリと
、複数のページアドレスを記憶するためのランダムアク
セスメモリと、仮想アドレスを用いて内容参照可能メモ
リを更新するための仮想アドレスバス及びページアドレ
スを用いてランダムアクセスメモリを更新するための更
新データバスとを備えている。

仮想アドレスバス及び更新データバスは出力マルチプレ
クサによって結合されている。出力マルチプレクサは、
ページアドレスを仮想アドレスと組み合わせて、前記実
アドレスを作る。

（実施例） ■、従来のＴＬＢ 第１図、第２ａ図、第２ｂ図および第２Ｃ図を参照して
、従来技術のＴＬＢに関してさらに詳細に説明する。第
１図は、少なくとも１クロツクサイクルを必要とする従
来のＴＬＢによって行われ、実アドレス及び所望の実ア
ドレスに関連する例外情報を獲得する典型的な変換を表
している。従来技術のＴＬＢによって行われるステップ
は第１図に示されるように順次的に起きる。第２ａ図は
従来技術のＴＬＢの詳細な構造の概略図である。

第２ａ図に示されるＴＬＢは仮想アドレスバス４、更新
データバス６、内部バス７及び実アドレスバス４８を含
む４つの重要なバスを備えている。

ＴＬＢはＣＡＭＩ　２、デコード／ヒツト制御ブロック
１８、ＲＡＭ２２、出力ＭＵＸ３８、及び主制御／例外
ブロック２８も備えている。

メモリ変換が要求されると、仮想アドレスはバス４およ
びバス８を通して伝達され、ＣＡＭＩ２を駆動する。仮
想アドレスは３２ビツト幅であり、ＣＡＭＩ２の６４エ
ントリはそれぞれ３２ビツト幅である。仮想アドレスが
ＣＡＭＩ２のビットラインを駆動すると、ＣＡＭＩ２の
各エントリは入力された仮想アドレスと比較される。Ｔ
ＬＢにおいて適合が見つけられると、６４ビットＣＡＭ
において対応するビット「ヒツトワード」が設定され、
バス１６を通してデコード／ヒツトＩＪＩＩＩブロック
１８へ伝達される。デコード／ヒツト制御ブロック１８
に関するさらに詳細な説明は第２ｂ図を参照して後述さ
れる。

ブロック１８のヒツト制御論理は６４ビツトワードを評
価してヒツトが起こったかどうかを判断する。あるなら
ば、ＣＡＭＩ２に１つだけ適合が起こることができる。

「ヒツト」が起こらなければ（つまり、適合がなければ
）、ワード中のビットは設定されない。「ミス」が起こ
ったからである（ｎ　（ｃ）　１７”照）。ヒツトが起
こったと仮定すると、ヒツトワードの設定ビットに対応
するＲＡＭ２２中のエントリが選択される。デコード信
号２０がブロック１８のデコード信号からＲＡＭ２２へ
送られる。ヒツトワードにおいて設定されたビットに対
応するＲＡＭエントリはＲＡＭ２２から読み出される。

ＲＡＭ２２は６４エントリを含んでおり、各エントリは
ＣＡＭＩ２のエントリに対応している。ＲＡＭ２２の各
エントリは３２ビツトワードを含んでいる。例えば、ワ
ードの２４ビツトはページアドレスを含み、残りの８ビ
ツトは主制御ユニット２８で例外論理機能を行うための
他の雑多な情報（制御及びアクセス特権情報を含む）を
含んでいる。第２Ｃ図では、典型的なＲＡＭエントリが
示されている。ワード内のビットの指定は以下の表１を
参照してさらに説明される。

ＲＡＭ２２の特定のエントリが選択された後、エントリ
の２４ビツトはＲＡＭ２２からバス２４を通して伝達さ
れて、内部バス７を駆動する。第２図に示される残りの
８ビツトはバス２６を通して主制御ブロック２８に含ま
れる例外論理に送られる。

以下の表１は雑多な８ビツトの目的を説明し、例外論理
２８によって評価されたアクセス特権を表す。

（以下余白） 表１ Ｃ−キャッシャ可能なビット エントリがキャッシュＲＡＭを使用するかどうかを示す
、 Ｍ−修正されたビット エントリが修正されたかどうかを示す、ＡＣＣ［２：　
０］−ページアクセスレベル保護［２：Ｏｌ　　ユーザ
　　　　　　スーパバイザ０　　読出し専用　　　　読
出し専用 １　　読出し／書込み　　読出し／書込み２　　読出し
／実行　　　読出し／実行３　読出し／書込み／実行読
出し／書込み／実行４　　実行専用　　　　　　実行専
用 ５　　読出し専用　　　　読出し／書込み６　　アクセ
スなし　　　読出し／実行７　　アクセスなし　　　読
出し／書込み／実行ＳＴ　［１：　Ｏｌ−マツピングサ
イズを制御する、Ｖ−有効ビット ＲＡＭワードが有効がどうかを示す。

「Ｃ」キャッシュ可能なビットはページ上の情報がキャ
ッシュ可能かどうかを示す制御ビットである。ｒＭＪ修
正されたビットもページが修正されたかどうかを示す制
御ビットである。このビットによって動作システムはペ
ージが修正されていなければそれを放棄することができ
る。エントリはキャッシュ可能なビット及び修正された
ビットを含み、主制御装置２８がメモリからどのページ
がスワップされるべきかを決定することを可能にする。

例えば、修正されたフラグはそのページが実際に全部コ
ピーされる必要があるかどうか、又はオーバーライドさ
れてもよいかを判断するために使用される。（ｒＡＣＣ
［２：　Ｏｌ　Ｊの）ビットは、メモリのこのセグメン
トがユーザ又はスーパバイザのために持っているアクセ
ス特権のタイプを示す８つの２進アクセス特権指定（ｒ
ＡＣＣ［２：ＯｌＪ）を表すための３つのアクセス特権
ビットである。３つのビットは８つの２進数の１つであ
り、各２進数はユーザ又はスーパバイザのいずれかに対
する異なる状態を表している。アクセス表における情報
は、複数ビット制御ワードの形態で主制御ユニット２８
へ制御ライン入力３０を通して来る要求アクセス特権情
報と比較される。

入力された制御ワードは所望の動作のアクセス特権タイ
プを示すための少なくとも４つのビットを備えている。

１つのビットは書込み要求を表し、第２のビットは読出
し要求を示し、第３のビットは実行命令を示し、第４の
ビットはスーパバイザ又はユーザの制御を示している。

スーパバイザ／ユーザビットが設定される場合、第１、
第２及び第３のビットはスーパバイザ要求に関連する。

逆に、スーパバイザ／ユーザピットが設定されない場合
は、第１、第２及び第３のビットはユーザ要求に関連す
る。

アクセス特権表（ｒＡＣＣ［２：　ｏ］Ｊ）は主制御装
置２８の例外論理によって評価された論理を指示してい
る。例えば、ユーザが書込み動作を要求していることを
制御入力が示し、アクセスＡＣＣ［２：Ｏｌ　ビットが
２進数Ｏ（つまり、「０００」）に設定される場合、読
出し専用と認められ、保護侵害が起こる。主ユニット２
８の例外制御論理から出力されるライン３４はハイに設
定される。

スーパバイザによって現在制御されるメモリのページを
ユーザが要求する場合、ライン３２上に特権侵害が起こ
る。例えば、ユーザが書込み動作を行うことを制御入力
が指示し、アクセスＡＣＣ［２：Ｏｌ　ビットが２進数
６又は７（つまり、「１１０」、ｒｌｌｌＪ）に設定さ
れている場合、「アクセスなし」と認められ、特権侵害
が起こる。

主制御装置２８の例外論理から出力されるライン３２は
ハイに設定される。

「Ｖ］　（有効）フラグは、設定されていれば、エント
リが有効であることを示し、消去されていれば、エント
リが無効でありＴＬＢミスが起こっていることを示す制
御ビットである（従って、動作システムはこのビットを
用いて特定ページの変換がもはや有効でないことを示す
ことができる）。

コンピュータシステムが起動されると、各エントリに対
する有効ビットを消去することによってＴＬＢのエント
リのすべてを「フラッシュする」。

このように、最初のフラッシュされた状態を示すために
ＲＡＭのエントリのすべてがゼロに設定される必要はな
い。

ＳＴ　［１：　Ｏ］　ビットもまた、ページのサイズ、
４にバイト、２５６にバイト、１６Ｍバイト及び４Ｇバ
イトを表す制御ビットである。ＶＡＸ構造のページサイ
ズ（５１２バイト）に比べて４にバイトは非常に大きい
。大きいページサイズを有するための主な理由は、メモ
リ及びＩ１０技術における最近の傾向のためである。シ
ステムが「ベージング」　（必要に応じて主メモリとＩ
１０装置との間のページをスワップすること）を用いる
ので、実際のページサイズは、メモリサイズ、スワップ
アウトされたページを保持するために使用された装置（
例えばディスク）のアクセス時間、及び装置とメモリと
の間の伝達の帯域幅（データ速度）に依存する。より大
きいメモリサイズ、より長いアクセス時間又はシーク時
間（メモリアクセス時間に比べて）、及びより高いＩ１
０帯域幅を有する傾向のために、より大きいページサイ
ズを有スる必要性が生じてきた。

さらに重要なことは、ＴＬＢの所定のサイズに対して、
ページサイズが大きくなればなるほどより大きいアドレ
ススペースがＴＬＢによって対象とされることができる
。例えば、ページサイズが５１２バイトの場合、６４エ
ントリＴＬＢはアドレススペースの３２にバイトしかマ
ツプしない。

ページサイズが４，０９６バイトの場合は、ＴＬＢはア
ドレススペースの２５６にバイトをマツプする。

ページアドレスがＲＡＭ２２から読出され、内部バス７
を駆動した後、バス４０を通して出力ＭＵＸ３８へ伝達
される。当初の入力仮想アドレスはバス４を通してバス
４２を介して出力ＭＵＸ３８へ伝達される。主制御装置
２８はライン４４を介して出力ＭＵＸ３８を制御し、ペ
ージアドレスの上位２４ビツトを仮想アドレスの下位１
２ピツトに［多重化（ｍｕｘ）　Ｊ　シて、実アドレス
（３６ビツト長）を形成する。（ページアドレスのこの
特定の構成は４にバイトページに対するものである。

本明細書では、ページアドレスの全てのｆ及は４にバイ
トを有するページに対するものである。）実アドレスが
構成された後、出力ＭＵＸ３８は得られた実アドレスを
バス４６を通して伝達し、実アドレスバス４８を駆動す
る。実アドレスバス４８は、入力仮想アドレスの当初の
変換が起こるように要求するコンピュータシステムの論
理に接続されている。アクセス特権が侵害される場合に
は、コンピュータシステムは例外処理を行って特権侵害
が許可可能であるかどうかを判断する。

第２ｂ図では、デコード／ヒツト制御ユニット１８の内
容に関するより詳細な説明が示されている。特に、ＣＡ
ＭＩ２の各エントリ及びＲＡＭ２２内の対応する各エン
トリはデコード／ヒツト制御ユニット１８内のエントリ
に関連して示されている。デコード／ヒツト制御ユニッ
ト１８中の６４エントリのそれぞれは、ＣＡＭワード選
択論理ユニット５４、ヒツト判断ユニット５６及びＲＡ
Ｍワード選択ユニット５８を備えている。特に、デコー
ド／ヒツト制御ユニット１８には例外処理はない。

ＣＡＭワード選択ユニット５４は診断及び更新の目的で
ＣＡＭＩ２のどの列が読み出されるか又はオーバーライ
ドされるかを決定する。ヒツト判断ユニット５６はＣＡ
ＭＩ　２からの６４ビツトヒツトワードを解釈して、Ｃ
ＡＭＩ２のどのエントリが入力された仮想アドレスに適
合するかを決定する。ビットが６４ビツトヒツトワード
に設定されている場合、ヒツト判断ユニット５６は適合
が発見されたことを示し、ヒツトが起こったことを示す
信号を出力する。逆に、適合が見られない場合はヒツト
が起こらなかったことを示す信号が出力される。ＲＡＭ
ワード選択論理ユニット５８は、診断及び更新の目的の
ためにＲＡＭ２２のどのエントリが読み出されるか又は
オーバーライドされるべきかを決定する。加えて、ＲＡ
Ｍワード選択ユニット５８はＲＡＭ２２のどのエントリ
が６４ビツトヒツトワードの適合したエントリに対応す
るかを解読する。例えば、ＣＡＭＩ２の１０番めのエン
トリにヒツトが起こったとヒツト判断ユニット５６が判
断すると、おそら＜　ＲＡＭ２２の１０番めのエントリ
が選択されてＲＡＭワード選択ユニット５８によって読
み出される。

以下のパラグラフは、変換動作中に従来のＴＬＢによっ
て行われるステップの概要である。第１図に戻って、第
２ａ図、第２ｂ図及び第２Ｃ図に示される従来技術のＴ
ＬＢによって（順次的に）行われるステップをさらに詳
しく説明する。第１ステツプ６０（第１図）では、入力
仮想アドレスをＣＡＭ１２（第２ａ図）の内容と比較す
る。ＣＡＭ１２（第２ａ図）はバス１６（第２ａ図）を
通してデコード／ヒツト制御ブロック１８（３ｉ２ａ図
及び第２ｂ図）へ６４ビツトヒツトワードを出力する。

第２ステツプ６２（第１図）では、デコード／ヒツト制
御ブロック１８はＲＡＭ２２（第２ａ図）の読み出され
るべき特定ＲＡＭエントリを選択する。第３ステツプ６
４（第１図）では、ＲＡＭ２２（第２ａ図）の選択され
たエントリはＲＡＭ２２　（第２ａ図）から読み出され
てバス２４及び２６（第２ａ図）を駆動し、実アドレス
が構成される。次に、第４ステツプ６６く第１図）では
、主制御装置２８（第２ａ図）の例外処理がＲＡＭ２２
（第２ａ図）から読み出されたページアドレスに関連す
る権限又は例外を判断する。アクセス権限が判断される
と、１クロックサイクル全体が逸脱してしまうことにな
る。その後、ステップ６８（第１図）では、主制御装置
２８の例外処理は次のクロックサイクル中のコンピュー
タシステムの論理へ権限又は例外情報を入れる。

■１本発明の好ましい実施例 Ａ、並行例外処理の概要（第３図） 第１図及び第３図を参照して、本発明の好ましい実施態
様によって行われた並行動作の概要を述べている。特に
、ＴＬＢをアクセスするためのクロックサイクル期間は
第１図に示される従来のＴＬＢのクロックサイクルと比
較して短縮されていることに注目されたい。好ましい実
施例のサイクルはクロックサイクル期間をおよそ２〜３
ナノセカンド短縮するので、クロックサイクル全体では
２７ナノセカンドからおよそ２５ナノセカンド短縮する
と考えられる。

好ましい実施態様において、第３図および第４ａ図を簡
単に見ると、従来技術が仮想アドレスから実アドレスへ
の変換を要求する方法と同じ方法で仮想アドレスから実
アドレスへの変換の要求が起こっている。しかしながら
、変換の第１ステツプ７０（第３図）において、アクセ
ス特権情報（並行な）は、ＲＡＭ９２（第４ａ図）の各
エントリから、第４ｂ図に示されるようにここではＣＡ
Ｍ８４とＲＡＭ９２との間に置かれている例外処理（例
外／デコード／ヒツト制御１ユニット８８）に直接入れ
られてもいる（第４ａ図及び第４ｂ図の更に詳しい説明
は簡単に行う）。ＲＡＭ９２及びＣＡＭ８４の各６４エ
ントリは、ＲＡＭ９２の特定のエントリに許可されたア
クセス特権をユーザ又はスーパバイザによって要求され
るアクセス特権と比較する付随した例外処理を有する。

権限又は例外を判断するステップ（７０、第３図）は、
ＣＡＭ８４での仮想アドレス適合のサーチ（７０、第３
図）と並行して起こり、ＲＡＭ９２の各エントリに対す
る例外又は権限を判断するステップは、適合があるなら
ば、ＣＡＭ８４の適合が判断される時までに完了される
。適合が見られる場合には、６４ビツトヒツトワードの
うち対応するビットが設定される。設定されたビットに
関連する特定のＲＡＭエントリが選択され（７２、第３
図）、並行シて例外／デコード／ヒツト制御ユニット８
８（第４ａ図）の特定の例外処理エントリも選択される
。ステップ７４く第３図）では、ページアドレスはＲＡ
Ｍ９２から読み出され、実アドレスが構成され、例外処
理によって算出された例外又は権限が同時に出力される
。アクセス特権が侵害されると・　コンピュータシステ
ムは例外処理を行０特権侵害が許可可能であるかを判断
する。

開発されている並行処理によって、好ましい実施態様は
より速いアクセス時間をＴＬＢに与えるので、装置のク
リティカルタイミングバスを短縮する。その結果、クロ
ックサイクルが対応して短縮され（つまり、２７ナノセ
カンドがおよそ２５ナノセカンド１こなる）、コンビニ
ータシステム全体の性能が向上する。

Ｂ、並行例外処理の詳細な説明（第４ａ図）第２ａ図、
第２ｂ図、第２ｃ図、第４ａ図及び第４ｂ図を参照して
、本発明の好ましい実施態様に関するさらに詳しい説明
を行う。第２ａ図及び第４ａ図は類似して見えるが、第
２ａ図の主制御装置２８に設置されている例外論理は、
例外／デコード／ヒツト制御ブロック８８（第４ａｌＪ
及び第４ｂ図）において６４回（第４ａ図）の反復を戦
略的に行ったものであり、１つのエントリはＣＡＭ８４
（第４図）及びＲＡＭ９２の各エントリに対応する。さ
らに直接的に比較するために、第２ｂ図及び第４ｂ図を
参照する。従来のＴＬＢの第２ｂ図に示されるデコード
／ヒツト制御二二ッ）１８の各列は、ここでは例外論理
ユニットＩ３４を備えている（第４ｂ図）。

第４ａ図に示される好ましい実施態様のＴＬＢ構造の動
作及び従来技術のＴＬＢに対する性能の改善はここでさ
らに詳しく述べられる。仮想アドレスから実アドレスへ
の変換要求が起こると、仮想アドレスはバス７６及びバ
ス８０を通してＣＡＭ８４に伝達される。本発明の好ま
しい実施態様は、ＣＡＭ８４に６４エントリを含み、各
エントリは３２ビツトワードを含んでいる。ＣＡＭ８４
の内容を比較することと並行して（つまり、同時に）、
ＣＡＭ８４の各エントリに関連する例外論理は表１（従
来技術の部分で述べた）を評価する論理を実行すること
によってＲＡＭ９２の各エントリに対するアクセス特権
を判断する。より具体的には、各エントリの例外論理は
、エントリに対して許可されるアクセス特権が、ライン
１１６（第４ａ図及び第４ｂ図）を通して主制御装置１
０４（複数ビットワードの）への制御入力によって要求
されるアクセス特権によって侵害されているかどうかを
判断する。主制御装置への制御人力１１６（第４ａ図）
は、４ビツトのうちの１つに、書き込み要求、読み出し
要求、実行要求があるかどうか、及び読み出し要求、書
き込み要求又は実行要求がスーパバイザ又はユーザのい
ずれかによって要求されているかどうかを示す。これら
の要求はＲＡＭ９２の各エントリに対して獲得されるア
クセス特権情報と比較される。特権情報はＲＡＭ９２の
各エントリのＡＣＣ［２：Ｏ］　　ビットに通常は含ま
れていることを思い起こされたい。

ＣＡＭ８４に適合が見つけられる時までに、ＲＡＭ９２
の各エントリに対応する例外論理は要求されるアクセス
の許可されたアクセスへの比較を完了する。このプロセ
スは、例外／デコード／ヒツト制御ユニット８８の例外
論理エントリのすべてに対して並行に行われる。ヒツト
がＣＡＭ８４に見つけられる場合、６４ビツトヒツトワ
ードの対応するビットが設定され、ヒツトワードはバス
９４を通して例外／デコード／ヒツト制御１ユニット８
８のヒツト判断論理に送られる。ヒツト判断ユニット１
３６（第４ｂ図）はＲＡＭ９２のどのエントリがＣＡＭ
８４の適合したエントリに対応するかを選択し、ＣＡＭ
８４及びＲＡＭ９２のマツプされたエントリに対応する
例外論理１３４（第４ｂ図）のエントリを並行して選択
する。

次に、例外／デコード／ヒツト制御ユニット８８の選択
されたエントリのＲＡＭワード選択ユニット１３８（第
４ｂ図）はＲＡＭ９２に読み出し信号を送って、ＲＡＭ
９２の選択されたエントリからページアドレスを読み出
す。ページアドレスがＲＡＭ９２から読み出されている
間に、例外又は権限の判断はバス１０２を通して主制御
ユニット１０４へ出力される。特権侵害が起こると、侵
害はバス１０６及び／又は１０８を通して出力され、ユ
ーザ／スーパバイザ特権侵害及び／又は読み出しもしく
は書き込み保護侵害が起こったことを外側の論理に示す
。コンビニータシステムは侵害を処理する方法を決定す
る。

ＲＡＭ９２から獲得されたページアドレスはバス１１２
を通して出力され、内部バス１２０を駆動する。その後
、内部バス１２０の内容はバス１２２を介して出力ＭＵ
Ｘ１２４に伝達される。そこで、仮想アドレスの下位１
２ビツトはページアドレスの上位２４ビツトと共に多重
化され、実アドレス（３６ビツト）はライン１２６を通
して出力されて実アドレスバス１２８を駆動する。仮想
アドレスから実アドレスへの変換に対する上記動作はｌ
クロックサイクルの長さである。

Ｃ０再変換機能のバイパス （１）従来のＴＬＢ変換「ミス」 第２ａ図及び第５図を参照して、変換ミスが起こった場
合にＣＡＭＩ２及びＲＡＭ２２への更新を実行するため
の、従来のＴＬＢでの手順がここで説明される。第５図
におけるＴＬＢの典型的な実行は以下の通りである。仮
想アドレスはＴＬＢによる変換のためにコンピュータの
中央処理装置（不図示）によって発生される。仮想アド
レスはバス４及び８を通してＴＬＢのＣＡＭＩ２へ伝達
される（第２ａ図）。ステップ１４４の間に、仮想アド
レスはＣＡＭＩ　２の各エントリと比較される（第５図
においてｌクロツタサイクルとして示される）。仮想ア
ドレスがＣＡＭＩ　２　　（第２　ａ図）に見られない
場合（つまり、ＣＡＭＩ　２が要求される仮想アドレス
を含まない場合）、「ミス」状態がＴＬＢによって示さ
れる（１４６、第５図）。

より具体的には、ライン１６（第２ａ図）を通してデコ
ード／ヒツト制御ユニット１８へ伝達される６４ビツト
ヒツトワードは、適合が見られなかったことを示すので
、実アドレスはＴＬＢによって供給されることができな
い。この状況において、第２ａ図には示されない論理が
「テーブルウオークｊと呼ばれる機能を行うので、それ
によってコンピュータシステムの主メモリ（不図示）は
当初要求された仮想アドレスから実アドレスへのマツピ
ングをサーチされる（１４８、第５図）。

仮想アドレスから実アドレスへのマツピングの限られた
量しかＴＬＢは記憶できないのでミスが発生する。ＴＬ
Ｂに適合しないマツピングはページテーブルの主メモリ
に記憶され、コンビュータンステムのＭＭＵによって行
われるテーブルウオークの間にアクセスされることがで
きる（１４８、第５図）。

仮想アドレスから実アドレスへのマツピングが主メモリ
に見つけられると、マツピングはＴＬＢのＣＡＭＩ　２
及びＲＡＭ２２に更新される。より詳しくは、ＭＭＵは
主メモリがら読み出し動作を行い、変換マツピングを仮
想アドレスバス４上（つまり仮想アドレス）に、及び更
新データバス６上（つまり、ページアドレス及び雑多な
ビット）に伝達する。この時点で、ＣＡＭＩ　２及びＲ
ＡＭ２２への更新は主制御装置２８（第２ａ図）によっ
て要求される。更新は、新しく検索された仮想アドレス
及びページアドレスをＣＡＭＩ２及びＲＡＭ２２の指定
された位置に書き込むことによって行われる。主制御装
置２８は、ＣＡＭＩ２及びＲＡＭ２２のどのエントリを
新しい情報に置き換えるかを決定する。主制御装置２８
は、バス５２を通してＣＡＭＩ２及びＲＡＭ２２の書き
込み動作を統合するデコード／ヒツト制御ユニット１８
にアドレスを送ることによって書き込み動作を開始する
。この時点で、仮想アドレスから実アドレスへの変換が
再び要求される（１５２、第５図）。

ＣＡＭＩ２はここでは、当初に要求された仮想アドレス
変換に一致する仮想アドレスを含む。加えて、対応する
ページアドレスはＲＡＭ２２に記憶されている。ここで
、ＣＡＭＩ２中の比較が起こると、適合が発見され、ヒ
ツトワードの適当なビットが設定される。変換が行われ
、実アドレスはバス２４．７及び４４を介して実アドレ
スバス４８に送られる（１５４、第５図）。

（２）本発明の好ましい実施例のバイパス機能第４ａ図
、第５ａ図及び第６図を参照して、本発明の好ましい実
施態様の再変換バイパス動作に関する詳細を説明する。

第５図及び第６図において、１４４．１４６．１４８及
び１５０（第５図）で行われるステップはバイパス動作
の１５６．１５８．１６０及び１６２（第６図）で行わ
れるステップと同じである。より詳しくは、ＴＬＢは特
定の仮想アドレスから実アドレスへの変換（１５６、第
６図）をサーチされ、ミスが発生しく１５８、！６図）
　、複数サイクルテーブルウオークが仮想アドレスから
実アドレスへの変換の位置を突きとめ（１６０、第６図
）、並びにＣＡＭＩ２及びＲＡＭ２２は仮想アドレス及
びページアドレスと共に（雑多なビットと共に）それぞ
れ更新される（１６２、第６図）。

更新動作（１６２、第６図）が起きている間に、実アド
レスが獲得され実アドレスバス１２８に伝達される。仮
想アドレスがバス７６（第４図）上にあり、ページアド
レスが更新データバス７８（第４図）上にある間は、ペ
ージアドレスはバス７８を通してバイパスバス１３０か
ら内部バス１２０へ、その後バス１２２へ伝達され、そ
こで実アドレスは出力ＭＵＸ１２４にゲートされる。出
力ＭＵＸ１２４は、仮想アドレスバス７６及びバス１２
５によって送られる仮想アドレスの下位１２ビツトをペ
ージアドレスの上位ピットと組み合わせて、実アドレス
バス１２８を駆動する実アドレスを形成する。主メモリ
から得られるページアドレスを出力ＭＵＸに直接送るこ
とによって、ＴＬＢがページアドレスを用いてＲＡＭを
更新し仮想アドレスを再変換する（１５０．１５２（第
５図））のを待つことなく、１クロックサイクル全体が
短縮される。バイパス動作は第２ａ図及び第５図に示さ
れる従来の構成に比べて性能が増大し、７本発明は典型
的な好ましい実施例において説明されたが、それに限定
されるものではない。当業者は、本発明の精神と範囲か
ら離脱することなく、さらに修正及び改善が本発明にな
され得ることを認識するであろう。本発明の範囲は、請
求の範囲によってのみ制限されるべきである。

４、　　　の、　な号日 第１図は、従来のＴＬＢによって順次行われる変換動作
を表す図である。

第２ａ図は、従来技術のＴＬＢの構造の概略を表す図で
ある。

第２ｂ図は、第２ａ図に示される従来のＴＬＢのＲＡＭ
及びＣＡＭの各エントリに関連するデコード／ヒツト制
御構成要素を表す図である。

第２ｃ図は、第２ａ図に示されるＲＡＭのエントリを表
す図である。

第３図は、本発明によるＴＬＢによって並行に行われる
動作の１クロツクサイクルを表す図である。

第４ａ図は、本発明によるＴＬＢの構造の概略を表す図
である。

第４ｂ図は、本発明によるＲＡＭ及びＣＡＭの各エント
リに関連する例外／デコード／ヒ・ット制御構成要素を
表す図である。

第５図は、変換ミスが生じた時に、更新及び再変換ステ
ップを行う従来のＴＬＢのタイムチャートを表す図であ
る。

第６図は、本発明によって、ＴＬＢの更新と並行して、
所望のページアドレスをアクセスするためのバイパス機
構（ｉＡａ図に示される）を備えているＴＬＢを更新す
るためのタイムチャートを表す図である。

以上

Claims (1)

1. 【特許請求の範囲】 １、主メモリの仮想アドレスを実アドレスに変換するた
   めの装置であって、該主メモリは複数のページを備え、
   該主メモリの該ページはそれぞれページアドレスに対応
   しており、該装置は該変換の要求が該ページアドレスに
   関連する該ページをアクセスするために十分なアクセス
   特権を有しているかどうかを判断するための装置であっ
   て、複数の該仮想アドレスを記憶する内容参照可能メモ
   リ手段であって、複数のエントリを備え、該エントリの
   それぞれは該仮想アドレスの１つを含んでいる内容参照
   可能メモリ手段と、 複数の該ページアドレスを記憶するランダムアクセスメ
   モリ手段であって、複数のエントリを備え、該ランダム
   アクセス手段のエントリのそれぞれは該ページアドレス
   の１つ及びアクセス特権情報を含んでおり、該アクセス
   特権情報は該ランダムアクセスメモリエントリに記憶さ
   れた該ページアドレスを獲得するために要求されたアク
   セス特権のレベルを示すものであり、該ランダムアクセ
   スメモリの各エントリは該内容参照可能メモリ手段のエ
   ントリに対応するランダムアクセスメモリ手段と、 該内容参照可能メモリ手段の各エントリに関連して、及
   び該ランダムアクセスメモリ手段の該対応するエントリ
   に関連して、該要求されたアクセス特権が該ページアド
   レスに関連する該ページをアクセスするのに十分である
   かどうかを判断するために、該主メモリの該ページの１
   つに対する該アクセス特権を該要求アクセス特権と比較
   するための所定の論理機能を実行する手段、並びに該ペ
   ージアドレスと該仮想アドレスとを組み合わせて該実ア
   ドレスを獲得する手段、並びに該実アドレスを獲得する
   該手段と並行して、該要求されたアクセス特権が該ペー
   ジをアクセスするために十分であるかどうかの該判断を
   得る手段とを備えている、装置。 ２、主メモリの仮想アドレスを該主メモリの実アドレス
   に変換するための方法であって、該主メモリは複数のペ
   ージを備え、該主メモリの該ページはそれぞれページア
   ドレスに対応し、仮想アドレスは内容参照可能メモリに
   記憶され、該内容参照可能メモリは複数のエントリを備
   え、該エントリのそれぞれは該仮想アドレスの１つを包
   含し、該ページアドレスはランダムアクセスメモリに記
   憶され、該ランダムアクセスメモリは複数のエントリを
   備え、該ランダムアクセスメモリの各エントリは該ペー
   ジアドレスの１つ及び該ページアドレスに関連するアク
   セス特権情報を含み、該アクセス特権情報は該ランダム
   アクセスメモリエントリに記憶された該ページアドレス
   をアクセスすることを要求されたアクセス特権のレベル
   を示すためであり、該ランダムアクセスメモリの各エン
   トリは該内容参照可能メモリのエントリに対応し、該内
   容参照可能メモリの各エントリ及び該ランダムアクセス
   メモリの該対応する各エントリに関連して、該要求が該
   ランダムアクセスメモリの該対応するページアドレスに
   関連する該主メモリの該ページをアクセスするために十
   分であるかどうかを判断するために該主メモリの該ペー
   ジの１つに対するアクセス特権を要求アクセス特権と比
   較する手段を備え、 適合があるならば、該仮想アドレスと該内容参照可能メ
   モリのどのエントリとが適合しているかを決定するため
   に、変換されるべき該仮想アドレスと該内容参照可能メ
   モリの内容を比較するステップと、 該内容参照可能メモリの内容と該仮想アドレスとを比較
   する該ステップと並行して、該ランダムアクセスメモリ
   の各エントリに関連するアクセス特権情報を、あるなら
   ば、獲得するステップであって、要求されたアクセス特
   権がページアドレスに関連するページをアクセスするの
   に十分であるかどうかを判断するために該エントリのそ
   れぞれに対するアクセス特権を要求アクセス特権と比較
   するステップを包含するステップと、 該内容参照可能メモリの該適合したエントリに関連して
   ランダムアクセスメモリエントリを選択するステップと
   、 該ランダムアクセスメモリエントリを選択する該ステッ
   プと並行して、該内容参照可能メモリ及び該ランダムア
   クセスメモリの該適合するエントリに関連した該所定の
   論理機能を実行する該手段を選択するステップと、 該ページアドレスを該仮想アドレスと組み合わせて該実
   アドレスを獲得するステップと、該組み合わせるステッ
   プと並行して、該要求されたアクセス特権が該ページを
   アクセスするために十分であるかどうかの該判断を該所
   定の論理機能から獲得するステップ、とを包含する方法
   。 ３、主メモリの仮想アドレスから実アドレスへの変換を
   効率よく提供するための方法であって、該変換は変換索
   引バッファによって行われ、該変換索引バッファは複数
   の該仮想アドレスを記憶するための内容参照可能メモリ
   、複数のページアドレスを記憶するためのランダムアク
   セスメモリ、該仮想アドレスを用いて該内容参照可能メ
   モリを更新するための仮想アドレスバス及び該ページア
   ドレスを用いてランダムアクセスメモリを更新するため
   の更新データバスを備え、該仮想アドレスバスと該更新
   バスは出力マルチプレクサによって結合されており、該
   方法は 該変換が該実アドレスを生じない場合に動作する、変換
   されるべき該仮想アドレスを用いて内容参照可能メモリ
   を更新するステップ及び該仮想アドレスに対応する該ペ
   ージアドレスを用いてランダムアクセスメモリを更新す
   るステップを包含し、該内容参照可能メモリ及び該ラン
   ダムアクセスメモリを更新する該ステップは、該仮想ア
   ドレスを該仮想アドレスバス上、及び該ページアドレス
   を該更新データバス上で該出力マルチプレクサへ送り、
   該仮想アドレスと該ページアドレスを組み合わせて該実
   アドレスを生じるステップを包含する、方法。 ４、主メモリの仮想アドレスから実アドレスへの変換を
   効率よく提供するための変換索引バッファであって、該
   変換索引バッファは、 複数の該仮想アドレスを記憶するための内容参照可能メ
   モリと、 複数のページアドレスを記憶するためのランダムアクセ
   スメモリと、 該仮想アドレスを用いて該内容参照可能メモリを更新す
   るための仮想アドレスバスと、該ページアドレスを用い
   てランダムアクセスメモリを更新するための更新データ
   バスとを備えており、該仮想アドレスバスと該更新デー
   タバスは出力マルチプレクサによって結合され、該マル
   チプレクサは該ページアドレスを該仮想アドレスと組み
   合わせて該実アドレスを生じる、 変換索引バッファ。