JPH03211874A - 不揮発性半導体記憶装置のメモリセル - Google Patents
不揮発性半導体記憶装置のメモリセルInfo
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- JPH03211874A JPH03211874A JP2007815A JP781590A JPH03211874A JP H03211874 A JPH03211874 A JP H03211874A JP 2007815 A JP2007815 A JP 2007815A JP 781590 A JP781590 A JP 781590A JP H03211874 A JPH03211874 A JP H03211874A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
不揮発性半導体記憶装置のメモリセルに関し、低い電圧
でもまた高い電圧でも正常に動作するＥＦＲＯＭセルを
提供することを目的とし、半導体基板にソース、ドレイ
ン領域を形成し、これらのソース、ドレイン領域の間の
半導体基板上に絶縁膜を介してフローティングゲートと
コントロールゲートを設けた不揮発性半導体記憶装置の
メモリセルにおいて、フローティングゲートと容量結合
する第２のコントロールゲートを設け、該第２のコント
ロールゲートに、半導体記憶装置の電源電圧の高、低に
応じて低、高電圧を加えるように構成する。
でもまた高い電圧でも正常に動作するＥＦＲＯＭセルを
提供することを目的とし、半導体基板にソース、ドレイ
ン領域を形成し、これらのソース、ドレイン領域の間の
半導体基板上に絶縁膜を介してフローティングゲートと
コントロールゲートを設けた不揮発性半導体記憶装置の
メモリセルにおいて、フローティングゲートと容量結合
する第２のコントロールゲートを設け、該第２のコント
ロールゲートに、半導体記憶装置の電源電圧の高、低に
応じて低、高電圧を加えるように構成する。
本発明は、不揮発性半導体記憶装置のメモリセルに関す
る。
る。
不揮発性半導体記憶装置の代表的なものとしてＥＦＲＯ
Ｍが広く知られている。
Ｍが広く知られている。
ＥＦＲＯＭは５Ｖ程度の電源で動作するのが一般的であ
るが、電池で動作する小容量機器に取付けるものでは１
．５ｖなどの低電圧で動作することが望まれる。本発明
はか＼る通常電圧（５■）でも低電圧（１，５Ｖ）でも
動作できるＥＦＲＯＭメモリセル構造に係るものである
。
るが、電池で動作する小容量機器に取付けるものでは１
．５ｖなどの低電圧で動作することが望まれる。本発明
はか＼る通常電圧（５■）でも低電圧（１，５Ｖ）でも
動作できるＥＦＲＯＭメモリセル構造に係るものである
。
（従来の技術〕
ＥＦＲＯＭのメモリセルは第３図に示すようなものであ
る。５ＩＪＢはＰ型シリコン基板、ＦＣは例えば多結晶
シリコンからなるフローティングゲート、ＣＧはこれも
多結晶シリコンなどで構成されるコントロールゲート、
Ｓ、Ｄは基板ＳＵＢに例えばヒ素（Ａ ｓ ）イオンを
打込んで形成されるＮ型領域で、ソース領域、ドレイン
領域として機能する。
る。５ＩＪＢはＰ型シリコン基板、ＦＣは例えば多結晶
シリコンからなるフローティングゲート、ＣＧはこれも
多結晶シリコンなどで構成されるコントロールゲート、
Ｓ、Ｄは基板ＳＵＢに例えばヒ素（Ａ ｓ ）イオンを
打込んで形成されるＮ型領域で、ソース領域、ドレイン
領域として機能する。
このメモリセルは、いわばＮチャネルＭＯＳトランジス
タのゲートの下にもう１つのゲート（フローティングゲ
ート）がある構造になっている。
タのゲートの下にもう１つのゲート（フローティングゲ
ート）がある構造になっている。
紫外線を照射するとフローティングゲートＦＣから電荷
が逃げ、ＦＣの電荷がＯになる。この状態でコントロー
ルゲートＣＧに適当な電圧を印加するとトランジスタ（
メモリセル）は導通状態になる。コントロールゲートＣ
ＧとドレインＤに高電圧を印加するとアバランシェブレ
ークダウンが起き、高エネルギを得た電子の一部がフロ
ーティングゲートＦＣに捕られれる。すると、フローテ
ィングゲートＦＧに電荷（電子）があるため闇値が上り
、コントロールゲートＣＣに電圧を印加してもトランジ
スタは導通しない。このフローティングゲー）ＦＣに電
荷あり／なしをデータＩ１０に対応させ、情報記憶（書
込み）、その読出し可能とする。消去は紫外線照射で行
なう。
が逃げ、ＦＣの電荷がＯになる。この状態でコントロー
ルゲートＣＧに適当な電圧を印加するとトランジスタ（
メモリセル）は導通状態になる。コントロールゲートＣ
ＧとドレインＤに高電圧を印加するとアバランシェブレ
ークダウンが起き、高エネルギを得た電子の一部がフロ
ーティングゲートＦＣに捕られれる。すると、フローテ
ィングゲートＦＧに電荷（電子）があるため闇値が上り
、コントロールゲートＣＣに電圧を印加してもトランジ
スタは導通しない。このフローティングゲー）ＦＣに電
荷あり／なしをデータＩ１０に対応させ、情報記憶（書
込み）、その読出し可能とする。消去は紫外線照射で行
なう。
ＥＰＲＯＭはシステムの制御プログラムを格納したり、
大規模なデータを記憶するために利用されることが多い
。このような装置が、ラップトツブ型などで小型化され
電池駆動される場合は、その低電圧でも動作することが
要求される。しかしながら従来のＥＰＲＯＭセルでは、
導通時の閾値ｖｔｈが１゜５■程度と高（，１，５■の
ような低電圧電源での動作に向いていない。
大規模なデータを記憶するために利用されることが多い
。このような装置が、ラップトツブ型などで小型化され
電池駆動される場合は、その低電圧でも動作することが
要求される。しかしながら従来のＥＰＲＯＭセルでは、
導通時の閾値ｖｔｈが１゜５■程度と高（，１，５■の
ような低電圧電源での動作に向いていない。
従来のセル寸法例等を第４図（ａ）（ｂ）に、その等価
回路を第４図（Ｃ）に示す。幅方向ではフローティング
ゲートＦＣとコントロールゲートＣＣは重なっており、
これらの幅Ｗ、は１μｍ、ソースドレインの幅Ｗ２は２
μｍ、、Ｓ、ＤからのＦＣの突出し長Ｗ３は４ｕｍ、Ｃ
ＧとＦＧの間隔ｇＩおよびＦＧとＳＯＢの間隔ｇ２はと
もに３５０人である。
回路を第４図（Ｃ）に示す。幅方向ではフローティング
ゲートＦＣとコントロールゲートＣＣは重なっており、
これらの幅Ｗ、は１μｍ、ソースドレインの幅Ｗ２は２
μｍ、、Ｓ、ＤからのＦＣの突出し長Ｗ３は４ｕｍ、Ｃ
ＧとＦＧの間隔ｇＩおよびＦＧとＳＯＢの間隔ｇ２はと
もに３５０人である。
ＣＧとＦＣとＳＵＢは絶縁層を介して対向しているから
コンデンサになっており、ＣＧとＦＧの容量ＣｃＦ、Ｆ
ＧとＳＵＢの容量ＣＦＳは、第４図（Ｃ）に示すように
直列になっている。フローティングゲートＦＣの電位を
ＶＦＣ１ＦＣ中の電荷をＱ ＦＧ、コントロールゲート
ＣＧの電位をＶＣ（ｉとすると、次式が成立する。
コンデンサになっており、ＣＧとＦＧの容量ＣｃＦ、Ｆ
ＧとＳＵＢの容量ＣＦＳは、第４図（Ｃ）に示すように
直列になっている。フローティングゲートＦＣの電位を
ＶＦＣ１ＦＣ中の電荷をＱ ＦＧ、コントロールゲート
ＣＧの電位をＶＣ（ｉとすると、次式が成立する。
こ＼でＣｃｔ／ （ＣＣＦ＋ＣＦＳ）がＣ比と呼ばれる
。
。
この値が大きい程、導通時すなわちＱＦｃ−０時にＶＦ
Ｃ，がＶＣＧに近い値になり、低電圧動作しやすくなる
。従って低電圧用にはＣ比を大きくしてＶＦＧをＶＣＧ
に近付け、等価的にｖｔｈを下げるとよく、高電圧用に
はこの逆にＣ比を小さ（してｖｔｈを上げればよい。し
かし高／低電圧両用となると、このＣ比変更だけでは対
応できない。
Ｃ，がＶＣＧに近い値になり、低電圧動作しやすくなる
。従って低電圧用にはＣ比を大きくしてＶＦＧをＶＣＧ
に近付け、等価的にｖｔｈを下げるとよく、高電圧用に
はこの逆にＣ比を小さ（してｖｔｈを上げればよい。し
かし高／低電圧両用となると、このＣ比変更だけでは対
応できない。
上記の寸法ではＣｃｙ＝ＩＯ，ＩＩｆＦ 、 ＣＦｓ＝
２．０２ｆＰになる（こ＼でｆ ＝ １０−１５）。こ
のメモリセルはＶｒｃ＝ＩＶで導通ずるトランジスタと
する。導通時はＱ、、＝Ｏであり、非導通時はＦＧに２
５万個の電荷が蓄積されているとする。コントロールゲ
ートＣＧから見たこのトランジスタの閾値ｖｔｈは、導
通状態で１．２■、非導通状態で５．１８Ｖとなり、電
源Ｖｃｃは５■±１０％とすると、Ｖｃｃ＝５゜５ｖの
ときは非導通のはずが導通になり、正常に動作しな（な
ってしまう。
２．０２ｆＰになる（こ＼でｆ ＝ １０−１５）。こ
のメモリセルはＶｒｃ＝ＩＶで導通ずるトランジスタと
する。導通時はＱ、、＝Ｏであり、非導通時はＦＧに２
５万個の電荷が蓄積されているとする。コントロールゲ
ートＣＧから見たこのトランジスタの閾値ｖｔｈは、導
通状態で１．２■、非導通状態で５．１８Ｖとなり、電
源Ｖｃｃは５■±１０％とすると、Ｖｃｃ＝５゜５ｖの
ときは非導通のはずが導通になり、正常に動作しな（な
ってしまう。
第５図に示すように、他の寸法を同じとして、Ｃ比を小
にすべく、Ｓ、ＤからのＦＣの突出長Ｗ。
にすべく、Ｓ、ＤからのＦＣの突出長Ｗ。
を２μｍと、第４図の場合の半分にすると、ＣＣＦ＝６
．０７ｆＦとなり（Ｃｒｓ＝２．０２ｆＦテ不変）、コ
ントロールゲートＣＧからみたｖｔｈは導通状態で１，
３３■、非導通状態で７．９３Ｖとなり、Ｖｃｃ＝５Ｖ
±１０％では正常動作するが、Ｖｃｃ＝１．５±１０％
のような低電圧電源では、Ｖｃｃ＝１．３５Ｖのときは
上記１．３３Ｖと殆んど差がなくなり、導通状態になら
ない恐れがある。
．０７ｆＦとなり（Ｃｒｓ＝２．０２ｆＦテ不変）、コ
ントロールゲートＣＧからみたｖｔｈは導通状態で１，
３３■、非導通状態で７．９３Ｖとなり、Ｖｃｃ＝５Ｖ
±１０％では正常動作するが、Ｖｃｃ＝１．５±１０％
のような低電圧電源では、Ｖｃｃ＝１．３５Ｖのときは
上記１．３３Ｖと殆んど差がなくなり、導通状態になら
ない恐れがある。
〔発明が解決しようとする課Ｂ］
このようにＥＰＲＯＭセルではＣ比を大にすると導通／
非導通状態のｖｔｈが下って高電圧動作に支障を生じ、
Ｃ比を小にすると導通／非導通状態のｖｔｈが」二って
低電圧動作に難がある。
非導通状態のｖｔｈが下って高電圧動作に支障を生じ、
Ｃ比を小にすると導通／非導通状態のｖｔｈが」二って
低電圧動作に難がある。
電源に低、高電圧があるなら、ＥＦＲＯＭを高電圧用と
低電圧用に分けて、製作し、それぞれに適したものを使
用するのも一方法であるが、これでは２種類のＥＦＲＯ
Ｍを作らねばならず、不経済である。
低電圧用に分けて、製作し、それぞれに適したものを使
用するのも一方法であるが、これでは２種類のＥＦＲＯ
Ｍを作らねばならず、不経済である。
そこで本発明は、低い電圧でもまた高い電圧でも正常に
動作するＥＰＲＯＭセルを提供することを目的とするも
のである。
動作するＥＰＲＯＭセルを提供することを目的とするも
のである。
１課題を解決するための手段］
第１図に示すように本発明では第２のコントロールゲー
トＣＧ ｚを設ける。第１図（ａ）は概略平面図で、こ
の図のＡ−Ａ線断面が第１図（ｂ）、Ｂ−Ｂ線断面が第
１図（Ｃ）である。本例では第２のコントロールゲート
ｃｃ、は基板Ｓ Ｕ Ｂに形成した拡散層（ＰＭ板なら
Ｎ型層）であるが、これは第１図（ｅ）に示すように基
板上の配線であってもよい。
トＣＧ ｚを設ける。第１図（ａ）は概略平面図で、こ
の図のＡ−Ａ線断面が第１図（ｂ）、Ｂ−Ｂ線断面が第
１図（Ｃ）である。本例では第２のコントロールゲート
ｃｃ、は基板Ｓ Ｕ Ｂに形成した拡散層（ＰＭ板なら
Ｎ型層）であるが、これは第１図（ｅ）に示すように基
板上の配線であってもよい。
このメモリセルの等価回路は第１図（ｄ）に示す如くで
、第１のコントロールゲートＣＧ、がフローティングゲ
ートＦＣに対して容量ＣＣＦＩを持ち、第２のコントロ
ールゲートＣＧ、がフローティングゲー）ＦＧに対して
容量ＣＣＦＺを持つ。
、第１のコントロールゲートＣＧ、がフローティングゲ
ートＦＣに対して容量ＣＣＦＩを持ち、第２のコントロ
ールゲートＣＧ、がフローティングゲー）ＦＧに対して
容量ＣＣＦＺを持つ。
〔作用）
コントロールゲートを２つ設け、これらに電圧ＶＣＧ１
．■ＣＣ２を加えると、フローティングゲートＦＣの電
圧ＶＦＧは次式の如くなる。
．■ＣＣ２を加えると、フローティングゲートＦＣの電
圧ＶＦＧは次式の如くなる。
この第１．第２のコントロールゲートの電圧Ｖ ＣＧＩ
、 Ｖ ＣＧ２を電源高電圧、低電圧で変えることによ
り、高電圧でも、低電圧でも正常に動作するＥＰＲＯＭ
セルが得られる。
、 Ｖ ＣＧ２を電源高電圧、低電圧で変えることによ
り、高電圧でも、低電圧でも正常に動作するＥＰＲＯＭ
セルが得られる。
例えばＣｃｒ＋＝８．０９ｆＦ、 Ｃｃｐｚ＝２．０２
ｆＦ、 ＣＦＳ−２，０２ｆＦとし、メモリセルはＶｐ
ｃ＝ＩＶで導通ずるトランジスタとすると、導通／非導
通時の第１コントロールゲー）ＣＧ、から見た閾値ｖｔ
ｈは、電源Ｖｃｃ＝５Ｖのとき、Ｖｃａｚ＝ＯＶとする
と、導通状態（ＱＦＧ＝ｏ）で１．４９Ｖ、非導通状態
（Ｑ、。
ｆＦ、 ＣＦＳ−２，０２ｆＦとし、メモリセルはＶｐ
ｃ＝ＩＶで導通ずるトランジスタとすると、導通／非導
通時の第１コントロールゲー）ＣＧ、から見た閾値ｖｔ
ｈは、電源Ｖｃｃ＝５Ｖのとき、Ｖｃａｚ＝ＯＶとする
と、導通状態（ＱＦＧ＝ｏ）で１．４９Ｖ、非導通状態
（Ｑ、。
＝２５ＸｌＯ’電子）で６．４２Ｖとなり、Ｖｃｃが１
０％範囲で増減しても何ら支障なく、正常に動作する。
０％範囲で増減しても何ら支障なく、正常に動作する。
またＶｃｃ＝ １．５ Ｖ時は、Ｖ ｃｃｚ＝ １．５
Ｖとすると、ＣＧ１から見たｖｔｈは導通状態で１．
２Ｖ、非導通状態で５．１８ Ｖとなり、Ｖｃｃが１０
％範囲で増減しても、正常に動作する。
Ｖとすると、ＣＧ１から見たｖｔｈは導通状態で１．
２Ｖ、非導通状態で５．１８ Ｖとなり、Ｖｃｃが１０
％範囲で増減しても、正常に動作する。
〔実施例］
このメモリセルの寸法例を挙げると、第１図（ａ）のＷ
Ｌ即ちＦＣ，ＣＧ、の幅は１μｍ、Ｗｚ即ちソース／ド
レインの幅は２μｍ、Ｓ、ＤからのＦＧの突出長Ｗ６は
１μｍ、Ｓ、ＤとＣＣ，の間隔Ｗ４は２ Ｊ！７ ｍ、
ＣＧ２の幅Ｗ、は２ａｍ、ＣＧｚからのＦＣの突出長
Ｗ７は１μｍである。ＦＧの長さはこれらの和で８μｍ
である。またＣＧ、とＦＧの間隔ｇ１と、ＦＣとＳＵＢ
の間隔ｇ２は、共に３５０人である。
Ｌ即ちＦＣ，ＣＧ、の幅は１μｍ、Ｗｚ即ちソース／ド
レインの幅は２μｍ、Ｓ、ＤからのＦＧの突出長Ｗ６は
１μｍ、Ｓ、ＤとＣＣ，の間隔Ｗ４は２ Ｊ！７ ｍ、
ＣＧ２の幅Ｗ、は２ａｍ、ＣＧｚからのＦＣの突出長
Ｗ７は１μｍである。ＦＧの長さはこれらの和で８μｍ
である。またＣＧ、とＦＧの間隔ｇ１と、ＦＣとＳＵＢ
の間隔ｇ２は、共に３５０人である。
第２図にこのメモリセルを用いた記憶装置を示す。１０
はセルマトリンクスであり、第１図のメモリセルＭ、、
、Ｍ、□、・・・・・・を、ワードＭＷ Ｌ 、、 Ｗ
Ｌ２＋・・・・・・とビット線Ｂ Ｌ １． Ｂ Ｌ
ｚ、・・・・・・の各交点に配列してなる。詳しくは、
メモリセルＭ、１のドレインＤがＢＬ、に接続され、第
１コントロールゲートＣＧ、がワード線ＷＬ、に接続さ
れる（ＷＬとＣＧ、は一体）。他のメモリセルＭ１□、
・・・・・・もこれに準する。各メモリセルの第２コン
トロールゲートＣＧ２は切替線ＳＬに接続され（ＣＧ２
とＳＬは一体）、切替線ＳＬはＣＭＯＳインバータ１８
の出力端に接続される。１２はワード線ＷＬ、、ＷＬ
２＋・・・・・・の選）Ｒを行なうＸデコーダ、１６は
Ｙデコーダで、ビット線ＢＬ、、ＢＬ、、・・・・・・
の選択を行なうＹデー１−１４をオン／オフする。
はセルマトリンクスであり、第１図のメモリセルＭ、、
、Ｍ、□、・・・・・・を、ワードＭＷ Ｌ 、、 Ｗ
Ｌ２＋・・・・・・とビット線Ｂ Ｌ １． Ｂ Ｌ
ｚ、・・・・・・の各交点に配列してなる。詳しくは、
メモリセルＭ、１のドレインＤがＢＬ、に接続され、第
１コントロールゲートＣＧ、がワード線ＷＬ、に接続さ
れる（ＷＬとＣＧ、は一体）。他のメモリセルＭ１□、
・・・・・・もこれに準する。各メモリセルの第２コン
トロールゲートＣＧ２は切替線ＳＬに接続され（ＣＧ２
とＳＬは一体）、切替線ＳＬはＣＭＯＳインバータ１８
の出力端に接続される。１２はワード線ＷＬ、、ＷＬ
２＋・・・・・・の選）Ｒを行なうＸデコーダ、１６は
Ｙデコーダで、ビット線ＢＬ、、ＢＬ、、・・・・・・
の選択を行なうＹデー１−１４をオン／オフする。
各メモリセルのソースＳはグランドに接続されるが、こ
れは第２図（ｂ）に示すようにグランド線ＧＮＤにより
行なわれる。この第２図（ｂ）の斜線部はフローティン
グゲートＦＣである。
れは第２図（ｂ）に示すようにグランド線ＧＮＤにより
行なわれる。この第２図（ｂ）の斜線部はフローティン
グゲートＦＣである。
この記憶装置を高電圧電源で動作させるときは信号φを
Ｈ（ハイ）レヘルにし、Ｐチ・ヤネルトランジスタＱ１
をオフ、ＮチャネルトランジスタＧ２をオンにし、切替
線ＳＬ従って第２コントロールゲートＣＧ２をＯＶにす
る。この記憶装置を低電圧で動作させるときは信号φを
Ｌにし、トランジスタＱ１をオン、Ｇ２をオフにして、
切替線Ｓ１、を電源電圧Ｖｃｃ（これは５■または］、
５■、こ＼では１．５ Ｖ ）にする。これで前述のよ
うに高電圧でも低電圧でも正常に動作できる。
Ｈ（ハイ）レヘルにし、Ｐチ・ヤネルトランジスタＱ１
をオフ、ＮチャネルトランジスタＧ２をオンにし、切替
線ＳＬ従って第２コントロールゲートＣＧ２をＯＶにす
る。この記憶装置を低電圧で動作させるときは信号φを
Ｌにし、トランジスタＱ１をオン、Ｇ２をオフにして、
切替線Ｓ１、を電源電圧Ｖｃｃ（これは５■または］、
５■、こ＼では１．５ Ｖ ）にする。これで前述のよ
うに高電圧でも低電圧でも正常に動作できる。
このＥ Ｆ ＲＯＭの読出しは既知のそれと同様で、Ｘ
デコーダ１２によりワード線を選択して例えばＷＬ、を
ＶＣＣにし、またＹデコーダ１６によりビット線を選択
して例えばＢＬ、を図示しないセンスアンプへ接続し、
こうして本例ではメモリセルＭ１を選択し、このメモリ
セルのフローティングゲートに電荷が注入されておれば
オフ、注入されていなければオンになって、ビット線Ｂ
Ｌ、に電流が流れまたは流れないから、これにより記憶
データを読出ず。既知のｌＥＰＲＯＭと異なるのは、電
源Ｖｃｃが高電圧ならφをＨ１低電圧ならφをＬにする
点である。
デコーダ１２によりワード線を選択して例えばＷＬ、を
ＶＣＣにし、またＹデコーダ１６によりビット線を選択
して例えばＢＬ、を図示しないセンスアンプへ接続し、
こうして本例ではメモリセルＭ１を選択し、このメモリ
セルのフローティングゲートに電荷が注入されておれば
オフ、注入されていなければオンになって、ビット線Ｂ
Ｌ、に電流が流れまたは流れないから、これにより記憶
データを読出ず。既知のｌＥＰＲＯＭと異なるのは、電
源Ｖｃｃが高電圧ならφをＨ１低電圧ならφをＬにする
点である。
切替線ＳＬへ与える電圧はＶｃｃと０■の他に、（２）
式のＶＦＧを適当値にする他の電圧（Ｖ ｃｃと０■の
間の電圧など）であってもよい。
式のＶＦＧを適当値にする他の電圧（Ｖ ｃｃと０■の
間の電圧など）であってもよい。
Ｃ発明の効果〕
以上説明したように本発明によれば、高電圧でも低電圧
で動作するＥＦＲＯＭが得られる。高／低電圧作用の第
２のコントロールゲートの配線は各メモリセルに共通で
よいから、配線をそれ程複雑化することはない。
で動作するＥＦＲＯＭが得られる。高／低電圧作用の第
２のコントロールゲートの配線は各メモリセルに共通で
よいから、配線をそれ程複雑化することはない。
第１図は本発明の原理図
第２図は本発明の詳細な説明図、
第３図はＥＦＲＯＭの説明図、
第４図および第５図はＥＦＲＯＭセルの寸法等の説明図
である。 第１図でＳＵＢは半導体基板、Ｓはソース領域、Ｄはド
レイン領域、ＦＧはフローティングゲート、ＣＧ、、Ｃ
Ｇ２ は第１゜ 第２のコントロールゲート である。 出 願 人 イｒ 士 通 株 式 ％式％ 本発明の原１１Ｂ！図 第１図 本発明の詳細な説明図 第２図 第３図 第４図
である。 第１図でＳＵＢは半導体基板、Ｓはソース領域、Ｄはド
レイン領域、ＦＧはフローティングゲート、ＣＧ、、Ｃ
Ｇ２ は第１゜ 第２のコントロールゲート である。 出 願 人 イｒ 士 通 株 式 ％式％ 本発明の原１１Ｂ！図 第１図 本発明の詳細な説明図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、半導体基板にソース、ドレイン領域を形成し、これ
らのソース、ドレイン領域の間の半導体基板上に絶縁膜
を介してフローティングゲート（ＦＧ）とコントロール
ゲート（ＣＧ＿１）を設けた不揮発性半導体記憶装置の
メモリセルにおいて、フローティングゲートと容量結合
する第２のコントロールゲート（ＣＧ＿２）を設け、 該第２のコントロールゲートに、半導体記憶装置の電源
電圧の高、低に応じて低、高電圧を加えるようにしたこ
とを特徴とする不揮発性半導体記憶装置のメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007815A JPH03211874A (ja) | 1990-01-17 | 1990-01-17 | 不揮発性半導体記憶装置のメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007815A JPH03211874A (ja) | 1990-01-17 | 1990-01-17 | 不揮発性半導体記憶装置のメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211874A true JPH03211874A (ja) | 1991-09-17 |
Family
ID=11676093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007815A Pending JPH03211874A (ja) | 1990-01-17 | 1990-01-17 | 不揮発性半導体記憶装置のメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211874A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| JP2000200843A (ja) * | 1998-12-04 | 2000-07-18 | Gatefield Corp | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| US6456533B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
-
1990
- 1990-01-17 JP JP2007815A patent/JPH03211874A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
| JP2000200843A (ja) * | 1998-12-04 | 2000-07-18 | Gatefield Corp | 書き込み可能埋込ビット線を有する改善された不揮発性再書き込み可能インタ―コネクトセル |
| US6456533B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
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