JPH03212688A - 特別効果を与える実時間ビデオ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技権分災 本発明は、ビデオ信号変換器に関するものであって、更
に詳細には、ビデオ入力信号を受は付は且つそれらを異
なったスキャン速度を持ったビデオモニター上に表示さ
せるべく変換し且つ表示上特別の効果を与える汎用スキ
ャン変換器に関するものである。

従】ｕ【１ 種々のタイプのビデオ変換器が公知である。典型的なビ
デオ変換器においては、ビデオ入力信号があるスキャン
速度で供給され、且つ該ビデオ変換器内のプロセサがそ
の入力ビデオデータを変換器へ転送する。該変換器は、
デジタル形態に変換されたその情報をモニターへ供給し
、該モニター上で異なったスキャン速度で表示させる。

典型的に、この変換は、実時間ではない。何故ならば、
その変換は、最初に、ビデオ信号の全ての赤成分を変換
し、次いで全ての緑成分を変換し、次いで最後に全ての
青成分を変換するものだからである。

このタイプのスキャン変換は、実行上比較的廉価である
が、非常に速度が遅い。

別のタイプのビデオ変換器は、時間ベース変換器（ＴＢ
Ｃ）と呼ばれるものであり、この場合、ビデオ信号は、
電荷結合素子（ＣＯＤ）回路を使用して、アナログ形態
で格納される。従って、入力フレームの全体は実時間速
度で格納される。ＣＣＤの出力は、異なった速度でシフ
トし、従ってスキャン変換を与える。別のタイプのビデ
オ変換器においては、入力ビデオデータは、減少した分
解能又は減少したカラー品質で成分（通常、黒及び白成
分のみか、又はカラー成分）で採取される。

該データは、従来バーストモードと呼ばれているモード
で転送され、そのモードでは、入力回路が、情報を、シ
ステムデータバスを介してビデオ回路へ転送することを
可能とする。このタイプのスキャン変換器は、何等かの
汎用適用を有している。

何故ならば、それは、殆どいずれの種類の回路への転送
も可能とするからである。それは、スキャン変換器内の
ソフトウェアがハードウェアメモリ位置を記憶せねばな
らないという欠点を有している。典型的に、このシステ
ムによって与えられる分解能は、非常に劣っており、比
較的少量の情報を実時間で転送することが可能であるに
過ぎない。

別のタイプの変換器は、ビデオカードであり、それは、
ある一つの速度でビデオフレームを格納し、次いで高価
なマルチスキャンモニターを使用することにより、格納
したビデオフレームを非インターレース速度で出力する
ことを可能とする。

別の欠点としては、ビデオカードは、２つのスキャン速
度の間を移行すべく継続的にプログラムされねばならな
いことである。この変換器は、実時間表示を与えるもの
ではない。

従って、従来技術においては、ホストコンピュータによ
って使用するために及び異なったスキャン速度のビデオ
モニター上で表示すべく、即ちインターレースビデオか
ら非インターレースビデオとするためにデジタル出力信
号を与える真の意味での実時間ビデオ変換技術は与えら
れていない。

変換器からのデジタル出力データを必要とするコンピュ
ータビデオシステムにおいて使用するために使用可能な
高分解能且つ高速度のビデオ変換器は存在しない。

目　　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ビデオ入力信号を受
は付は且つそれを異なったスキャン速度を持ったビデオ
モニター上で表示することを可能とし、その際に表示に
特別の効果を与えることを可能とする汎用のスキャン変
換器及び変換方法を提供することを目的とする。

盈−双 本発明によれば、汎用ビデオスキャン変換器が提供され
、それは、ＮＴＳＣ，ＰＡＬ、ＥＧＡ、ＶＧＡ、又は典
型的にはＲＧＢＳ、Ｓ−ビデオ又は複合形態でのその他
のスタンダードなビデオ入力を受は付け、且つこれらの
ビデオ入力を表示するために変換し、且つそれらをウィ
ンドとして非インターレースビデオモニター上に重畳さ
せる。

本発明によれば、アップスキャン（ｕｐｓｃａｎ）速度
は、フレームバッファ分解能に依存する。アップスキャ
ン変換器は、低スキャン周波数のビデオを受は付け、且
つそれをビデオ情報を喪失することなしに高スキャン速
度のモニター上に表示することを可能とする。幾つかの
動作モードが与えられており、連続フレームグラピング
（ｇｒａｂｂｉｎｇ、即ち掴み取り）、単一フレームグ
ラピング（即ち、グラブ−ホールド、乃至は掴み取り一
保持）、及びダイナミックスケーリング等の動作モード
を包含している。これらの各モードは、ウィンド寸法決
定及びビデオスクリーン内でのウィンド位置をユーザの
制御下とすることを可能とする。

本発明に基づいて提供される装置は、好適には、高分解
能画像を与える実時間ビデオ変換器である。

本発明によれば、入力ビデオ信号が与えられたレート即
ち速度で本装置によって受は取られ、且つ変換後に、入
力信号のものと異なったスキャン速度及び異なった分解
能を持ったモニター上に実時間で表示させる。本発明の
１実施例によれば、各画素（ピクセル）は２４ビツトで
表示される。従って、ａｆｉ色ビデオカラーの各々に対
するビデオ信号に８ビツトが与えられる。これは、各ビ
デオカラー成分に対して２５６（２”）強度レベルを与
える。従って、各画素は、１６，７７７．２１６（即ち
２５６”）個のカラー、のいずれか１つとすることが可
能である。

従来公知の如く、Ｓビデオは、広がりつつあるスタンダ
ード（基準）であり、それは、テレビに写しだされる画
像の品質を改善するために、市販の中間品質のビデオテ
ープレコーダで使用されるものである。Ｓビデオは、ク
ロミナンスとルミナンス（輝度）とを包含する２ワイヤ
基準である。

更に、典型的なテレビはインターレース型モニターであ
り、その場合、各画面は、スクリーンの１つのパスにお
いて全ての奇数ラインが描かれ、次いで第２のパスにお
いて、偶数ラインがスクリーン上に描かれることによっ
て、描写される。従って、フレーム全体を完成するのに
は、２つのフィールド、即ちパスを必要とする６非イン
ターレース型モニターは、従来高分解能モニターであり
、その場合、画面全体は１つの完全なパスで描写され、
従ってフリッカ−と呼称されるスクリーンリフレッシュ
の人工的な影響は除去される。又、連続フレームグラピ
ングは、連続的に入力情報を変換し且つそれを非インタ
ーレース型モニター上に表示するプロセスである。典型
的なテレビ放送の如く、連続という用語は、このプロセ
スが実時間で行われるという事実のことを意味している
。単一フレームのグラブ−アンド−ホールド（ｇ　ｒ　
ａｂ　　ａｎｄ　　ｈｏｌｄ）ということは、−度に１
つのフレームを取るか又は幾つかのフレームを観察し且
つその特定の１つ又は幾つかのフレームに凍結すること
を意味している。典型的には、このことは、例えばディ
スクドライブ等のコンピュータメモリ装置内に特定のフ
レームを格納するために行われる。このプロセスは、テ
ープ編集又はフレーム編集及びアニメーション用に有用
である。

ダイナミックスケーリングとは、フルサイズのスクリー
ン画像を寸法を小さくして表示するプロセスを意味して
いる。

本発明によれば、ビデオ画像を最初にデジタル形態へ変
換し、次いで該デジタルデータを画素バッファへ供給す
る。該デジタルビデオデータを、入力ビデオデータと同
期する速度で制御ラインを介して画素バッファへ書き込
む。制御シーケンサが、画素バッファ八書込パルスを供
給し、それは画素バッファの充填を開始する。該制御シ
ーケンサは、又、該データを画素バッファから読み取る
速度を制御する。データが画素バッファから抽出される
と、制御シーケンサは、同時的に、フレームバッファ制
御ラインをトグル動作すると共に、画素バッファデータ
を、フレームバッファデータバスを介して、フレームバ
ッファ内に書き込む。

ホストプロセサは、任意の時間において、アドレス発生
器内に異なったスタートアドレスをロードすることによ
って、変換したビデオのスクリーン位置を変化させるこ
とが可能である。該ホストプロセサは、又、該変換をス
タート及びストップさせることが可能であり、又、変換
したビデオ画像のウィンド寸法をダイナミックにスケー
ル、即ち拡縮させることが可能である。該フレームバッ
ファは、例えば従来コンピュータ内に設けられる如く、
変換したビデオ信号をモニター及び／又はデジタルメモ
リ装置へ供給する。

失凰豊 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図は、本発明の１実施例に基づいて構成された変換
器を示した概略ブロック図である。図示した如く、デジ
タルビデオデータ、即ちホストから又は従来のビデオア
ナログ信号フォーマットから既にデジタル形態へ変換さ
れているデータは、ライン２上を画素バッファ４へ送給
される。画素バッファ４は、フレームバッファデータバ
ス６上のデータを従来のフレームバッファ８へ供給する
。

フレームバッファ８は、従来「ダム（ｄｕｍｂ）Ｊフレ
ームバッファ、即ち内蔵されたインテリジェンスを有す
ることのないフレームバッファと呼ばれる要素を有して
いる。従来公知の如く、フレームバッファ８は、ビデオ
ＲＡＭ　（ＶＲＡＭ）　、ビデオＲＡＭ制御器、及びデ
ジタル・アナログ出力変換器等を有している。更に、フ
レームバッファ８内には、これらの構成要素を一体的に
リンクし、且つＶＲＡＭの内容をモニター１２上に表示
するためのタイミング回路が設けられている。

従って、該データは、フレームバッファ８内のビデオＲ
ＡＭ内に書き込まれ、ビデオＲＡＭの出力はフレームバ
ッファ８内の従来のデジタル・アナログ変換器（不図示
）へ供給され、且つ該デジタル・アナログ変換器の出力
はビデオモニター１２へ供給されて、画像を表示する。

従って、フレームバッファ８の出力は、モニター１２の
スクリーンをビデオＲＡＭ内に格納されているデータで
連続的にリフレッシュする。画素バッファ４は、好適に
は、ビデオデジタルデータ情報の幾つかの画素（１実施
例においては６４画素）を保持するのに十分な格納能力
を有している。画素バッファ８内のデータのステータス
（即ち、フレームバッファ８へ書き込むことが可能な画
素バッファ４内にデータが成るか否か）が、ステータス
ライン１６上の画素及びフレームバッファ制御シーケン
サ１４へ供給される。制御シーケンサ１４は、好適には
、クロック信号１８の形態でのタイミング信号、及び水
平及び垂直同期信号２ｏが供給される。

更に、フレームバッファ８がビジーであるか否かを表す
フレームバッファ８からのフレームバッファビジーステ
ータス信号２２も制御シーケンサ１４へ供給される。

画素バッファ１４は、好適には、デジタル化されたビデ
オデータの画素当たり２４個のビットを有することが可
能である（しかし、それに制限されるものではない）。

フレームバッファデータバス６への画素バッファ１４の
出力は、好適には、各８ビツトの赤、緑及び青のデータ
を有している。

赤チャンネル（不図示）は、好適には、最小桁バイトで
あり且つデータビット０乃至７上に存在する。緑チャン
ネル（不図示）は、好適には、データビット８乃至１５
上にあり、且つ青チャンネル（不図示）データビット１
６乃至２３上にある。

データビット２４乃至３１は、典型的には、使用されな
い。

ホストプロセサは、スキャン変換が進行中に、プロセサ
アドレス／データ／制御バス２３上の信号をフレームバ
ッファ８へ供給することによってフレームバッファ８内
のＶＲＡＭへ直接アクセスすることも可能である。この
マルチタスクの特徴は、スキャン変換を、フレームバッ
ファ８への直接的ホストアクセスと共存することを可能
とし、且つ幾つかの動作モードを有している。これらの
種々のモードは、どれほどの時間フレームバッファ８が
、ホストアクセスに対してスキャン変換に割り当てるべ
きであるかをユーザが選択することを許容する（即ち、
１実施例においては、該モードは、スキャン変換が、９
５％、５０％、３０％又は２０％の時間実行され、残り
の時間が直接的ホストアクセスである）。

このマルチタスク特徴は、ホスト対フレームバッファ８
アクセス期間中にバス２３上のプロセサアドレス、デー
タ及び制御信号をラッチ（保持）することによって達成
される。次いで、該ホストは、典型的には２０マイクロ
秒である所定の期間の間オフ状態に保持される。次いで
、フレームバッファ８が、ライン２２上のプレームバッ
ファビジー信号をアサート、即ち活性化させ、次いで、
ホストトランザクションが行われる。実際のトランザク
ション期間中、画素バッファ４は、データのバックアッ
プを開始する。これは問題ではない。

何故ならば、ビデオブランキング期間中、画素バッファ
４は空にするのに十分な時間を有しているからである。

スキャン変換専用の時間の割合が５０％未満に選択され
ると、変換器は、減少された速度（非実時間）で動作す
る。即ち、一つ置きのフレームが変換される。このこと
は、ホストプロセサがフレームバッファ８の完全な制御
を有する場合の一層長い時間を許容する。

本変換器の動作は、制御シーケンサ１４の制御レジスタ
内に位置されているスタートビットをクリアする（ゼロ
にセットする）ことによってボルト、即ち停止される。

制御シーケンサ１４は、フレームバッファ制御ライン２
８上のフレームバッファ８ヘコマンドを発行する。これ
らの制御ライン２８は、画素バッファ４データをＶＲＡ
Ｍ内に書き込むために必要とされるＶＲＡＭタイミング
を発生する。

制御シーケンサ１４は、通常、アイドル（ＩＤＬＥ）状
態にある。スタートビットが１にセットされると、制御
シーケンサ１４は、バッファ読取／書込ライン１５、ス
テータスライン１６、出方イネーブル（ＯＥ）制御ライ
ン、１７を使用して、画素バッファ４の全ての側面を制
御する。フレームバッファスクリーンリフレシュ／転送
サイクル期間中、フレームバッファビジービット（ライ
ン２２上）は１の値となる。このことは、制御シーケン
サ１４に警告を与え、且つ制御シーケンサ１４をして一
時的にシャットダウンさせ、即ちトライステート条件と
させ、且つ全ての出力信号６゜２８．３７は、不活性状
態となる。このことは、この時に、プロセサがフレーム
バッファ８の制御を取り戻すことを可能とさせる。

然し乍ら、画素バッファ４は、データで充填され続け、
且つバックアップを開始する。然し乍ら、このことは、
問題ではない。何故ならば、各入力ビデオスキャンライ
ンの終わりにおける従来のブランキング期間中に、画素
バッファ４は、そのデータをフレームバッファ８ヘアン
ロードさせるのに十分な時間を有しているからである。

画素バッファ４が、それが新たなビデオスキャンライン
のスタートにおいて空ではない点にまでバックアップさ
れると、制御シーケンサ１４が、リセットライン（バッ
ファＲ／Ｗライン１５のひとつ）上にコマンドを与える
ことによって画素バッファ４の内容をクリアする。制御
シーケンサ１４は、ストップ／スタートライン３０、ア
ドレス制御ライン３２、出力イネーブル（ＯＥ）制御ラ
イン３４によって、アドレス発生器３６へ接続されてい
る。

アドレス発生器３６内のアドレスレジスタ（第６図参照
）は、スキャンされるべきウィンドの左上角部に対応す
るリニアアドレス値−好適には１゜１５２である何等か
の値を有する読取／書込レジスタである。

該アドレスレジスタの出力は、アドレス発生器ブロック
内に位置されている加算器へ供給される。

該加算器は、前の内部の計算されたアドレスに基づいて
全てのスキャンラインのスタートアドレスを計算する。

奇数フィールドの最初のラインを除いて、１実施例にお
いては２，３０４である値を、全ての新たなスキャンラ
インのスタートにおける内部的に計算されたアドレスへ
加算される。奇数フィールドの最初のラインにおいて（
従来、奇数及び偶数フィールドが交互に与えられて１つ
のスクリーン画像を形成している）、値（１実施例にお
いては１，１５２）が該内部的に計算されたアドレスへ
加算される。この値１，１５２は、１つのタイプのモニ
ターに対してライン当たりの可視水平画素数である。こ
の加算の結果は、アドレス発生器内のカウンタ内にロー
ドされる。該カウンタは、制御シーケンサ１４の制御下
において、フレームバッファ８へ書き込まれるべき全て
の画素に対して１だけインクリメントされる。従って、
該カウンタは、インクリメントされるアドレスを発生し
、それはフレームバッファアドレスバス３７上をフレー
ムバッファ８へ供給される。前述した如く、アドレス発
生器３６は、該プロセサによって供給される制御信号２
６の制御下にある。アドレス発生器３６の入力端は、又
、プロセサアドレス／データバス２４へ接続されており
、従ってアドレス発生器３６は、そのスタートアドレス
に対してプログラムすることが可能である。

次に、第２図に概略ブロック図で示した本発明の別の実
施例について説明すると、この実施例においては、付加
的な回路及びユーザインターフェースが設けられている
。

第２図に示した如く、種々のタイプのビデオアナログ入
力信号４４、即ちＲＧＢＳ、Ｓビデオ、及び複合ビデオ
がＤＣ回復及びデコーダ回路４６へ供給される。ＲＧＢ
Ｓ信号はＲＧＢ　（Ｒｅｄ即ち赤、Ｇｒｅｅｎ即ち緑、
及びＢｌｕｅ即ち青）及び同期（Ｓｙｎｃｈｒｏｎｉｚ
ａｔｉｏｎ）のことを意味しており、これはスタンダー
ドなＲＧＢＳ信号である。Ｓビデオは、前述した如く、
スーパービデオ（Ｙ／Ｃ）である。複合ビデオは、従来
の１ワイヤビデオ伝送（全世界を通じて受は入れられて
いるテレビフォーマット）であり、その場合、クロミナ
ンス及び輝度成分は単一の導体上に一体的に多重化され
る。従って、本発明によれば、第２図に示した実施例は
、これら３つのタイプの全てのビデオ信号を受は付ける
ことが可能である。本発明によれば、その他のタイプの
アナログビデオ信号を変換させることも可能である。

ＤＣ回復とは、入力ビデオ信号の電圧レベルを特定のＤ
Ｃ電圧バイアスレベルから基準電圧レベルへ変化させる
ＤＣ回復プロセスのことを意味している。従って、電圧
対電圧レベル調節が、全てのスキャンラインにおいてダ
イナミックな態様で与えられており、従って画像が一層
明るくなったり又は暗くなったりすると、この作用はＤ
Ｃ信号レベルに影響を与えることはない。殆どの場合に
、この入力信号はＡＣ結合型であるから、完全なりＣ成
分、典型的には１．Ｏｖオフセット、が除去され、且つ
その信号は、好適には３．５ｖであるデコーダ回路に便
利なバイアスレベルでフロートする。

ブロック４６内のビデオデコーダは、複合ビデオ、又は
Ｓビデオ又はＲＧＢＳ信号をレッド（赤）とグリーン（
緑）とブルー（青）の成分へ変換することを必要とする
アナログ成分を有している。

ブロック４６のデコーダは、更に、ＲＧＢＳビデオ源及
び上述した如きその他のタイプのビデオもスイッチイン
する従来のビデオスイッチを有している。デコードされ
た赤、緑及び青の成分５０は、画素バッファブロック５
２及びＡＤＣ内の従来のアナログ・デジタル変換器（Ａ
ＤＣｓ）へ供給される。各ＲＧＢＳ信号成分は、ブロッ
ク５２内において８ビツト値にデジタル化される。従来
、０の値が黒であり、且つＦＦの値がフルオン、即ち最
大信号強度である。

デコーダ４６は、更に、電圧制御型クリスタルオシレー
タ（ｖｃｘｏ）及びローバスト（ｒｏｂｕｓｔ、即ち堅
牢な）位相検知器回路５６に対して条件付き水平同期パ
ルス（Ｃ８ＹＮＣ）を供給する。これらのｖｃｘｏ及び
ローバスト位相検知器５６は従来公知である。ｖｃｘｏ
はシステムクロック信号及びサンプルクロック信号５８
をＡＤＣｓ及び制御シーケンサ６２へ供給する。ＶＣＸ
Ｏは、入力条件付水平同期パルス（Ｃ８ＹＮＣ）５４ヘ
フエーズロツクされる。ＶＣＸＯはクロック信号５８を
発生し、そ九は１本発明の１実施例に従えば、水平同期
パルス（Ｃ５ＹＮＣ５４）よりも７７６倍早い（ＮＴＳ
Ｃの場合）か又は９４４倍早い（ＰＡＬの場合）。これ
らのクロック信号周波数は、夫々、１２．２０９８ＭＨ
ｚ及び１４．７５０ＭＨｚの周波数に対応する。

ブロック５６内のローバスト位相検知器は、インテリジ
ェント位相検知を可能とする内部処理を具備する回路で
ある。従って、基準信号（即ち、Ｃ３ＹＮＣ信号５４）
がしばらくの間体止すると、ローバスト位相検知器は、
バウンスオーバする、即ち該信号の欠落部分に亘ってフ
ライホイール動作する。従って、入力基準信号５４内の
僅かな中断を許容される。更に、ローバスト位相検知器
５６は、大きな位相エラーを検知し且つこれらのエラー
を考慮にいれてダイナミックにそれ自身再調節すること
が可能である。このことは、有益である。何故ならば、
多くの廉価なビデオテープレコーダにおいて、同期信号
５４が外部的に注入され、且つ最大で、１ライン（１８
０°）同期ズレとすることが可能である。ローバスト位
相検知器は、この１８０°の位相ずれ条件を検知し、且
つこの条件から回復する。制御ライン５９は、ローバス
ト位相検知器回路を、制御シーケンサ６２へ接続してい
る。制御ライン５９は、いつ有効なビデオデータが使用
可能であるかを通告する。

本発明のこの実施例によれば、第１図に示した実施例に
関連して説明した画素バッファと同一のブロック５２内
にアナログ・デジタル変換器が設けられている。ブロッ
ク５２内の画素バッファは、従来のＦＩＦＯメモリの形
態とすることも可能であり、又は一連のラッチ型フリッ
プフロップ回路とすることも可能である。従って、ブロ
ック５２内のデコーダ４６及びアナログ・デジタル変換
器によって一層デジタルフォーマットに変換された情報
は、画素バッファブロック５２へ供給される。

上述した画素バッファは、フレームバッファ６４がビデ
オＲＡＭメモリの制御を取り戻さねばならないか又はそ
の制御を持っている期間中、使用中である。ビデオＲＡ
Ｍの内容は、モニターにとって正しく且つフレームバッ
ファに対して正しい速度で表示されねばならないので、
モニター８０スクリーンのアップデートがモニター８０
との同期ロックを喪失することを防止するために、前記
制御が必要とされる短い期間が存在している。次いで、
画素バッファ５２は、フレームバッファブタバス５フ上
を入力データをフレームバッファ６４へ供給する前に、
該入力データ数個の画素分の期間の間バッファする。メ
モリ制御が放棄されると、制御シーケンサ６２（画素バ
ッファ５２を制御する）は、フレームバッファ６４内の
ビデオＲＡＭのアップデートを継続する０画素バッファ
５２の寸法は、絶対的に最下位のスキャン速度と絶対的
に最高のスキャン速度との間の差異によって決定される
。この差異が大きければ大きい程、必要とされる画素バ
ッファ５２の寸法は一層大きい。

本発明の１実施例によれば、画素バッファ５２は、６４
画素を保持し、各２４ビツトが１５．７３４ＫＨｚのス
キャン速度から６４ＫＨｚの１つへ移行する。

前述した如く、画素バッファ５２のコンフィギユレーシ
ョン、即ち形態は、従来のフリップフロップ、又はＦＩ
ＦＯ型メモリとすることが可能である。本発明の１実施
例によれば、該ＦＩＦＯメモリは、廉価であるという理
由で使用される。ＦＩＦＯ型メモリの使用が好適である
別の理由は、正確なスキャン速度が知られていない場合
に、ＦＩＦＯ型メモリの可変能力が、可変スキャン速度
に対処することが可能だからである。従って、ラッチ型
フリップフロップは、最高スキャン速度と最低スキャン
速度との間のスキャン差異が既知であり、従って必要と
されるラッチ型フリップフロップの正確な数を与えるこ
とが可能である場合に、使用される。

画素及びフレームバッファ制御シーケンサ（「制御シー
ケンサ」）６２は、第１図の実施例に関連して説明した
のと同様の態様で、画素バッファ５２及びフレームバッ
ファ６４を制御する。制御シーケンサ６２も、ライン６
３上をデコーダ５６へＤＡＣ（デジタル・アナログ変換
器）制御信号を供給する。これらの信号は、ユーザが、
デコーダ４６内において、輝度、コントラスト、ヒュ、
及び飽和を調節することを可能とする。制御シーケンサ
６２は、バッファ読取／書込ライン６６、ステータスラ
イン６８、ＯＥ制制御ライマフ０よって画素バッファ５
２へ接続されており、且つ制御ライン７４によってフレ
ームバッファ６４へ接続されている。制御シーケンサ６
２は、好適には、入力及び出力信号の速度を制御する状
態マシンである。制御シーケンサ６２がトリガーされて
フレームグラブを開始すると、制御シーケンサ６２は、
例えば水平及び垂直同期信号２０又はどのフレームのラ
インがライン５９上に与えられているかを表す信号等の
特定の入力信号を探す。

該フレームのこのアクティブなスキャンラインにおいて
、制御シーケンサ６２は、画素バッファ書込（ｂｕｆ　
　Ｒ／Ｗ）ライン６６上でコマンドを受は取ると１画素
バッファ５２の充填を開始し、且つフレームバッファ制
御ライン７４を介してフレームバッファ６４内のビデオ
ＲＡＭへの書込を開始する。又、制御シーケンサ６２は
、ライン７８上のフレームバッファビジー信号を探す。

このフレームバッファビジー信号は、フレームバッファ
６４がビジー、即ち使用中、であることを表すフィード
バック信号であり、従ってフレームバッファ６４が正に
リフレッシュサイクル又はホストアクセスを実行すると
ころであり且つフレームバッファ６４内のビデオＲＡＭ
の制御を必要とすることを制御シーケンサ６２に警告す
る。フレームバッファ６４へのホストアクセスは、プロ
セサアドレス／データ／制御バス７９上でフレームバッ
ファ６４のホストボート７７へ直接的にホストによって
デジタルビデオデータを与えることによって実行される
。ホストポート７７は、アドレス／データ／制御バッフ
ァ及びラッチ（不図示）を有している。

この時に、制御シーケンサ６２は、フレームバッファ６
４への全ての信号をインアクティブ乃至は不活性状態と
させることによって、即ちトライステートに移行させる
ことにより、フレームバッファビジー信号をアクノレツ
ジ、即ち認知し、従ってフレームバッファ６４がデータ
をモニター８０へ送給するタスクを実行することを許容
する。

同時に、制御シーケンサ６２は、入力信号のサンプリン
グを停止しないが、その代わりに、それらを画素バッフ
ァ５２へ指向させる。このバッファ動作ステップは、入
力ビデオ信号４４が性質上連続的なものであるために、
必要とされる。ライン７８上のフレームバッファビジー
信号が、フレームバッファ６４がもはやビジーではない
ことを表すや否や、制御シーケンサ６２は新たなサイク
ルを開始する。ＯＥ（出力イネーブル）制御ライン７０
．８２は、画素バッファ５２及びアドレス発生器８４の
夫々に対してフレームバッファパスラインをトライステ
ート状態とさせる制御信号を担持する。

上述した如く、制御シーケンサ６２は、更に、アドレス
発生器８４を制御し、本実施例においては、これはモー
ド制御、アドレス、及び寸法決定用レジスタを有してい
る。本実施例におけるアドレス発生器８４は、第１図に
関連して説明した前の実施例におけるアドレス発生器と
同様であり、且つ２つのステージを有している。プロセ
サデータは、プロセサアドレス／データバス８６上をプ
ログラムアドレス発生器８４、モード制御、アドレス、
及び寸法決定用レジスタへ供給される。プロセサ（ホス
ト）制御ライン８７は、プログラムした情報の上述した
レジスタ内への実際の書込を行う。このことは、本装置
のユーザインターフェース部分を以下に説明する如くに
アクティブ、即ち活性状態とさせることを可能とさせる
。

アドレス発生器８４のアドレスレジスタは、従来技術で
は画像の左上角であるスクリーン上のどこに画像を配置
すべきかというスタート位置を収納している。この配置
は、ウィンド、即ちフルサイズのモニタースクリーンよ
りも小さな寸法のスクリーン上に与えられる画像、を与
えることを可能とする。フィードバックループ（即ち、
ストップ／スタートライン８８）が、制御シーケンサ６
２とアドレス発生器８４との間に設けられている。

従って、アドレスはアドレス発生器８４によってインク
リメントされ、且つデータはフレームバッファ６４ＶＲ
ＡＭへ書き込まれる。従って、フレームバッファ６４へ
のデータは、画素バッファ５２から、フレームバッファ
データバス５７上に供給され、且つ該データのアドレス
はフレームバッファアドレスバス９２上のアドレス発生
器８４によって与えられる。フレームバッファビジー信
号がフレームバッファビジーライン７８上を制御シーケ
ンサ６２に到達すると、制御シーケンサ６２はデータの
流れをシャットダウンし且つフレームバッファ６４への
アドレス９２及び制御ライン７４もシャットダウンする
。この時に、アドレス発生器８４はアドレスのインクリ
メント動作を停止する。従って、アドレスとデータとは
、アドレス発生器８４及び制御シーケンサ６２が再度ス
タートされると、データがモニター８０のスクリーン上
のどこに配置されることを意図されているかという点に
おいて、常に合致している。従って、アドレス発生器８
４をバッファすることは必要ではない。位相検知器５６
のステータスは、ステータスタイン９４上でアドレス発
生器８４へ供給され、ホストプロセサがこのビットをポ
ールし且つ入力ラインビデオに関する情報を獲得するこ
とを可能とする。

本発明によれば、上述した如きユーザインターフェース
が与えられる。このユーザインターフェースは、好適に
は、ホストコンピュータシステムのプロセサ上で稼動す
るＣ言語プログラムの形態のソフトウェアで実現されて
いる。このソフトウェアユーザインターフェースの目的
は、上述した如くスケーリング及びウィンド位置レジス
タへのアクセスを可能とすることにより、本変換器をユ
ーザーフレンドリ−１即ち使い勝手いの良いものとする
ことである。この画像走査特徴は、本変換器の使用特性
を向上させている。

以下の説明は、本発明に基づいてのソフトウェア動作の
説明である。全ての内部レジスタは３２ビツトフオーマ
ツトを有している。レジスタデータは、８個の最小桁ビ
ットであり、即ちＤＯ７−ＤＯＯである。制御シーケン
サ６２内の制御レジスタ（第３図参照）は、プロセサに
関連するソフトウェアが、第２図のビデオ源４４を選択
し、本変換器の動作をスタート及びストップさせ、且つ
プロセサアドレス／データバス８６及びプロセサ制御信
号８７の使用によりウィンドスケーリングをイネーブル
することを可能としている。該制御レジスタは読取／書
込レジスタである。ＳＤＡビットは、直列データのこと
を示している。ＳＣＬビットは、直列クロックのことを
示している。ＳＣＬビットは、輝度、コントラスト、ヒ
ユー、及び画像の飽和をデジタル的に制御することを可
能とするブロック４６内のＤＡＣｓへの通信ビットであ
る。Ｘで示した２ビツトは、本発明のこの実施例におい
ては使用されない。ＦＳビットは、ブロック８４内の寸
法レジスタがアクティブとなること（即ちスケーリング
）をイネーブルさせるためのフルサイズビットである。

ＦＳビットにおける値１は、寸法レジスタがフルサイズ
画像を与えることをイネーブルする。スタートビットは
、このレジスタ内の１が本変換器の動作をスタートさせ
る、ために使用される。このスタートビットにおける値
がＯであると、本変換器の動作を停止させる。ＶＳＩ及
びｖＳＯビットは、ビデオ源４４（第２図参照）の選択
を表す。以下の表に示す如く、ｖＳ及び■０は、複合又
はＳビデオ又はＲＧＢ入力を表すために使用される ＶＳＩ　　　ＶＳＯ ＯＯ複合 ０　　　　１　　　　　Ｓビデオ Ｉ　　　　　Ｘ　　　　　ＲＧＢ 従って、この好適実施例によれば、ビデオ入力のタイプ
は、ｖＳｌとｖＳＯビットの使用によって自動的に検知
され、且つＩＤＣ（入力デバイス接続）ビットと比較さ
れる。

第４図におけるステータスレジスタ（ブロック８４内の
モード制御の一部）は、図示した如くのビットを有して
いる。ＩＤＣビットが１であると、このことは、制御レ
ジスタにおけるｖＳｌ及びＶＳＯビットによって選択さ
れるビデオ源がアクティブであることを表す、ＩＤＣビ
ットに対する値がＯであると、ビデオ源への接続が不良
であるか、又はビデオ源へのパワーがないことを表す、
ＩＤＣビットは、有効ビデオ源が選択されたか否かを決
定するためにポールされる。５ＣＬＤビツトは上述した
如きビットである。ＶＳＹＮＣビットがゼロであると、
このことは、選択されたビデオ源が垂直リトレース中で
あることを表す。ＶＳＹＮＣビットは、典型的に、フル
フィールドが完全であることを確保するためにフレーム
を凍結する期間中に使用される。

この実施例におけるブロック８４内に設けられる別のレ
ジスタは、ｘ−ｙ寸法レジスタ（第５図参照）であり、
それはダイナミックウィンド寸法決定を可能とする。１
６個の内の値の１つを各Ｘ及びｙニブル内にロードする
ことが可能である。

Ｘ及びｙは、モニター８０のスクリーン上のウィンドと
なるように、画像の寸法を減少させる場合に、画素がＸ
及びｙ方向において破棄される速度である。

ダイナミックウィンドスケーリングは、ユーザがビデオ
ウィンドを種々の寸法にスケーリング、即ち拡縮するこ
とを可能とする。画素脱落方法を使用してこのタスクを
実行する。この方法においては、入力デジタル化画素デ
ータは画素バッファ５２内に選択的に書き込まないもの
とする。Ｘ方向において、画素は選択的に書き込まれる
ことがない。Ｘ方向においては、全ラインが選択的に書
き込まれることがない。制御信号Ｘ　　５ＩＺＥ及びＹ
　　５ＩＺＥ（選択的画素脱落を与えるブロック８４内
の寸法決定回路からの出力）は、直接的に、制御シーケ
ンサ６２内に入る。Ｘ　　５ＩＺＥ又はＹ　　５ＩＺＥ
が活性状態であると、制御シーケンサ６２は、Ｘ　　５
ＩＺＥ又はＹ　　５ＩＺＥが活性状態である限り、画素
バッファ５２への書込動作をディスエーブルする。何故
ならば、選択したウィンド寸法を受は入れるために、画
素及びラインを脱落させることが可能だからである。

この選択的画素脱落を達成することが可能な幾つかのア
ルゴリズムがある。その１つは、ｎ／ｍアルゴリズムで
あり、ｍは入力可視デジタル画素の全数であり（前画素
バッファ５２）、且つｎはスキャン変換ビデオウィンド
内に所望される画素数である。Ｘ方向において、ｍは６
４０に等しい。

Ｘ方向において、画素の代わりに水平ラインがカウント
されるいう点を除いて、同一の公式を適用可能であり、
且つＸ方向において、ｍは４８０である。

本発明の１実施例においては、このアルゴリズムの簡単
化したものを具体化している。この具体例は、１６個の
固定ウィンド寸法を可能とさせる。

このために、ブロック８４内２個のＸ−ｙ寸法レジスタ
は、各々が４ビツトであることを必要とするに過ぎない
（即ち、１個の８ビツトレジスタを第５図に示した如く
に２つのニブルに区画したもの）。固定スケール寸法に
対して実行される公式は、（１５−ｄ）／　（１６−ｄ
）であり、ｄはウィンドスケール比を制御する。このｄ
の値は、プロセサアドレス／データバス８６及びプロセ
サ制御信号バス８７からｘ−ｙ寸法レジスタ内にロード
する。このｘ−ｙ寸法レジスタは、異なった値でロード
して、ウィンドに「ストレッチ」した、即ち引き延ばさ
れた感じを与えることが可能である。フルサイズ（６４
０Ｘ４８０）は、制御／ステータスレジスタ内のＦＳビ
ットをセットすることによって達成される。このｘ−ｙ
寸法レジスタ及び制御／ステータスレジスタは両方共ブ
ロック８４内に位置されている。

第２図のアドレス発生器８４内のリニアスタートアドレ
スレジスタは、表示されるべきウィンドの左上角の値（
即ち、ウィンド位置）−前述した如く好適には１，１５
２である値を有している。

第６図は、３個の８ビツトレジスタとして示したこのレ
ジスタのビット配置を示している。本発明のこの好適実
施例によれば、リニアスタートアドレスレジスタは、リ
ニアフレームバッファ方法の形態であり、そのアドレス
は全てライン毎に一つのストリームの形態である。一方
、左端が常に偶数二進ブレークポイント（即ち、２５６
．５１２．７６８．１０２４等）にある二進タイプのス
トリームを使用することが可能である。従って、リニア
アドレス構成が本発明に従って使用されている。

本発明の別の実施例によれば、上述した回路はＡＳＩＣ
フォーマットで実現される。第２図に示したブロック５
６．６２．８４の各々は、従来製造される１つ又はそれ
以上のＡＳＩＣチップとして実現されている。該ＡＳＩ
Ｃチップは、集積回路内に設けられるものと同一の論理
回路及びその他の構成要素を包含している。該回路は、
他の実施例と異なるものとすることが可能である。ＡＳ
ＩＣチップ＋フレームバッファ６４回路は、好適には、
プリント回路基板上に表面装着し、且つ相互接続する。

そのプリント回路基板は、好適には、ホストコンピュー
タのバスと便利に相互接続する公知のタイプのものとす
る。

本発明の１実施例は、画素毎を基礎として、フレームバ
ッファメモリ内に書き込むデータを制御する方法を包含
している。この方法は、任意の形状の多数のオーバーラ
ツプするウィンドのクリッピング、グラフィック又は文
書の重ね合わせ、及びアニメーションをサポートしてい
る。ウインドクリッピングは、複数個のグラフィックウ
ィンドをオーバラップさせ且つその内の１つを、たとえ
現在のビデオウィンドが活性状態（即ち、システムがビ
デオを実時間で変換中）であっても、最前部のウィンド
とさせることである。これらのウィンドは、任意の形状
及び寸法とすることが可能である。

ウィンドクリッピングは、各画素に対しＲＡＭ内のメモ
リビットを専用とさせることによって達成される。この
専用メモリビットは、別の実施例においては、フレーム
バッファビットの一つである。従って、幅がＸビットで
あり高さがＹビットであり（スクリーン画素幅及び高さ
）且つ１ビツトの深さのプレーン、即ち面が確立される
。この専用ビットは、特定の画素に対する入力デジタル
ビデオをフレームバッファ８内に書き込むべきか否かを
決定する。従って、この専用メモリビットは、１ビット
深さのプレーンを表し、そのアレイ特性はフレームバッ
ファ８のものと合致する。この１ビット深さプレーンは
、以後、マスクプレーンと呼称し、第７図にＭＡＳＫ　
　ＲＡＭ９０として示したものである。第７図は、ＭＡ
ＳＫプレーン９０への付加的な入力及び出力束ハードウ
ェア制御ラインを除いて第１図のものと同様である。

システムがフレームバッファ８内のウィンドをアップデ
ートすると、マスクプレーン９０はウィンドの位置（即
ち、全てのウィンドの「シャドウ」即ち影）に関する情
報を有している。最前部ウィンドは、通常、アップデー
トされるべき最後のウィンドである。現在のビデオウィ
ンドは、ラインビデオウィンドが最前部ウィンドとなる
ためには、現存する影をクリアせねばならない。現在の
ウィンドが活性状態であると、ＭＡＳＫ　　ＲＡＭ９０
からのデータが読み取られ且つ制御シーケンサ１４によ
って評価される。画素毎を基礎として、フレームバッフ
ァ制御２８を介しての現在のビデオは、既存のウィンド
の影に遭遇すると、禁止される。この方法は、他のウィ
ンドを最前部ウィンドとなることを可能とし、且つ現在
のビデオウィンドをクリップすることを可能とする。

マスクプレーン９０はプロセサアドレス／データ／制御
バス２３及びフレームバッファ制御ライン９６を介して
システム適用によってアクセスすることが可能であるか
ら、マスクプレーン９０は、例えばグラフィック又は文
書の現在のビデオウィンドへの重ね合わせ等の特別の効
果のために使用することも可能である。このことは、任
意の形状の影、即ちウィンド、文字、及び記号、をマス
クプレーン９０内に書き込むシステム適用によって達成
される。マスクプレーン９０内に書き込まれるデータは
、現在のビデオウィンドのどの領域をクリップすべきか
を決定する。

マスクプレーン９０は、３本の制御ライン９２．９４．
９６へ接続されている。制御ライン９２は、制御シーケ
ンサ１４がマスクプレーン９ｏを制御してマスクプレー
ン９０データ（即ち、シャドウ、乃至は影）が制御シー
ケンサ１４によって評価され、従って制御シーケンサ１
４が書込を禁止することが可能であることを可能とする
。制御ライン９４（フレームバッファ制御２８の一部）
は、マスクプレーン９０がフレームバッファ８へ書込−
禁止制御信号を供給することを可能としている。

制御ライン９６は、フレームバッファ８がマスクプレー
ン９６を制御することを可能としている。

マスクプレーン９０は、それに書き込むべき「シャドウ
（影）」データを有することを必要とし、従って、該シ
ャドウデータは制御シーケンサ１４によって評価するこ
とが可能である。制御シーケンサ１４は、フレームバッ
ファ制御２８の使用によりフレームバッファ８への書込
を禁止することが可能である。マスクプレーン９０は、
フレームバッファ８からのデータを受は取るためにフレ
ームバッファデータバス９８へ接続されている。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例を示した概略プロッり図、第
２図は本発明の別の実施例を示した概略ブロック図、第
３図乃至第６図は第２図の実施例に従ったレジスタを示
した各概略図、第７図は本発明の更に別の実施例を示し
た概略ブロック図、である。 （符号の説明） ４：画素バッファ ８：フレームバッファ １２：モニター １４二制御シーケンサ ３６：アドレス発生器 ４６：デコーダ回路

Claims (1)

1. 【特許請求の範囲】 １、ビデオ信号を変換する変換器において、ビデオ信号
   の一部を格納するバッファ、前記ビデオ信号の表示位置
   を決定するアドレス発生器、前記バッファに動作結合さ
   れており前記ビデオ信号と前記表示位置とを格納するフ
   レームバッファ、前記フレームバッファ内に格納されて
   いる複数個の表示ウインドの各々の位置に関するデータ
   を収納するメモリ、互いに前記複数個の表示ウインドの
   出現を制御するために前記データを使用する手段、前記
   バッファ及び前記アドレス発生器に動作接続されており
   所定のイベントの発生により前記バッファ内に格納され
   ているビデオ信号の一部及び表示位置を前記フレームバ
   ッファへ供給する制御シーケンサ、を有することを特徴
   とする変換器。 ２、ビデオ信号を変換する方法において、ビデオ信号の
   一部を格納し、所定のイベントの発生により前記ビデオ
   信号の格納した部分をフレームバッフアへ供給し、前記
   ビデオ信号に対するディスプレイ上の位置を決定し、前
   記フレームバッファ内に格納されている複数個のディス
   プレイウインドの各々の位置に関するデータを格納し、
   前記格納したデータによって前記複数個のディスプレイ
   ウインドの各々の出現を相対的に制御し、前記フレーム
   バッファ内の前記ビデオ信号の部分を前記決定した位置
   において前記ディスプレイへ供給する、上記各ステップ
   を有することを特徴とする方法。