JPH03212955A - 半導体装置 - Google Patents
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- JPH03212955A JPH03212955A JP2009160A JP916090A JPH03212955A JP H03212955 A JPH03212955 A JP H03212955A JP 2009160 A JP2009160 A JP 2009160A JP 916090 A JP916090 A JP 916090A JP H03212955 A JPH03212955 A JP H03212955A
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体装置に係り、論理回路群と、該論理回
路群の出力信号に基づいて外部端子に信号を出力する出
力バッファトランジスタ群とを有する半導体装置に関す
る。
路群の出力信号に基づいて外部端子に信号を出力する出
力バッファトランジスタ群とを有する半導体装置に関す
る。
半導体集積回路（ＬＳＩ）の微細化が、今日、ますます
進められており、その微細化に伴い、半導体集積回路の
大規模化と多ビン化が進められている。この多ピン化に
より、出力ビンの数も大幅に増大する傾向にある９例え
ばＰＬＡ（プロゲラ゛ンブルロジックアレイ）において
は、１４４もの出力ビン（入力ビンも兼ねる）を備える
ものもある。 半導体集積回路内部には、このような出力ピンに対応し
て例えば第５図に示すようなＰチャネルＭＯＳトランジ
スタＴ１及びＮチャネルＭＯＳトランジスタＴ２からな
る出力バッファトランジスタが設けられており、出力ビ
ン０に付随する負荷を駆動して外部に信号を送出する。 この負荷は、通常、数１０〜数１００＜１）Ｆ）程度の
比較的大きなものであるため、出力バッファトランジス
タの電流駆動能力が大きく設定されている。 このように電流駆動能力が大きく設定された出力バッフ
ァトランジスタがスイッチング動作するときには、半導
体集積回路内部の電源・接地線に瞬時的な大電流が流れ
、電源・接地線に寄生するインピーダンスの存在によっ
て、電源・接地電位の変動、即ち電源・接地ノイズが生
じる場合がある。このノイズは、出力ピンの数、即ち出
力バッファトランジスタの数の増加に伴って増大し、回
路誤動作を招来する原因となっている。 この電源・接地ノイズから回路誤動作を防ぐ手段には、
種々のものが考えられている０例えば接地ノイズから回
路誤動作を防ぐ手段には、第６図に示すようなものがあ
る。 第６図の手段においては、半導体集積回路３内部の出力
バッファトランジスタ群２ａ 、２ｂと、その他の内部
回路１との接地線を、それぞれ例えばアルミニウムから
なる配線ＡＩ、Ａ２とで構成し、これら接地線Ａｌ、Ａ
２を比較的電位が安定したバッドＰの近傍で分岐するこ
とによって、出力バッファトランジスタ群２ａ 、２ｂ
で発生した接地ノイズがその接地線Ａ１から内部回路１
の接地線Ａ２に伝播するのを防いでいる。従って、接地
線Ａの電位は安定し、出力バッファトランジスタ群２ａ
、２ｂで発生したノイズから内部回路１の誤動作を防
止することができる。 又、電源ノイズについても、電源、＊Ａ３、Ａ４（図示
せず）に前記と同様な手段を設けて、回路誤動作を防い
でいる。
進められており、その微細化に伴い、半導体集積回路の
大規模化と多ビン化が進められている。この多ピン化に
より、出力ビンの数も大幅に増大する傾向にある９例え
ばＰＬＡ（プロゲラ゛ンブルロジックアレイ）において
は、１４４もの出力ビン（入力ビンも兼ねる）を備える
ものもある。 半導体集積回路内部には、このような出力ピンに対応し
て例えば第５図に示すようなＰチャネルＭＯＳトランジ
スタＴ１及びＮチャネルＭＯＳトランジスタＴ２からな
る出力バッファトランジスタが設けられており、出力ビ
ン０に付随する負荷を駆動して外部に信号を送出する。 この負荷は、通常、数１０〜数１００＜１）Ｆ）程度の
比較的大きなものであるため、出力バッファトランジス
タの電流駆動能力が大きく設定されている。 このように電流駆動能力が大きく設定された出力バッフ
ァトランジスタがスイッチング動作するときには、半導
体集積回路内部の電源・接地線に瞬時的な大電流が流れ
、電源・接地線に寄生するインピーダンスの存在によっ
て、電源・接地電位の変動、即ち電源・接地ノイズが生
じる場合がある。このノイズは、出力ピンの数、即ち出
力バッファトランジスタの数の増加に伴って増大し、回
路誤動作を招来する原因となっている。 この電源・接地ノイズから回路誤動作を防ぐ手段には、
種々のものが考えられている０例えば接地ノイズから回
路誤動作を防ぐ手段には、第６図に示すようなものがあ
る。 第６図の手段においては、半導体集積回路３内部の出力
バッファトランジスタ群２ａ 、２ｂと、その他の内部
回路１との接地線を、それぞれ例えばアルミニウムから
なる配線ＡＩ、Ａ２とで構成し、これら接地線Ａｌ、Ａ
２を比較的電位が安定したバッドＰの近傍で分岐するこ
とによって、出力バッファトランジスタ群２ａ 、２ｂ
で発生した接地ノイズがその接地線Ａ１から内部回路１
の接地線Ａ２に伝播するのを防いでいる。従って、接地
線Ａの電位は安定し、出力バッファトランジスタ群２ａ
、２ｂで発生したノイズから内部回路１の誤動作を防
止することができる。 又、電源ノイズについても、電源、＊Ａ３、Ａ４（図示
せず）に前記と同様な手段を設けて、回路誤動作を防い
でいる。
しかしながら、前記従来の技術においては、バッドＰの
近傍の電位が比較的安定しているとはいえ、出力バッフ
ァトランジスタの数が著しく増加すると、該バッファト
ランジスタのスイッチング動作に伴う瞬時電流も著しく
増加するなめ、バッドＰと電源・接地電位を供給する外
部電源装置との間のインピーダンスが顕在化して、パッ
ドＰ近傍の電位が変動し、回路誤動作を招来するという
問題点がある。 これに対して、電源・接地ノイズは、電源・接地線の寄
生インピーダンス、及びバッドＰと前記外部電源装置と
の間のインピーダンスの存在により顕在化するものであ
ることから、これらインピーダンスを小さくすれば電源
・接地ノイズを防止することができる。しかしながら、
半導体集積回路のＶ＆細化による配線の薄膜化、及びチ
ップ面積縮小のための配線幅の縮小等の制約のため、出
力バッファトランジスタ数の著しい増加に対して、十分
対処可能な程にまで前記インピーダンスを小さくするこ
とには、事実上の限界があり、前記問題点に対する有効
な対策とはならないという問題点がある８例えば特開昭
１−１４７７５に開示された技術では、多層配線構造を
採用して電源・接地線を並列化し配線層金属の断面積を
増やすことにより、前記インピーダンスの減少を図ろう
としているが、前記制約のなめこの技術でも前記インピ
ーダンスを小さくすることには事実上の限界がある。 本発明は、前記従来の問題点に鑑みてなされたもので、
半導体集積回路の大規模化、著しい多ビン化に伴って増
大した電源・接地ノイズが生じても、回路誤動作を招来
することのない半導体装置を提供することを課題とする
。
近傍の電位が比較的安定しているとはいえ、出力バッフ
ァトランジスタの数が著しく増加すると、該バッファト
ランジスタのスイッチング動作に伴う瞬時電流も著しく
増加するなめ、バッドＰと電源・接地電位を供給する外
部電源装置との間のインピーダンスが顕在化して、パッ
ドＰ近傍の電位が変動し、回路誤動作を招来するという
問題点がある。 これに対して、電源・接地ノイズは、電源・接地線の寄
生インピーダンス、及びバッドＰと前記外部電源装置と
の間のインピーダンスの存在により顕在化するものであ
ることから、これらインピーダンスを小さくすれば電源
・接地ノイズを防止することができる。しかしながら、
半導体集積回路のＶ＆細化による配線の薄膜化、及びチ
ップ面積縮小のための配線幅の縮小等の制約のため、出
力バッファトランジスタ数の著しい増加に対して、十分
対処可能な程にまで前記インピーダンスを小さくするこ
とには、事実上の限界があり、前記問題点に対する有効
な対策とはならないという問題点がある８例えば特開昭
１−１４７７５に開示された技術では、多層配線構造を
採用して電源・接地線を並列化し配線層金属の断面積を
増やすことにより、前記インピーダンスの減少を図ろう
としているが、前記制約のなめこの技術でも前記インピ
ーダンスを小さくすることには事実上の限界がある。 本発明は、前記従来の問題点に鑑みてなされたもので、
半導体集積回路の大規模化、著しい多ビン化に伴って増
大した電源・接地ノイズが生じても、回路誤動作を招来
することのない半導体装置を提供することを課題とする
。
本発明は、論理回路群と、該論理回路群の出力信号に基
づいて外部端子に信号を出力する出力バッファトランジ
スタ群とを有する半導体装置において、前記論理回路群
に正電源、負電源、又は接地電位を供給するための第１
の配線と、前記出力バッファトランジスタ群に正電源、
負電源、又は接地電位を供給するための第２の配線とを
各々独立して設け、前記第１及び第２の配線のそれぞれ
に外部から正電源、負電源、又は接地電位を伝達するた
めの第１及び第２の電源伝達手段とを備えることにより
、前記課題を解決したものである。 又、前記第１及び第２の電源伝達手段を、前記第１及び
第２の配線のそれぞれについて複数設けることができる
。これにより、ノイズ伝播がより効果的に防止でき、回
路誤動作を更に一層確実に防止できる。 ス、前記第２の配線を、出力バッファトランジスタのソ
ースに入る電源のみが独立するように形成することがで
きる。これにより、出力バッファトランジスタの著しい
増加に対しても、ノイズ伝播を確実に防止し、回路動作
を安定させ得る。
づいて外部端子に信号を出力する出力バッファトランジ
スタ群とを有する半導体装置において、前記論理回路群
に正電源、負電源、又は接地電位を供給するための第１
の配線と、前記出力バッファトランジスタ群に正電源、
負電源、又は接地電位を供給するための第２の配線とを
各々独立して設け、前記第１及び第２の配線のそれぞれ
に外部から正電源、負電源、又は接地電位を伝達するた
めの第１及び第２の電源伝達手段とを備えることにより
、前記課題を解決したものである。 又、前記第１及び第２の電源伝達手段を、前記第１及び
第２の配線のそれぞれについて複数設けることができる
。これにより、ノイズ伝播がより効果的に防止でき、回
路誤動作を更に一層確実に防止できる。 ス、前記第２の配線を、出力バッファトランジスタのソ
ースに入る電源のみが独立するように形成することがで
きる。これにより、出力バッファトランジスタの著しい
増加に対しても、ノイズ伝播を確実に防止し、回路動作
を安定させ得る。
本発明においては、論理回路群と出力バッファトランジ
スタ群を有する半導体装置において、前記論理回路群に
正電源、負電源、又は接地電位を供給するための第１の
配線と、前記出力バッファトランジスタに正電源、負電
源、又は接地電位を供給するための第２の配線とを独立
して設け、第１及び第２の電源供給手段から、前記第１
及び第２の配線のそれぞれに外部から正電源−負電源、
又は接地電位を供給するようにして、前記論理回路群の
第１の配線と出力バッファトランジスタ群の第２の配線
を分離している。 従って、出力バッファトランジスタのスイッチング動作
によって発生した電源・接地ノイズが、前記論理回路群
に電源・接地線を介して伝播することがなくなるため、
論理回路が出力バッファトランジスタ群で生じたノイズ
により誤動作することがない。
スタ群を有する半導体装置において、前記論理回路群に
正電源、負電源、又は接地電位を供給するための第１の
配線と、前記出力バッファトランジスタに正電源、負電
源、又は接地電位を供給するための第２の配線とを独立
して設け、第１及び第２の電源供給手段から、前記第１
及び第２の配線のそれぞれに外部から正電源−負電源、
又は接地電位を供給するようにして、前記論理回路群の
第１の配線と出力バッファトランジスタ群の第２の配線
を分離している。 従って、出力バッファトランジスタのスイッチング動作
によって発生した電源・接地ノイズが、前記論理回路群
に電源・接地線を介して伝播することがなくなるため、
論理回路が出力バッファトランジスタ群で生じたノイズ
により誤動作することがない。
以下、図面を参照して本発明の実施例を詳細に説明する
。 まず第１実施例について説明する。 第１図は、第１実施例にかかる半導体集積回路８の平面
図である。 第１図に示すように、この半導体集積回路８は、論理回
路群からなる内部回路１０と、第１、第２の出力バッフ
ァトランジスタ群１２ａ、１２ｂと、前記出力バッファ
トランジスタ群１２ａ、１２ｂに正電源及び接地電位を
供給するための、その−部にバッドＰ１４ａ＝Ｐ１４ｂ
を有する電源線１４ａ及び接地線１４ｂと、前記内部回
Ｆ＃ｒ１０に正電源及び接地電位を供給するための、そ
の一部にバッドＰ１６ａ 、Ｐ１６ｂを有する電源線１
６ａ及び接地線１６ｂと、図示しない外部の電源装置か
ら供給される正電源を前記電源線１４ａ、１６ａに伝達
するための、それぞれ独立した電源ビンＶｄｄ＋ 、Ｖ
ｄｄ２及びワイヤＷＩ Ｏ，Ｗｌ ２と、図示しない電
源装置からの接地電位を前記接地＋１！１４ｂ、１６ｂ
に伝達するための、それぞれ独立した接地ｈ’ンＶＳＳ
＋ 、ＶＳＳ２ 、及びワイヤＷ１４、Ｗｌ６とを有す
る。 前記電源線１４ａ、１６ａのバッドＰ１４ａ、Ｐ１６ａ
は、第１図に示すように互いに独立しており、前記ワイ
ヤＷＩ Ｏ，Ｗｌ ２で各独立の電源ビンＶｄｄ＋ 、
Ｖｄｄ２に接続されるものである。従って、各電源線１
４ａ、１６ａは、半導体集積図Ｆ！＠８上で互いに分離
、独立している。又、前記接地線１４ｂ、１６ｂのバッ
ドＰ１４ｂ、Ｐ１６ｂは、第１図に示すように、互いに
独立しており、前記ワイヤＷ１４．Ｗ１６で各独立の接
地ビンＶＳＳ１、ＶＳＳ２に接続されるものである。従
って各接地線１４ｂ、１６ｂは半導体集積回路８上で互
いに分離、独立している。 前記接地ビンＶＳＳｔ 、ＶＳＳ２は、インピーダンス
が十分に小さく、且つ、安定した接地電位に固定された
接地線ＧＮＤに接続され、この接地線ＧＮＤには図示し
ない電源装置から接地電位が供給されている。 又、前記電源ビンＶｄＬ 、Ｖｄｄ２は、同様にインピ
ーダンスが十分に小さく、且つ、安定した正電源が図示
しない電源装置から供給されている。 この実施例においては、前記のように安定した接地電位
に固定された接地線ＧＮＤから各接地線１４ｂ、１６ｂ
に分岐して配線していることから、出力バッファトラン
ジスタ群１２ａ、１２ｂのスイッチング動作によって発
生した接地ノイズは、接地バッドＰ１４ｂからワイヤＷ
１４、接地ビンＶｓｓ、を介して接地線ＧＮＤに至るの
みでこの接地線ＧＮＤに吸収され、その他の内部回路１
０へ前記接地線ＧＮＤを介して伝播されることはない。 ここで、本第１実施例において、第１、第２の出力バッ
ファトランジスタ群１２ａ、１２ｂを構成する出力バッ
ファトランジスタ１２を、例えば第２図に示すような、
Ｐ型基板２２上に設けたＮチャネルＭＯ３）ランジスタ
で構成した場合、あるいはＣＭＯＳ構成とした場合につ
いて考える。 第２図の回路において、出力バッファトランジスタ１２
には、アルミニウムからなる接地線１４ｂで接地電位が
供給されると共に、内部回路１０にはアルミニウムから
なる接地線１６ｂで接地電位が供給される。なお、第２
図において、符号２０は、内部回路１０を構成するＮチ
ャネルＭＯＳトランジスタである。 第２図のように、Ｐ型半導体からなる基板２２の電位（
ソース電位）の固定を前記接地線１４ｂを接続し、その
接地電位によってもかまわないが、この場合、前記内部
回路１０を構成するＮチャネルＭＯＳトランジスタ２０
の近傍の基板電位を固定するのにアルミニウムからなる
接地線１６ｂを使用しているため、この基板２２を介し
て出力バッファトランジスタ１２で生じた接地ノイズが
内部回路１０に伝播する恐れが生じる。この基板２２を
介してのノイズの伝播は、基板の等価抵抗「Ｐが前記接
地線１４ｂ、１６ｂの抵抗ｒ１、ｒ２に比較して十分大
きいため、当該接地線１４ｂ、１６ｂを介してのノイズ
の伝播よりもその程度は小さいが、出力バッファトラン
ジスタ１２の数が著しく増加した場合、その影響を無視
することができなくなる。 そこで、このような接地ノイズの伝播の防止について万
全を期するために、第３図に示すように、出力バッファ
トランジスタ１２周辺の基板電位を固定する接地線とし
て、出力バッファトランジスタに接地電位を供給するア
ルミニウム配線１４−ｂ以外の接地線を、例えば内部回
路１０の接地線１６ｂを図の実線のように用いることで
、更に一層のノイズ防止効果が得られる。なお、第３図
に示すように、前記接地線１６ｂを用いる他、パッドＰ
１６ｂの近傍から分岐した、第３図中破線で示すような
接地線１６ｃを新設するようにしてもよい、これら接地
線１６ｂ、１６ｃは、レイアウトの容易さによって使い
分けて配線することができる。 なお、以上においては、接地ノイズに関する対策につい
て説明したが、電源ノイズに対してもパッドＰ１４ａ
、Ｐ１６ａが分離しているため、同様の効果が得られる
。 この第１実施例は、半導体集積回路が大規模化し複数電
源を必要とする場合に、各電源ビン及び各電源線毎に異
なる電源を供給するのに好適である。 次に、第２実施例について説明する。 第４図は、第２実施例にかかる半導体集積回路８の平面
図である。 この第２実施例は、前記第１実施例の半導体集積回路に
おいて、パッドＰ１４ｂ、Ｐ１６ｂが隣接している場合
に、第１実施例の接地ビンＶＳＳ。 ｖｓｓ２に替えて、１つの共通した接地ビンＶＳＳを設
け、パッドＰ１４ｂ、Ｐ１６ｂからのワイヤＷ１４、Ｗ
１６を接地ビンＶｓｓに共通に接続したものである。 この場合、接地ビンＶＳＳの抵抗値はほとんど無視でき
ることから、接地ピン数を減らして第１の実施例と同様
の効果を得ることができる。又、大規模複数電源から電
源を供給するときには、第１実施例のような構成で各配
線を設ければ、各配線毎に電源を供給するのに好適であ
るが、この第１実施例で電圧を固定した場合を考えれば
、第２実施例の構成として同様の効果を得ることができ
る。 前記第１、第２実施例においては、出力バッファトラン
ジスタ及び内部回路に電源・接地電位を供給するパッド
Ｐ１４ａ 、Ｐ１４ｂ 、Ｐ１６ａ、Ｐ１６ｂをそれぞ
れ各電源線、接地線１４ａ、１４ｂ 、１６ａ 、１６
ｂについて１つずつ設けていたが、出力ビン増加に伴っ
て適宜それらパッドを増設して該出力ビンと接続すれば
、より安定した正電源・接地電位を得ることができる。 又、前記第１、第２実施例においては、第２図、第３図
に示すように、Ｐ型基板上に形成された半導体集積回路
について例示したが、本発明が実施できる半導体装置は
このようなＰ型基板上に構成される半導体集積回路に限
定されるものではなく、他の導電型の構造を有する半導
体装置においても同様に適用することが可能である。 更に、前記第１、第２実施例においては、出力バッファ
トランジスタとしてＭＯＳトランジスタを例示したが、
本発明を実施する際に半導体集積回路を構成するトラン
ジスタはこの種のものに限定されず、他の例えばバイポ
ーラ型のトランジスタを用いた半導体装置にも適用する
ことができる。 又、前記第１、第２実施例では、電源線から正電源を接
地線から接地電位を供給していたが、本発明が実施され
る半導体装置に供給される電源はこの種のものに限定さ
れず、負電源も含む任意の電源を供給する際に本発明は
実施できるものである。
。 まず第１実施例について説明する。 第１図は、第１実施例にかかる半導体集積回路８の平面
図である。 第１図に示すように、この半導体集積回路８は、論理回
路群からなる内部回路１０と、第１、第２の出力バッフ
ァトランジスタ群１２ａ、１２ｂと、前記出力バッファ
トランジスタ群１２ａ、１２ｂに正電源及び接地電位を
供給するための、その−部にバッドＰ１４ａ＝Ｐ１４ｂ
を有する電源線１４ａ及び接地線１４ｂと、前記内部回
Ｆ＃ｒ１０に正電源及び接地電位を供給するための、そ
の一部にバッドＰ１６ａ 、Ｐ１６ｂを有する電源線１
６ａ及び接地線１６ｂと、図示しない外部の電源装置か
ら供給される正電源を前記電源線１４ａ、１６ａに伝達
するための、それぞれ独立した電源ビンＶｄｄ＋ 、Ｖ
ｄｄ２及びワイヤＷＩ Ｏ，Ｗｌ ２と、図示しない電
源装置からの接地電位を前記接地＋１！１４ｂ、１６ｂ
に伝達するための、それぞれ独立した接地ｈ’ンＶＳＳ
＋ 、ＶＳＳ２ 、及びワイヤＷ１４、Ｗｌ６とを有す
る。 前記電源線１４ａ、１６ａのバッドＰ１４ａ、Ｐ１６ａ
は、第１図に示すように互いに独立しており、前記ワイ
ヤＷＩ Ｏ，Ｗｌ ２で各独立の電源ビンＶｄｄ＋ 、
Ｖｄｄ２に接続されるものである。従って、各電源線１
４ａ、１６ａは、半導体集積図Ｆ！＠８上で互いに分離
、独立している。又、前記接地線１４ｂ、１６ｂのバッ
ドＰ１４ｂ、Ｐ１６ｂは、第１図に示すように、互いに
独立しており、前記ワイヤＷ１４．Ｗ１６で各独立の接
地ビンＶＳＳ１、ＶＳＳ２に接続されるものである。従
って各接地線１４ｂ、１６ｂは半導体集積回路８上で互
いに分離、独立している。 前記接地ビンＶＳＳｔ 、ＶＳＳ２は、インピーダンス
が十分に小さく、且つ、安定した接地電位に固定された
接地線ＧＮＤに接続され、この接地線ＧＮＤには図示し
ない電源装置から接地電位が供給されている。 又、前記電源ビンＶｄＬ 、Ｖｄｄ２は、同様にインピ
ーダンスが十分に小さく、且つ、安定した正電源が図示
しない電源装置から供給されている。 この実施例においては、前記のように安定した接地電位
に固定された接地線ＧＮＤから各接地線１４ｂ、１６ｂ
に分岐して配線していることから、出力バッファトラン
ジスタ群１２ａ、１２ｂのスイッチング動作によって発
生した接地ノイズは、接地バッドＰ１４ｂからワイヤＷ
１４、接地ビンＶｓｓ、を介して接地線ＧＮＤに至るの
みでこの接地線ＧＮＤに吸収され、その他の内部回路１
０へ前記接地線ＧＮＤを介して伝播されることはない。 ここで、本第１実施例において、第１、第２の出力バッ
ファトランジスタ群１２ａ、１２ｂを構成する出力バッ
ファトランジスタ１２を、例えば第２図に示すような、
Ｐ型基板２２上に設けたＮチャネルＭＯ３）ランジスタ
で構成した場合、あるいはＣＭＯＳ構成とした場合につ
いて考える。 第２図の回路において、出力バッファトランジスタ１２
には、アルミニウムからなる接地線１４ｂで接地電位が
供給されると共に、内部回路１０にはアルミニウムから
なる接地線１６ｂで接地電位が供給される。なお、第２
図において、符号２０は、内部回路１０を構成するＮチ
ャネルＭＯＳトランジスタである。 第２図のように、Ｐ型半導体からなる基板２２の電位（
ソース電位）の固定を前記接地線１４ｂを接続し、その
接地電位によってもかまわないが、この場合、前記内部
回路１０を構成するＮチャネルＭＯＳトランジスタ２０
の近傍の基板電位を固定するのにアルミニウムからなる
接地線１６ｂを使用しているため、この基板２２を介し
て出力バッファトランジスタ１２で生じた接地ノイズが
内部回路１０に伝播する恐れが生じる。この基板２２を
介してのノイズの伝播は、基板の等価抵抗「Ｐが前記接
地線１４ｂ、１６ｂの抵抗ｒ１、ｒ２に比較して十分大
きいため、当該接地線１４ｂ、１６ｂを介してのノイズ
の伝播よりもその程度は小さいが、出力バッファトラン
ジスタ１２の数が著しく増加した場合、その影響を無視
することができなくなる。 そこで、このような接地ノイズの伝播の防止について万
全を期するために、第３図に示すように、出力バッファ
トランジスタ１２周辺の基板電位を固定する接地線とし
て、出力バッファトランジスタに接地電位を供給するア
ルミニウム配線１４−ｂ以外の接地線を、例えば内部回
路１０の接地線１６ｂを図の実線のように用いることで
、更に一層のノイズ防止効果が得られる。なお、第３図
に示すように、前記接地線１６ｂを用いる他、パッドＰ
１６ｂの近傍から分岐した、第３図中破線で示すような
接地線１６ｃを新設するようにしてもよい、これら接地
線１６ｂ、１６ｃは、レイアウトの容易さによって使い
分けて配線することができる。 なお、以上においては、接地ノイズに関する対策につい
て説明したが、電源ノイズに対してもパッドＰ１４ａ
、Ｐ１６ａが分離しているため、同様の効果が得られる
。 この第１実施例は、半導体集積回路が大規模化し複数電
源を必要とする場合に、各電源ビン及び各電源線毎に異
なる電源を供給するのに好適である。 次に、第２実施例について説明する。 第４図は、第２実施例にかかる半導体集積回路８の平面
図である。 この第２実施例は、前記第１実施例の半導体集積回路に
おいて、パッドＰ１４ｂ、Ｐ１６ｂが隣接している場合
に、第１実施例の接地ビンＶＳＳ。 ｖｓｓ２に替えて、１つの共通した接地ビンＶＳＳを設
け、パッドＰ１４ｂ、Ｐ１６ｂからのワイヤＷ１４、Ｗ
１６を接地ビンＶｓｓに共通に接続したものである。 この場合、接地ビンＶＳＳの抵抗値はほとんど無視でき
ることから、接地ピン数を減らして第１の実施例と同様
の効果を得ることができる。又、大規模複数電源から電
源を供給するときには、第１実施例のような構成で各配
線を設ければ、各配線毎に電源を供給するのに好適であ
るが、この第１実施例で電圧を固定した場合を考えれば
、第２実施例の構成として同様の効果を得ることができ
る。 前記第１、第２実施例においては、出力バッファトラン
ジスタ及び内部回路に電源・接地電位を供給するパッド
Ｐ１４ａ 、Ｐ１４ｂ 、Ｐ１６ａ、Ｐ１６ｂをそれぞ
れ各電源線、接地線１４ａ、１４ｂ 、１６ａ 、１６
ｂについて１つずつ設けていたが、出力ビン増加に伴っ
て適宜それらパッドを増設して該出力ビンと接続すれば
、より安定した正電源・接地電位を得ることができる。 又、前記第１、第２実施例においては、第２図、第３図
に示すように、Ｐ型基板上に形成された半導体集積回路
について例示したが、本発明が実施できる半導体装置は
このようなＰ型基板上に構成される半導体集積回路に限
定されるものではなく、他の導電型の構造を有する半導
体装置においても同様に適用することが可能である。 更に、前記第１、第２実施例においては、出力バッファ
トランジスタとしてＭＯＳトランジスタを例示したが、
本発明を実施する際に半導体集積回路を構成するトラン
ジスタはこの種のものに限定されず、他の例えばバイポ
ーラ型のトランジスタを用いた半導体装置にも適用する
ことができる。 又、前記第１、第２実施例では、電源線から正電源を接
地線から接地電位を供給していたが、本発明が実施され
る半導体装置に供給される電源はこの種のものに限定さ
れず、負電源も含む任意の電源を供給する際に本発明は
実施できるものである。
以上説明した通り、本発明によれば、出力バッファトラ
ンジスタから電源・接地ノイズが発生した場合に、その
ノイズの伝播を防いで論理回路の誤動作を確実に防止し
て、安定な回路動作を確保することができる。特に、半
導体装置が大規模化し、それに有する出力ビンが著しく
増加することに対しても確実に対処して、安定な回路動
作を得ることができるという優れた効果が得られる。
ンジスタから電源・接地ノイズが発生した場合に、その
ノイズの伝播を防いで論理回路の誤動作を確実に防止し
て、安定な回路動作を確保することができる。特に、半
導体装置が大規模化し、それに有する出力ビンが著しく
増加することに対しても確実に対処して、安定な回路動
作を得ることができるという優れた効果が得られる。
第１図は、本発明の第１実施例に係る半導体集積回路の
構成を示す平面図、 第２図は、前記半導体集積回路の出力バッファトランジ
スタ及び内部回路の詳細な構成を示す縦断面図、 第３図は、同じく縦断面図、 第４図は、本発明の第２実施例を示す半導体集積回路の
要部平面図、 第５図は、−船釣な出力バッファトランジスタの構成を
示す回路図、 第６図は、従来の半導体集積回路の電源・接地配線の構
成例を示す要部平面図である。 ８・・・半導体集積回路、 １０・・・内部回路、 １２・・・出力バッファトランジスタ、１２ａ、１２ｂ
・・・出力バッファトランジスタ群、１４ａ、１６ａ・
・・出力バッファトランジスタ群及び内部回路の電源線
、 １４ｂ、１６ｂ・・・出力バッファトランジスタ群及び
内部回路の接地線、 ＷＩＯ〜Ｗ１６・・・ワイヤ、 Ｖｄｄ＋ 、Ｖｄｄ２−電源ビン、 ＶＳＳ＋ 、ＶＳＳ２−接地ビン、 ＧＮＤ・・・接地線、 Ｐ１４ａ 、Ｐ１６ａ 、Ｐ１４ｂ 、Ｐ１６ｂ・・・
電源パッド、 ２０・・・ＮチャネルＭＯＳトランジスタ、２２・・・
基板、 ｒｐ・・・基板内の等価抵抗。
構成を示す平面図、 第２図は、前記半導体集積回路の出力バッファトランジ
スタ及び内部回路の詳細な構成を示す縦断面図、 第３図は、同じく縦断面図、 第４図は、本発明の第２実施例を示す半導体集積回路の
要部平面図、 第５図は、−船釣な出力バッファトランジスタの構成を
示す回路図、 第６図は、従来の半導体集積回路の電源・接地配線の構
成例を示す要部平面図である。 ８・・・半導体集積回路、 １０・・・内部回路、 １２・・・出力バッファトランジスタ、１２ａ、１２ｂ
・・・出力バッファトランジスタ群、１４ａ、１６ａ・
・・出力バッファトランジスタ群及び内部回路の電源線
、 １４ｂ、１６ｂ・・・出力バッファトランジスタ群及び
内部回路の接地線、 ＷＩＯ〜Ｗ１６・・・ワイヤ、 Ｖｄｄ＋ 、Ｖｄｄ２−電源ビン、 ＶＳＳ＋ 、ＶＳＳ２−接地ビン、 ＧＮＤ・・・接地線、 Ｐ１４ａ 、Ｐ１６ａ 、Ｐ１４ｂ 、Ｐ１６ｂ・・・
電源パッド、 ２０・・・ＮチャネルＭＯＳトランジスタ、２２・・・
基板、 ｒｐ・・・基板内の等価抵抗。
Claims (3)
- （１）論理回路群と、該論理回路群の出力信号に基づい
て外部端子に信号を出力する出力バッファトランジスタ
群とを有する半導体装置において、前記論理回路群に正
電源、負電源、又は接地電位を供給するための第１の配
線と、 前記出力バッファトランジスタ群に正電源、負電源、又
は接地電位を供給するための第２の配線とを各々独立し
て設け、 前記第１及び第２の配線のそれぞれに外部から正電源、
負電源、又は接地電位を伝達するための第１及び第２の
電源伝達手段とを備えることを特徴とする半導体装置。 - （２）請求項１において、前記第１及び第２の電源伝達
手段を、前記第１及び第２の配線のそれぞれについて複
数設けたことを特徴とする半導体装置。 - （３）請求項１又は２において、前記第２の配線を、出
力バッファトランジスタのソースに入る電源のみが独立
するように形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009160A JPH03212955A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009160A JPH03212955A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03212955A true JPH03212955A (ja) | 1991-09-18 |
Family
ID=11712865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009160A Pending JPH03212955A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03212955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
-
1990
- 1990-01-18 JP JP2009160A patent/JPH03212955A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
| US6181005B1 (en) | 1996-09-10 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device wiring structure |
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6460168B1 (en) | 1998-04-23 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
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