JPH03212973A - ダイナミツク・ランダム・アクセス・メモリ - Google Patents
ダイナミツク・ランダム・アクセス・メモリInfo
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- JPH03212973A JPH03212973A JP2323423A JP32342390A JPH03212973A JP H03212973 A JPH03212973 A JP H03212973A JP 2323423 A JP2323423 A JP 2323423A JP 32342390 A JP32342390 A JP 32342390A JP H03212973 A JPH03212973 A JP H03212973A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、アクセス・トランジスタ及びトレンチ型記憶
キャパシタを含む記憶セルを有するタイプのダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ） 、及び
こうした記憶セルを使用したメモリ・アレイの設計に関
する。
キャパシタを含む記憶セルを有するタイプのダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ） 、及び
こうした記憶セルを使用したメモリ・アレイの設計に関
する。
Ｂ、従来の技術
米国特許第４６５１１８４号明細書は、記憶セルが１個
の電界効果トランジスタと１個のキャパシタを含み、ト
ランジスタもキャパシタも共に基板のトレンチ内に形成
されているという、ＤＲＡＭセル及びセルのアレイを、
その製造方法と共に記載している。一方のキャパシタ極
板とトランジスタのソースは共通になっていて、トレン
チ側壁の下部に形成されている。トランジスタのドレイ
ンはトレンチ側壁の上部に形成されていて、基板表面の
ビット線に接続され、チャネルはソースとドレインの間
のトレンチ側壁の垂直部分である。
の電界効果トランジスタと１個のキャパシタを含み、ト
ランジスタもキャパシタも共に基板のトレンチ内に形成
されているという、ＤＲＡＭセル及びセルのアレイを、
その製造方法と共に記載している。一方のキャパシタ極
板とトランジスタのソースは共通になっていて、トレン
チ側壁の下部に形成されている。トランジスタのドレイ
ンはトレンチ側壁の上部に形成されていて、基板表面の
ビット線に接続され、チャネルはソースとドレインの間
のトレンチ側壁の垂直部分である。
接地線は、トレンチ上部のトランジスタのゲートを通っ
てトレンチ下部に走り、もう一方のキャパシタ極板を形
成する。
てトレンチ下部に走り、もう一方のキャパシタ極板を形
成する。
セルは、トレンチの側壁に沿って縦型電界効果トランジ
スタとキャパシタを含み、ワード線またはビット線ある
いはその両方がセルの上を通っている。
スタとキャパシタを含み、ワード線またはビット線ある
いはその両方がセルの上を通っている。
米国特許第４６８３４８６号明細書は、セルが１個の電
界効果トランジスタと１個の記憶キャパシタを含み、ト
ランジスタもキャパシタも共に基板のトレンチ内に形成
されているという、ＤＲＡＭセル及びセルのアレイを、
その製造方法と共に開示している。米国特許第４６７３
９６２号明細書は、製造中、セル要素内に１本または２
本のトレンチを掘って元のセルを２個または４個のセル
に分割することにより、セルが対でまたは４つ組で形成
されるという、半導体上のＤＲＡＭセル及びセルのアレ
イをその製造法と共に開示している。
界効果トランジスタと１個の記憶キャパシタを含み、ト
ランジスタもキャパシタも共に基板のトレンチ内に形成
されているという、ＤＲＡＭセル及びセルのアレイを、
その製造方法と共に開示している。米国特許第４６７３
９６２号明細書は、製造中、セル要素内に１本または２
本のトレンチを掘って元のセルを２個または４個のセル
に分割することにより、セルが対でまたは４つ組で形成
されるという、半導体上のＤＲＡＭセル及びセルのアレ
イをその製造法と共に開示している。
トレンチに挿入され基板から絶縁された材料層内に、ト
ランジスタのソース、チャネル、ドレインならびに一方
のキャパシタ極板が形成され、基板のトレンチ側壁にゲ
ートならびにもう一方のキャパシタ極板が形成される。
ランジスタのソース、チャネル、ドレインならびに一方
のキャパシタ極板が形成され、基板のトレンチ側壁にゲ
ートならびにもう一方のキャパシタ極板が形成される。
好ましい実施例では、基板表面上のビット線が挿入層に
接続され、基板表面上のワード線が、ゲートを形成する
基板中の拡散領域として形成されている。トレンチ及び
セルはビット線とワード線の交点に形成されており、ビ
ット線とワード線は直交する１組の平行線となっている
。
接続され、基板表面上のワード線が、ゲートを形成する
基板中の拡散領域として形成されている。トレンチ及び
セルはビット線とワード線の交点に形成されており、ビ
ット線とワード線は直交する１組の平行線となっている
。
米国特許第４８４９６２５号明細書は、単結晶半導体チ
ップ上にアクセス・トランジスタ及び記憶キャパシタを
含む個々のセルが形成されている、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）デバイスを記載し
ている。より詳しくは、セルを取り囲む単結晶半導体領
域によって、またはトレンチの側壁からあるいはその両
者から結晶化シードが供給され、アクセス・トランジス
タが絶縁体によって絶縁されるという、トレンチ・キャ
パシタの上面に単結晶アクセス・トランジスタを積み重
ねた３次元ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）デバイス構造およびその製造方法が記載さ
れている。この構造中では、高度にドープされたｎ＋ポ
リシリコンを含むトレンチがｐ＋型基板中に配置される
。キャパシタ記憶絶縁体としてＳｉＯ□／ Ｓ ｉ ３
Ｎ４／ Ｓ ｉ ０２の複合被膜が設けられる。ポリシ
リコンを覆って５ｉ０２の薄い層が配設され、基板と５
ｉＣｈを覆って軽度にドープされたＰ型エピタキシアル
・シリコン層が配置される。トレンチ・キャパシタの上
面にメモリ・セル用のアクセス・トランジスタが配置さ
れる。ｎ＋ドープされた材料がトランジスタのソース領
域をトレンチ内のポリシリコンに接続する。トレンチ表
面に沿ってかなりの漏れ電流がある場合には、トレンチ
表面の上面に中程度にドープされたｐ型領域を設けるこ
とができる。
ップ上にアクセス・トランジスタ及び記憶キャパシタを
含む個々のセルが形成されている、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）デバイスを記載し
ている。より詳しくは、セルを取り囲む単結晶半導体領
域によって、またはトレンチの側壁からあるいはその両
者から結晶化シードが供給され、アクセス・トランジス
タが絶縁体によって絶縁されるという、トレンチ・キャ
パシタの上面に単結晶アクセス・トランジスタを積み重
ねた３次元ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）デバイス構造およびその製造方法が記載さ
れている。この構造中では、高度にドープされたｎ＋ポ
リシリコンを含むトレンチがｐ＋型基板中に配置される
。キャパシタ記憶絶縁体としてＳｉＯ□／ Ｓ ｉ ３
Ｎ４／ Ｓ ｉ ０２の複合被膜が設けられる。ポリシ
リコンを覆って５ｉ０２の薄い層が配設され、基板と５
ｉＣｈを覆って軽度にドープされたＰ型エピタキシアル
・シリコン層が配置される。トレンチ・キャパシタの上
面にメモリ・セル用のアクセス・トランジスタが配置さ
れる。ｎ＋ドープされた材料がトランジスタのソース領
域をトレンチ内のポリシリコンに接続する。トレンチ表
面に沿ってかなりの漏れ電流がある場合には、トレンチ
表面の上面に中程度にドープされたｐ型領域を設けるこ
とができる。
米国特許第４６８８０６３号明細書は、ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）セルを記載し
ており、より詳しくは、半導体基板内に形成されたトレ
ンチ内にセルの記憶キャパシタが配設され、基板の少な
くとも一部分が高度にドープされて記憶キャパシタの対
電極を形成し、トレンチ・キャパシタ内に配設された高
度にドープされた多結晶プラグが記憶キャパシタのもう
一方の電極を形成するという、ダイナミックＲＡＭセル
に関するものである。このＤＲＡＭセルは、ウェル内に
配設された、基板と導電型が逆の、電界効果アクセス・
トランジスタを含んでいる。ウェル自体は基板の軽度に
ドープされた部分に形成され、ｎ型またはｐ型のどちら
の導電型でもよく、セルのその他の部分は０ＭＯ８環境
で製造されたデバイスに適した導電型をもつ。トレンチ
・キャパシタはウェルの表面からウェル及び基板の軽度
にドープされた部分を経て基板の高度にドープされた部
分に延びている。トレンチ内に配設された電極は、直接
、アクセス・トランジスタのソース／ドレインに接続さ
れている。
ランダム・アクセス・メモリ（ＤＲＡＭ）セルを記載し
ており、より詳しくは、半導体基板内に形成されたトレ
ンチ内にセルの記憶キャパシタが配設され、基板の少な
くとも一部分が高度にドープされて記憶キャパシタの対
電極を形成し、トレンチ・キャパシタ内に配設された高
度にドープされた多結晶プラグが記憶キャパシタのもう
一方の電極を形成するという、ダイナミックＲＡＭセル
に関するものである。このＤＲＡＭセルは、ウェル内に
配設された、基板と導電型が逆の、電界効果アクセス・
トランジスタを含んでいる。ウェル自体は基板の軽度に
ドープされた部分に形成され、ｎ型またはｐ型のどちら
の導電型でもよく、セルのその他の部分は０ＭＯ８環境
で製造されたデバイスに適した導電型をもつ。トレンチ
・キャパシタはウェルの表面からウェル及び基板の軽度
にドープされた部分を経て基板の高度にドープされた部
分に延びている。トレンチ内に配設された電極は、直接
、アクセス・トランジスタのソース／ドレインに接続さ
れている。
特開昭６２−０４０７５９号明細書は、指定されたパタ
ーンのグループの開口部よりも広（グループの中心部を
増大させることにより、メモリのサイズを増大させずに
、トレンチ型記憶キャパシタの容量をさらに増大させる
技法を記載している。
ーンのグループの開口部よりも広（グループの中心部を
増大させることにより、メモリのサイズを増大させずに
、トレンチ型記憶キャパシタの容量をさらに増大させる
技法を記載している。
特開昭６１−２８５７５２号明細書は、グループ上部に
傾斜面をつけ、平坦面上に１個のトランジスタを形成し
、グループ上に１個のキャパシタを形成し、それによっ
て日メモリ・セルのほぼ平坦な領域を減少させることに
よって、大容量メモリにとって最適化されたメモリ・セ
ルの構造を提供している。特開昭６１−０７９２５２号
明細書は、ＭＯＳキ中パシタ領域内にグループを形成し
、シリコン基板をエツチングせずに自己整合により電界
絶縁薄膜を埋め込むことにより、高い耐電圧をもつ大き
なキャパシタを微小領域に形成して、高性能のＤＲＡＭ
を提供する方法を開示している。
傾斜面をつけ、平坦面上に１個のトランジスタを形成し
、グループ上に１個のキャパシタを形成し、それによっ
て日メモリ・セルのほぼ平坦な領域を減少させることに
よって、大容量メモリにとって最適化されたメモリ・セ
ルの構造を提供している。特開昭６１−０７９２５２号
明細書は、ＭＯＳキ中パシタ領域内にグループを形成し
、シリコン基板をエツチングせずに自己整合により電界
絶縁薄膜を埋め込むことにより、高い耐電圧をもつ大き
なキャパシタを微小領域に形成して、高性能のＤＲＡＭ
を提供する方法を開示している。
特開昭６１−１４５８５３号明細書は、キャパシタの表
面全体が書込み電圧を下げないで静電容量として働くと
いう、トレンチ・キャパシタを製造する方法を開示して
いる。半導体基板と導電型が逆の不純物注入領域をもつ
トレンチ・キャパシタが形成される。
面全体が書込み電圧を下げないで静電容量として働くと
いう、トレンチ・キャパシタを製造する方法を開示して
いる。半導体基板と導電型が逆の不純物注入領域をもつ
トレンチ・キャパシタが形成される。
ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２９、Ｎ０８５．１９８６年１０月、ｐｐ、２３３
５〜２３４０に所載の論文は、転送デバイスが垂直方向
に向き、トレンチ型記憶キャパシタの上方に位置すると
いう、高密度の縦型トレンチＤＲＡＭセルを記載してい
る。ポリシリコンまたはポリサイドで充填した浅いトレ
ンチは、ＭＯ３転送デバイス・ゲートとして働く。隣接
するセルの転送ＭＯ３ＦＥＴは、同一のゲートを共用す
る。
ｌ、２９、Ｎ０８５．１９８６年１０月、ｐｐ、２３３
５〜２３４０に所載の論文は、転送デバイスが垂直方向
に向き、トレンチ型記憶キャパシタの上方に位置すると
いう、高密度の縦型トレンチＤＲＡＭセルを記載してい
る。ポリシリコンまたはポリサイドで充填した浅いトレ
ンチは、ＭＯ３転送デバイス・ゲートとして働く。隣接
するセルの転送ＭＯ３ＦＥＴは、同一のゲートを共用す
る。
ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２７、Ｎｏ、１１．１９８５年４月、ｐｐ、６６９
４〜６６９７の論文も参照のこと。
ｌ、２７、Ｎｏ、１１．１９８５年４月、ｐｐ、６６９
４〜６６９７の論文も参照のこと。
この論文は、ドレインの下にセル記憶キャパシタを埋め
込むことによって作成される、表面積をそれほど必要と
しない１トランジスタＤＲＡＭセルを記載している。
込むことによって作成される、表面積をそれほど必要と
しない１トランジスタＤＲＡＭセルを記載している。
日本応用物理学会（東京）、１９８６年ＶＬＳＩ技術シ
ンポジウム、技術論文要約、米国カリフォルニア州サン
・ディエゴ市、１９８６年５月２８〜３０日、ｐｌ）、
７７〜７８に所載の、「メガビット・ダイナミックＲＡ
Ｍ用の２重拡散構造をもつトレンチ・キャパシタ・セル
（Ｔｒｅｎｃｈ ＣａｐａｃｉｔｏｒＣｅｌｌ ｗｉｔ
ｈ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ５ｔｒｕｃｔｕ
ｒｅ ｆｏｒＭｅｇａｂｉｔ Ｄｙｎａ＠ｉｃ ＲＡＭ
５） Ｊと題する、Ｍ、ヨネダ、Ｓ、サトー、Ｈ，オザ
キ、Ｍ、ヒラヤマ、Ｍ、ヤマダ、Ｔ、ヤマザキの論文は
、ＬＳＩ ＤＲＡＭのパターン寸法が小さくなればな
るほど、ますます深いトレンチと狭い絶縁幅が必要とな
ると述べている。ただし、ｐ＋拡散領域のないトレンチ
構造は、トレンチ・キャパシタ・セル相互間に漏れ電流
があり、かつ集電効率が高いので、縮小に限界がある。
ンポジウム、技術論文要約、米国カリフォルニア州サン
・ディエゴ市、１９８６年５月２８〜３０日、ｐｌ）、
７７〜７８に所載の、「メガビット・ダイナミックＲＡ
Ｍ用の２重拡散構造をもつトレンチ・キャパシタ・セル
（Ｔｒｅｎｃｈ ＣａｐａｃｉｔｏｒＣｅｌｌ ｗｉｔ
ｈ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ５ｔｒｕｃｔｕ
ｒｅ ｆｏｒＭｅｇａｂｉｔ Ｄｙｎａ＠ｉｃ ＲＡＭ
５） Ｊと題する、Ｍ、ヨネダ、Ｓ、サトー、Ｈ，オザ
キ、Ｍ、ヒラヤマ、Ｍ、ヤマダ、Ｔ、ヤマザキの論文は
、ＬＳＩ ＤＲＡＭのパターン寸法が小さくなればな
るほど、ますます深いトレンチと狭い絶縁幅が必要とな
ると述べている。ただし、ｐ＋拡散領域のないトレンチ
構造は、トレンチ・キャパシタ・セル相互間に漏れ電流
があり、かつ集電効率が高いので、縮小に限界がある。
空乏層を削減することによりパターン寸法を縮小する利
点のある、２重拡散構造をもつトレンチ・キャパシタ・
セルが提案されている。
点のある、２重拡散構造をもつトレンチ・キャパシタ・
セルが提案されている。
これは、メガビット・ダイナミックＲＡＭの実現にとっ
て有望である。
て有望である。
米国電気素子学会（ＩＥＥＥ、ニューヨーク）、国際電
子機器会議、技術要約、米国ワシントンＤ。
子機器会議、技術要約、米国ワシントンＤ。
Ｃ，１９８５年１２月１〜４日、ｐｐ、７０６〜７０９
に所載の、「４メガビット・ダイナミックＲＡＭ用のサ
ブミツ０フ０ ＣＭＯＳ Ｔｅａ）＋ｎｏｌｏｇｉｅｓ ｆｏｒ Ｆｏ
ｕｒ Ｍｅｇａｂｉｔ ＤｙｎａｍｉｃＲＡＭ） Ｊと
題する、Ｈ０インチ、Ｔ．ワタナベ、Ｋ．キシ、Ｍ．イ
シカワ、Ｎ．ゴトー、Ｔ．タナ力、Ｔ．モチヅキ、０．
オザワの論文は、実験的４メガビット・ダイナミックＲ
ＡＭ用のサブミツ０フ０ る。主要な特徴は、トレンチ・キャパシタ・セル、３重
ポリシングル金属プロセス、双子タブＣＭＯ８技術であ
る。隣接するトレンチ・キャパシタ間の漏れ電流を防止
し、ソフト・エラー発生率を減少させるため、最適化さ
れたｐ型つェル中にトレンチ・キャパシタ・セルが形成
される。ＮＭＯ８及びＰＭＯ８）ランジスタの最小ゲー
ト長は、それぞれ０．８μｍ及び１．２μｍである。試
験媒体及び２５６キロビット・ダイナミックＲＡＭチッ
プを用いて、それらの技術が検証された。
に所載の、「４メガビット・ダイナミックＲＡＭ用のサ
ブミツ０フ０ ＣＭＯＳ Ｔｅａ）＋ｎｏｌｏｇｉｅｓ ｆｏｒ Ｆｏ
ｕｒ Ｍｅｇａｂｉｔ ＤｙｎａｍｉｃＲＡＭ） Ｊと
題する、Ｈ０インチ、Ｔ．ワタナベ、Ｋ．キシ、Ｍ．イ
シカワ、Ｎ．ゴトー、Ｔ．タナ力、Ｔ．モチヅキ、０．
オザワの論文は、実験的４メガビット・ダイナミックＲ
ＡＭ用のサブミツ０フ０ る。主要な特徴は、トレンチ・キャパシタ・セル、３重
ポリシングル金属プロセス、双子タブＣＭＯ８技術であ
る。隣接するトレンチ・キャパシタ間の漏れ電流を防止
し、ソフト・エラー発生率を減少させるため、最適化さ
れたｐ型つェル中にトレンチ・キャパシタ・セルが形成
される。ＮＭＯ８及びＰＭＯ８）ランジスタの最小ゲー
ト長は、それぞれ０．８μｍ及び１．２μｍである。試
験媒体及び２５６キロビット・ダイナミックＲＡＭチッ
プを用いて、それらの技術が検証された。
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ， Ｖ 。
ｔｅ Ｃ１ｒｃｕｉｔｓ， Ｖ 。
１、２３、Ｎｏ．１、１９８８年２月、ｐり． ３４〜
４０に所載のｒｃＭＯｓダイナミックＲＡＭ用の高速検
知方式（Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｎｓｉｎｇ Ｓｃ
ｈｅｍｅｆｏｒ ＣＭＯＳ ＤＲＡＭ’ｓ） Ｊと題す
る、Ｓ．Ｈ．シン（Ｄｈｏｎｇ） 、Ｎ． Ｃ． Ｃ．
ルー（Ｌｕ）、Ｗ．ホワン（Ｈｗａｎｇ） 、Ｓ． Ａ
．パーク（Ｐａｒｋｅ）の論文は、ビット線をほぼ２／
３ＶＤＤに予充電することにより、ビット線を１／２Ｖ
ＤＤに予充電する検知方式にまさる検知速度の著しい改
良が得られるという、ＣＭＯＳダイナミックＲＡＭ用の
検知方式を記載している。ビット線のスイングが僅かな
２ ／ ３ Ｖ ｏ。
４０に所載のｒｃＭＯｓダイナミックＲＡＭ用の高速検
知方式（Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｎｓｉｎｇ Ｓｃ
ｈｅｍｅｆｏｒ ＣＭＯＳ ＤＲＡＭ’ｓ） Ｊと題す
る、Ｓ．Ｈ．シン（Ｄｈｏｎｇ） 、Ｎ． Ｃ． Ｃ．
ルー（Ｌｕ）、Ｗ．ホワン（Ｈｗａｎｇ） 、Ｓ． Ａ
．パーク（Ｐａｒｋｅ）の論文は、ビット線をほぼ２／
３ＶＤＤに予充電することにより、ビット線を１／２Ｖ
ＤＤに予充電する検知方式にまさる検知速度の著しい改
良が得られるという、ＣＭＯＳダイナミックＲＡＭ用の
検知方式を記載している。ビット線のスイングが僅かな
２ ／ ３ Ｖ ｏ。
検知方法は、より速い信号発生時間、電力消費量の減少
、より小さい雑音など、１ ／２Ｖ ｏｏ ４’Ｊ知方
式にまさるいくつかの独特な利点をもつ。また、これは
、小型デバイスではデバイスの信頼性に心配があるため
にワード線の昇圧が実現し難い、高性能高密度ＣＭＯ８
ＤＲＡＭに特に適している。
、より小さい雑音など、１ ／２Ｖ ｏｏ ４’Ｊ知方
式にまさるいくつかの独特な利点をもつ。また、これは
、小型デバイスではデバイスの信頼性に心配があるため
にワード線の昇圧が実現し難い、高性能高密度ＣＭＯ８
ＤＲＡＭに特に適している。
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ， Ｖ 。
ｔｅ Ｃ１ｒｃｕｉｔｓ， Ｖ 。
１、２３、Ｎｏ．１ １９８８年２月、１）１）、
４１〜４７に所載の「ダイナミックＲＡＭをギガビッ
ト水準にスケーリングするためのオフセット・ワード線
アーキテクチャ（Ｏｆｆｓｅｔυｏｒｄ−ＬｉｎｅＡｒ
ｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｓｃａｌｉｎｇ ＤＲ
ＡＭ’ｓ ｔｏ ｔｈｅＧｉｇａｂｉｔ Ｌｅｖｅｌ）
Ｊと題する、Ｒ．Ｅ． ジョイエルライン（Ｓｃｈｅ
ｕｅｒｌｅｉｎ）及びＪ．Ｄ．マインドル（Ｍｅｉｎｄ
ｌ ）の論文は、ギガビット水準にスケーリング可能で
あり、性能不足の問題がない、昇圧されたワード線ＤＲ
ＡＭアーキテクチャの代替案を記載し、従来の昇圧され
たワード線回路の高いゲート電界が記載されている。上
記の代替案は、セル・スイッチが空乏モードに変更され
、ワード線がセル・スイッチ・デバイスのドレイン電圧
以上に昇圧されるのでなくそのソース電圧以下に引き下
げられるため、オフセット・ワード線アーキテクチャと
呼ばれる。
４１〜４７に所載の「ダイナミックＲＡＭをギガビッ
ト水準にスケーリングするためのオフセット・ワード線
アーキテクチャ（Ｏｆｆｓｅｔυｏｒｄ−ＬｉｎｅＡｒ
ｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｓｃａｌｉｎｇ ＤＲ
ＡＭ’ｓ ｔｏ ｔｈｅＧｉｇａｂｉｔ Ｌｅｖｅｌ）
Ｊと題する、Ｒ．Ｅ． ジョイエルライン（Ｓｃｈｅ
ｕｅｒｌｅｉｎ）及びＪ．Ｄ．マインドル（Ｍｅｉｎｄ
ｌ ）の論文は、ギガビット水準にスケーリング可能で
あり、性能不足の問題がない、昇圧されたワード線ＤＲ
ＡＭアーキテクチャの代替案を記載し、従来の昇圧され
たワード線回路の高いゲート電界が記載されている。上
記の代替案は、セル・スイッチが空乏モードに変更され
、ワード線がセル・スイッチ・デバイスのドレイン電圧
以上に昇圧されるのでなくそのソース電圧以下に引き下
げられるため、オフセット・ワード線アーキテクチャと
呼ばれる。
Ｃ０発明が解決しようとする課題
本発明の目的は、高密度のＤＲＡＭ用の新しいアレイ・
アーキテクチャを提供することにある。
アーキテクチャを提供することにある。
本発明のもう一つの目的は、米国特許第４６８８０６３
号明細書に記載されている種類の基板プレート・トレン
チ・キャパシタ形セル構造を使用するが、ｐ＋ポリゲー
トを備えた軽度に空乏化されたＰＭＯＳアクセス・デバ
イスを有する、ＤＲＡＭメモリ・セルを提供することに
ある。
号明細書に記載されている種類の基板プレート・トレン
チ・キャパシタ形セル構造を使用するが、ｐ＋ポリゲー
トを備えた軽度に空乏化されたＰＭＯＳアクセス・デバ
イスを有する、ＤＲＡＭメモリ・セルを提供することに
ある。
本発明のもう一つの目的は、所与の電界に対して電界が
低下した、または蓄積電荷が高くなったＤＲＡＭメモリ
・セルを提供することにある。
低下した、または蓄積電荷が高くなったＤＲＡＭメモリ
・セルを提供することにある。
本発明のもう一つの目的は、高ビット線スイングがＶＤ
Ｄ（ワード線に印加される最も正の電圧）よりも約１シ
リコン・ギャップ電圧だけ低い電位に制限されている、
ＤＲＡＭメモリ・セルを提供することにある。
Ｄ（ワード線に印加される最も正の電圧）よりも約１シ
リコン・ギャップ電圧だけ低い電位に制限されている、
ＤＲＡＭメモリ・セルを提供することにある。
本発明のもう一つの目的は、エンハンスメント形ＮＭＯ
８）ランジスタを、２つの分割されたビット線対間でセ
ンス増幅器を共用するための多重化デバイスとして使用
する、ＤＲＡＭ構造を提供することにある。
８）ランジスタを、２つの分割されたビット線対間でセ
ンス増幅器を共用するための多重化デバイスとして使用
する、ＤＲＡＭ構造を提供することにある。
００課題を解決するための手段
本発明のダイナミック・ランダム・アクセス・メモリは
、トレンチ・キャパシタ及びＰ型ＭＯＳアクセス・トラ
ンジスタを有する。Ｐ型ＭＯＳアクセス・トランジスタ
はＰ型ポリシリコン・ゲート電極を有する。
、トレンチ・キャパシタ及びＰ型ＭＯＳアクセス・トラ
ンジスタを有する。Ｐ型ＭＯＳアクセス・トランジスタ
はＰ型ポリシリコン・ゲート電極を有する。
Ｅ、実施例
本発明は、基板プレート・トレンチ・キャパシタ（ＳＰ
Ｔ）形メモリ・セルと呼ばれ、ＩＥＥＥＪｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｓ
Ｖ ｏ １ 、２１、Ｎｏ、５、１９８８年、ｐｐ、
６２７〜６３４に所載のＮ、Ｃ，Ｃ，ルー等の論文「ダ
イナミックＲＡＭ用基板プレート・トレンチ・キャパシ
タ（ＳＰＴ）形メモリ・セル（Ａ ５ｕｂｓｔｒａｔｅ
−Ｐｌａｔｅ Ｔｒｅｎｃｈ−Ｃａｐａｃｉｔｏｒ （
ＳＰＴ） Ｍｅｍｏｒｙ Ｃｅ１ｌ ｆｏｒＤｙｎａｍ
ｉｃ ＲＡＭ５） Ｊにその実施例が記載されている種
類のセル構造を使用する。このＳＰＴセルを第２図に示
す。この図は、ｎ型ウェル１４を設けたＰエピタキシア
ル！１２を上に有するｐ３半導体基板工０を示している
。高度にドープされたｐ＋ポリシリコンで充填した深い
トレンチ・キャパシタ１６が、ウェル、エピタキシアル
層、基板内に配設されている。
Ｔ）形メモリ・セルと呼ばれ、ＩＥＥＥＪｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓｓ
Ｖ ｏ １ 、２１、Ｎｏ、５、１９８８年、ｐｐ、
６２７〜６３４に所載のＮ、Ｃ，Ｃ，ルー等の論文「ダ
イナミックＲＡＭ用基板プレート・トレンチ・キャパシ
タ（ＳＰＴ）形メモリ・セル（Ａ ５ｕｂｓｔｒａｔｅ
−Ｐｌａｔｅ Ｔｒｅｎｃｈ−Ｃａｐａｃｉｔｏｒ （
ＳＰＴ） Ｍｅｍｏｒｙ Ｃｅ１ｌ ｆｏｒＤｙｎａｍ
ｉｃ ＲＡＭ５） Ｊにその実施例が記載されている種
類のセル構造を使用する。このＳＰＴセルを第２図に示
す。この図は、ｎ型ウェル１４を設けたＰエピタキシア
ル！１２を上に有するｐ３半導体基板工０を示している
。高度にドープされたｐ＋ポリシリコンで充填した深い
トレンチ・キャパシタ１６が、ウェル、エピタキシアル
層、基板内に配設されている。
図では、ｎ＋ポリシリコン・ゲート２０．ならびにソー
ス電極、ドレイン電極、分離領域、さらにビット線とワ
ード線のコネクタを含むＰＭＯＳアクセス・デバイス１
８も、トレンチ・キャパシタに接続されている。
ス電極、ドレイン電極、分離領域、さらにビット線とワ
ード線のコネクタを含むＰＭＯＳアクセス・デバイス１
８も、トレンチ・キャパシタに接続されている。
ルー等の上記論文に記載され、第２図に示されているＳ
ＰＴセルは、その微細形状の面積が小さく、静電容量が
大きく、漏れ電流が少なく、ソフト・エラー率が低く、
表面形状が簡素化され、牛ヤバシタ極板電極が非常に安
定しているため、非常に有用である。４メガビットのＤ
ＲＡＭでは、最小の微細形状が０．７ミクロンであり、
セル面積１ｔｉｏ、ｅ平方ミクロンとなる。この技術を
４メガビットよりも拡張するには、セルの寸法を縮小す
る必要がある。その結果、実施が難しく収率を低下させ
る恐れのある、はるかに深いトレンチ・キャパシタを使
用しない限り、セルの小さな記憶容量が小さくなり、不
十分な検知信号をもたらすことになる。こうした記憶信
号は主として２つの理由から不適当である。第１に、デ
バイスの大きさを縮小するときデバイスにかかる応力を
緩和するために、昇圧していないワード線が使用される
可能性が高い。既存のセル構造／技術を用いて必要な性
能を維持しながら、ワード線を接地レベルよりずっと低
いたとえば−１，５Ｖに昇圧することは難しい。昇圧さ
れたワード線ドライバとしてＮＭＯＳデバイスを用いた
場合には、ワード線レベルを負に昇圧するとｎ”／ｐ接
合部が順方向にバイアスされて、少数キャリアの注入が
起こり、それによって回路の動作不良が生じる。昇圧さ
れたワード線ドライバとしてＰＭＯＳデバイスを用いた
場合には、妥当な時間内にワード線を−１゜５Ｖに昇圧
するため、ＰＭＯ８のゲート電圧をはホー ３ Ｖまた
は一４■に昇圧しなければならない。
ＰＴセルは、その微細形状の面積が小さく、静電容量が
大きく、漏れ電流が少なく、ソフト・エラー率が低く、
表面形状が簡素化され、牛ヤバシタ極板電極が非常に安
定しているため、非常に有用である。４メガビットのＤ
ＲＡＭでは、最小の微細形状が０．７ミクロンであり、
セル面積１ｔｉｏ、ｅ平方ミクロンとなる。この技術を
４メガビットよりも拡張するには、セルの寸法を縮小す
る必要がある。その結果、実施が難しく収率を低下させ
る恐れのある、はるかに深いトレンチ・キャパシタを使
用しない限り、セルの小さな記憶容量が小さくなり、不
十分な検知信号をもたらすことになる。こうした記憶信
号は主として２つの理由から不適当である。第１に、デ
バイスの大きさを縮小するときデバイスにかかる応力を
緩和するために、昇圧していないワード線が使用される
可能性が高い。既存のセル構造／技術を用いて必要な性
能を維持しながら、ワード線を接地レベルよりずっと低
いたとえば−１，５Ｖに昇圧することは難しい。昇圧さ
れたワード線ドライバとしてＮＭＯＳデバイスを用いた
場合には、ワード線レベルを負に昇圧するとｎ”／ｐ接
合部が順方向にバイアスされて、少数キャリアの注入が
起こり、それによって回路の動作不良が生じる。昇圧さ
れたワード線ドライバとしてＰＭＯＳデバイスを用いた
場合には、妥当な時間内にワード線を−１゜５Ｖに昇圧
するため、ＰＭＯ８のゲート電圧をはホー ３ Ｖまた
は一４■に昇圧しなければならない。
そうすると、次のような問題が生じる。（１）このＰＭ
ＯＳドライバはソースフォロア・モードで動作するので
、性能が低下する。（２）デバイス接合部の両端間の電
圧が高い。その結果、ワード線昇圧を使用しない場合、
ＳＰＴセルはＶＤＤ（３゜３Ｖなど）あるいはアクセス
・デバイスのＩＶＴよりも高い電圧（たとえば、通常の
条件で約−１゜５Ｖ）を蓄積する。セルがＶＤＤを蓄積
する間、接地した基板と記憶ノードの間で記憶絶縁体に
かがる応力が最高になる（これは第３図に示されている
）。しかし、検知に使用できる記憶電圧差の量は、ＶＤ
Ｄでなく （ＶＤＤ− １．５）にすぎない。
ＯＳドライバはソースフォロア・モードで動作するので
、性能が低下する。（２）デバイス接合部の両端間の電
圧が高い。その結果、ワード線昇圧を使用しない場合、
ＳＰＴセルはＶＤＤ（３゜３Ｖなど）あるいはアクセス
・デバイスのＩＶＴよりも高い電圧（たとえば、通常の
条件で約−１゜５Ｖ）を蓄積する。セルがＶＤＤを蓄積
する間、接地した基板と記憶ノードの間で記憶絶縁体に
かがる応力が最高になる（これは第３図に示されている
）。しかし、検知に使用できる記憶電圧差の量は、ＶＤ
Ｄでなく （ＶＤＤ− １．５）にすぎない。
ＰＭＯＳゲート酸化物にかかる応力は、デバイスがオフ
になっている間に最大になる。ｎ＋ポリゲートをＰＭＯ
Ｓアクセス・デバイスに用いる場合、最大ゲート応力は
Ｖ。、にとどまらず、デバイスのゲートとドレインのあ
いだの仕事関数の違いによるシリコン・バンドギャップ
電圧Ｖｇ（＃１．ＩＶ）がそれに追加される。その結果
、ゲート酸化物の厚さの縮小が制限され、このため、チ
ャネルの長さを縮小するとき、短チヤネル効果としきい
値以下での漏れ電流を防止するのが困難になる。
になっている間に最大になる。ｎ＋ポリゲートをＰＭＯ
Ｓアクセス・デバイスに用いる場合、最大ゲート応力は
Ｖ。、にとどまらず、デバイスのゲートとドレインのあ
いだの仕事関数の違いによるシリコン・バンドギャップ
電圧Ｖｇ（＃１．ＩＶ）がそれに追加される。その結果
、ゲート酸化物の厚さの縮小が制限され、このため、チ
ャネルの長さを縮小するとき、短チヤネル効果としきい
値以下での漏れ電流を防止するのが困難になる。
一方、ビット密度を４メガビットから１６メガビットお
よびそれ以上に増加させるには、ビット線上でより多数
のビットが必要となり、ビット線の静電容量がより高く
なる。ビット線静電容量が高くなり、上記のようにセル
静電容量が減少すると、検知信号が低下し性能が低下す
る。ビット線の静電容量及びセルにおける漏れ電流を減
少させるには、アレイ基板に印加する必要のあるｎウェ
ル・バイアス（たとえばＶＤＤより１．２ｖ上）をチッ
プ上で発生させなければならず、そうすると余分の雑音
が導入され全検知信号が劣化する可能性がある。これら
の問題を解決するため、ＳＰＴセルの蓄積電荷を最適化
するだけでなく、検知信号及び性能をともに改善する新
しいアレイ／セル・アーキテクチャを本明細書で記載す
る。
よびそれ以上に増加させるには、ビット線上でより多数
のビットが必要となり、ビット線の静電容量がより高く
なる。ビット線静電容量が高くなり、上記のようにセル
静電容量が減少すると、検知信号が低下し性能が低下す
る。ビット線の静電容量及びセルにおける漏れ電流を減
少させるには、アレイ基板に印加する必要のあるｎウェ
ル・バイアス（たとえばＶＤＤより１．２ｖ上）をチッ
プ上で発生させなければならず、そうすると余分の雑音
が導入され全検知信号が劣化する可能性がある。これら
の問題を解決するため、ＳＰＴセルの蓄積電荷を最適化
するだけでなく、検知信号及び性能をともに改善する新
しいアレイ／セル・アーキテクチャを本明細書で記載す
る。
第１図は、検知のため記憶セルからのＶＤＤよりも低い
電圧が利用されるが、同じ量の電圧が記憶絶縁体全体に
わたって加えられる、最適化されたｐ＋アゲ−ＳＰＴセ
ルを示す。記憶絶縁体両端間での電圧が低くなっている
ため、記憶絶縁体を縮小してセルに蓄積される電荷を最
大にすることが可能となる。
電圧が利用されるが、同じ量の電圧が記憶絶縁体全体に
わたって加えられる、最適化されたｐ＋アゲ−ＳＰＴセ
ルを示す。記憶絶縁体両端間での電圧が低くなっている
ため、記憶絶縁体を縮小してセルに蓄積される電荷を最
大にすることが可能となる。
第４図は、本発明の軽度に空乏化されたＰＭＯ８ＳＰＴ
セル・アレイ（ＬＤＰＡ）アーキテクチャの概略回路図
を示す。これは、第５図に示すように、ＶＴが基体効果
も含めて０．５〜０．８Ｖの範囲にあるｎ１ポリゲート
を有するエンハンスメント形ＮＭＯＳトランジスタ（Ｅ
ＮＭＯ８）と、ＶＴが−０，５〜−〇、８Ｖであるｐ＋
ポリゲートを有するエンハンスメント形ＰＭＯ８）ラン
ジスタ（ＥＰＭＯ８）と、しきい電圧ＶＴ”が０〜０．
４Ｖであるｐ＋ポリゲートを有する軽度に空乏化された
ＰＭ、ＯＳトランジスタ（ＬＤＰＭＯ８）との３種類の
デバイスから構成される。ＥＮＭｏＳトランジスタの基
体は接地され、ＥＰＭＯＳトランジスタ及びＬＤＰＭＯ
Ｓトランジスタの基体は、接続が指定されていなければ
、ＶｏＤに接続される。ＬＤＰＭＯ８）ランジスタは、
ゲートのドーピングがｎ＋からｐ＋に変わって、しきい
値がシリコンのバンドギャップＶｇ（〜１．ＩＶ）だけ
シフトしている意思外は、第３図の従来技術の実施例で
使用されるデバイスとほぼ同じである。
セル・アレイ（ＬＤＰＡ）アーキテクチャの概略回路図
を示す。これは、第５図に示すように、ＶＴが基体効果
も含めて０．５〜０．８Ｖの範囲にあるｎ１ポリゲート
を有するエンハンスメント形ＮＭＯＳトランジスタ（Ｅ
ＮＭＯ８）と、ＶＴが−０，５〜−〇、８Ｖであるｐ＋
ポリゲートを有するエンハンスメント形ＰＭＯ８）ラン
ジスタ（ＥＰＭＯ８）と、しきい電圧ＶＴ”が０〜０．
４Ｖであるｐ＋ポリゲートを有する軽度に空乏化された
ＰＭ、ＯＳトランジスタ（ＬＤＰＭＯ８）との３種類の
デバイスから構成される。ＥＮＭｏＳトランジスタの基
体は接地され、ＥＰＭＯＳトランジスタ及びＬＤＰＭＯ
Ｓトランジスタの基体は、接続が指定されていなければ
、ＶｏＤに接続される。ＬＤＰＭＯ８）ランジスタは、
ゲートのドーピングがｎ＋からｐ＋に変わって、しきい
値がシリコンのバンドギャップＶｇ（〜１．ＩＶ）だけ
シフトしている意思外は、第３図の従来技術の実施例で
使用されるデバイスとほぼ同じである。
ＬＤＰＭＯ８は、第４図のデバイス４２及び４４など、
本体がＶＤＤにバイアスされたＳＰＴセル中でアクセス
・トランジスタとして使用され、デバイス６２など書込
みドライバ内でも使用できる。
本体がＶＤＤにバイアスされたＳＰＴセル中でアクセス
・トランジスタとして使用され、デバイス６２など書込
みドライバ内でも使用できる。
センス増幅器は、デバイス２０１２２．３２．３４を含
むＣＭＯ８交差結合ラッチである。デバイス３２及び３
４の位置するｎウェルは、ＶＤＤでなく （ＶＤＤ−
Ｖｇ）にバイアスされ、したがってこの２個のデバイ
スのしきい値を低くすると、検知が速くなる。ＣＭＯ８
交差結合ラッチは、ラッチング・デバイス５０及び５２
をオンにすると活動化される。従来の設計とのもう１つ
の相違点は、デバイス５２への電圧供給が、ＶＤＤより
約１シリコン・バンド・ギャップＶｇ（＃１．ＩＶ）だ
け低い電位に調節される点にある。その目的は、選択さ
れないセルのアレイ・デバイスに電流を流して、このよ
うなセルの蓄積された低電圧状態を変える恐れのある、
ＶＤＤ−Ｖｇより高くまでビット線を充電するのを防止
することにある。電圧調節は様々なやり方で行なうこと
ができ、第４図はデバイス５６．５８．６４から構成さ
れる例示的回路を示している。初期検知時には、センス
増幅器が、ＥＮＭＯＳデバイス２４．２６．２Ｂ、３０
を介する多重化により、２対のビット線ＢＬＩと”ＴＴ
ＴならびにＢＬ２と■下τによって共用される。ゲート
電圧をＶ。。よりも高く昇圧させたデプリーション形Ｎ
ＭＯ８またはＥＮＭＯ３を使用する従来の設計との相違
点は、この場合にはゲート電圧をＶＤＤより高く昇圧し
ないＥＮＭＯＳデバイスを使用することである。高ピッ
ト線が（ＶＤＤ−Ｖｇ）まで引き上げられるので、これ
らの多重化デバイスを介して信号を転送するのに十分な
オーバドライブが存在する。ビット線等化デバイス３６
、ワード線ドライバ４６及び４８、列スイッチ４０及び
３８など回路の残りの部品は従来の設計と同じである。
むＣＭＯ８交差結合ラッチである。デバイス３２及び３
４の位置するｎウェルは、ＶＤＤでなく （ＶＤＤ−
Ｖｇ）にバイアスされ、したがってこの２個のデバイ
スのしきい値を低くすると、検知が速くなる。ＣＭＯ８
交差結合ラッチは、ラッチング・デバイス５０及び５２
をオンにすると活動化される。従来の設計とのもう１つ
の相違点は、デバイス５２への電圧供給が、ＶＤＤより
約１シリコン・バンド・ギャップＶｇ（＃１．ＩＶ）だ
け低い電位に調節される点にある。その目的は、選択さ
れないセルのアレイ・デバイスに電流を流して、このよ
うなセルの蓄積された低電圧状態を変える恐れのある、
ＶＤＤ−Ｖｇより高くまでビット線を充電するのを防止
することにある。電圧調節は様々なやり方で行なうこと
ができ、第４図はデバイス５６．５８．６４から構成さ
れる例示的回路を示している。初期検知時には、センス
増幅器が、ＥＮＭＯＳデバイス２４．２６．２Ｂ、３０
を介する多重化により、２対のビット線ＢＬＩと”ＴＴ
ＴならびにＢＬ２と■下τによって共用される。ゲート
電圧をＶ。。よりも高く昇圧させたデプリーション形Ｎ
ＭＯ８またはＥＮＭＯ３を使用する従来の設計との相違
点は、この場合にはゲート電圧をＶＤＤより高く昇圧し
ないＥＮＭＯＳデバイスを使用することである。高ピッ
ト線が（ＶＤＤ−Ｖｇ）まで引き上げられるので、これ
らの多重化デバイスを介して信号を転送するのに十分な
オーバドライブが存在する。ビット線等化デバイス３６
、ワード線ドライバ４６及び４８、列スイッチ４０及び
３８など回路の残りの部品は従来の設計と同じである。
回路の動作は下記の通りである。前の活動サイクルの終
りに、クロックΦＭＬＬ及びΦＭＬＲと選択されないワ
ード線が共にＶ。。（たとえば３゜３Ｖ）でハイになり
、一方のビット線はＯｖ、もう一方のビット線はＶＤＤ
Ｖｇ （＃２．２Ｖ）、すなわちノード８４上の調
節された電圧にある。
りに、クロックΦＭＬＬ及びΦＭＬＲと選択されないワ
ード線が共にＶ。。（たとえば３゜３Ｖ）でハイになり
、一方のビット線はＯｖ、もう一方のビット線はＶＤＤ
Ｖｇ （＃２．２Ｖ）、すなわちノード８４上の調
節された電圧にある。
アクセス・デバイス用にＬＤＰＭＯ３が使用されるので
、以前に活動状態であったワード線がＯｖにあるとき、
セルは「ハイ」信号では２．２Ｖ。
、以前に活動状態であったワード線がＯｖにあるとき、
セルは「ハイ」信号では２．２Ｖ。
「ロー」信号ではＯｖを蓄積する。ワード線ドライバ中
のＰＭＯＳ ４８を介してワード線がＶＤＤまで引き上
げられると、復元が完了する。ワード線上のＶＤＤと高
ビット線上の（ＶＤＤ− Ｖｇ）の差によって、十分
な雑音耐性でＬＤＰＭＯＳアクセス・デバイスがオフに
なる。次いで、ΦＥＱを活動化して等化デバイス３６を
オンにすることにより、検知前のビット線の予充電を開
始する。２本の相補的ビット線間で電荷を共有するため
、予充電レヘルハホぼ（ＶＤＤ−−Ｖ ｇ ） ／ ２
すなわち約１．１Ｖとなる。Φ４を活動化してデバイス
９０をオンにして、一方がハイ、もう一方がローに蓄積
された電荷をもつように２本の基準セル間で電荷を共存
させることにより、フルサイズの基準セル上で基準電圧
が確立される。１／２ （ＶＤＤ− Ｖｇ）の検知を
使用するので、これらの基準セルは必須ではない。ワー
ド線と基準ワード線を選択することにより、ＣＭＯ８交
差結合対の２個の検知ノード上に差信号が確立され、読
取りが実行できる。最悪の場合の電荷移動は、Ｏ″に蓄
積された電荷を読み取るものであり、ワード線のレベル
が（ＶＤＤ− Ｖ ｇ’） ／ ２まで引き下げられ
た後で開始するアクセス・デバイスにＬＤＰＭＯ８を使
用しているので、蓄積された電荷は、しきい値の損失な
しに完全にビット線に移動する。また、ワード線の昇圧
なしで十分なオーバードライブが存在するため、ＩＥＥ
Ｅに所載の上記のＳ、シン等の論文に記載されているよ
うな（２／３）ＶＤＤ予充電ビット線検知方式と同じ速
さで検知が行なわれる。
のＰＭＯＳ ４８を介してワード線がＶＤＤまで引き上
げられると、復元が完了する。ワード線上のＶＤＤと高
ビット線上の（ＶＤＤ− Ｖｇ）の差によって、十分
な雑音耐性でＬＤＰＭＯＳアクセス・デバイスがオフに
なる。次いで、ΦＥＱを活動化して等化デバイス３６を
オンにすることにより、検知前のビット線の予充電を開
始する。２本の相補的ビット線間で電荷を共有するため
、予充電レヘルハホぼ（ＶＤＤ−−Ｖ ｇ ） ／ ２
すなわち約１．１Ｖとなる。Φ４を活動化してデバイス
９０をオンにして、一方がハイ、もう一方がローに蓄積
された電荷をもつように２本の基準セル間で電荷を共存
させることにより、フルサイズの基準セル上で基準電圧
が確立される。１／２ （ＶＤＤ− Ｖｇ）の検知を
使用するので、これらの基準セルは必須ではない。ワー
ド線と基準ワード線を選択することにより、ＣＭＯ８交
差結合対の２個の検知ノード上に差信号が確立され、読
取りが実行できる。最悪の場合の電荷移動は、Ｏ″に蓄
積された電荷を読み取るものであり、ワード線のレベル
が（ＶＤＤ− Ｖ ｇ’） ／ ２まで引き下げられ
た後で開始するアクセス・デバイスにＬＤＰＭＯ８を使
用しているので、蓄積された電荷は、しきい値の損失な
しに完全にビット線に移動する。また、ワード線の昇圧
なしで十分なオーバードライブが存在するため、ＩＥＥ
Ｅに所載の上記のＳ、シン等の論文に記載されているよ
うな（２／３）ＶＤＤ予充電ビット線検知方式と同じ速
さで検知が行なわれる。
上記のように、センス増幅器の数を減らし、検知前にビ
ット線の静電容量を減少させるため、共用ビット線が中
央にあって、長いビット線を２分している。選択したセ
ルがＢＬＩ側にあるかそれともＢＬ２側にあるかに応じ
て、それぞれ（待機状態でハイにある）ΦＭＬＲまたは
ΦＭＬＬがローに引き下げられ、ＢＬ２またはＢＬＩの
ビット線静電容量を瞬間的に減結合する。ハイのビット
線電圧は（ＶＤＤ−−Ｖｇ）まで引き上げられるだけな
ので、デバイス２４．２６．２８．３０がオンになって
ゲート電圧がＶＤＤになるとき、これらのデバイス上に
「ハイ」電圧を通過するのに十分なオーバドライブが存
在する。これは、ハイのビット線をＶＤＤまで引き上げ
る必要があり、十分なオーバドライブを得るために、多
重化デバイスがゲート電圧を７８８以上に昇圧させたデ
ブリーシｅン形デバイスまたはエンハンスメント形デバ
イスでなければならない従来の設計より優れている。信
号を増幅するため、ＮＭＯ８交差結合対（２０及び２２
）及びＰＭＯ８交差結合対（３２及び３４）が、それぞ
れΦｓ及びその補信号Ｔｓｐと遅延信号Φｓ７によって
オンに切り換えられる。デバイス３２及び３４が位置す
るｎウェルがＶＤＤではなく（ＶＤＤ Ｖｇ）にバイ
アスされるので、これら２個のデバイスのしきい値が低
くなって検知が速くなる。待機状態のとき、ノード８４
がダイオード５６（またはそれと等価な何らかの電圧調
節方式）によって（ＶＤＤ−−Ｖｇ）に予充電される。
ット線の静電容量を減少させるため、共用ビット線が中
央にあって、長いビット線を２分している。選択したセ
ルがＢＬＩ側にあるかそれともＢＬ２側にあるかに応じ
て、それぞれ（待機状態でハイにある）ΦＭＬＲまたは
ΦＭＬＬがローに引き下げられ、ＢＬ２またはＢＬＩの
ビット線静電容量を瞬間的に減結合する。ハイのビット
線電圧は（ＶＤＤ−−Ｖｇ）まで引き上げられるだけな
ので、デバイス２４．２６．２８．３０がオンになって
ゲート電圧がＶＤＤになるとき、これらのデバイス上に
「ハイ」電圧を通過するのに十分なオーバドライブが存
在する。これは、ハイのビット線をＶＤＤまで引き上げ
る必要があり、十分なオーバドライブを得るために、多
重化デバイスがゲート電圧を７８８以上に昇圧させたデ
ブリーシｅン形デバイスまたはエンハンスメント形デバ
イスでなければならない従来の設計より優れている。信
号を増幅するため、ＮＭＯ８交差結合対（２０及び２２
）及びＰＭＯ８交差結合対（３２及び３４）が、それぞ
れΦｓ及びその補信号Ｔｓｐと遅延信号Φｓ７によって
オンに切り換えられる。デバイス３２及び３４が位置す
るｎウェルがＶＤＤではなく（ＶＤＤ Ｖｇ）にバイ
アスされるので、これら２個のデバイスのしきい値が低
くなって検知が速くなる。待機状態のとき、ノード８４
がダイオード５６（またはそれと等価な何らかの電圧調
節方式）によって（ＶＤＤ−−Ｖｇ）に予充電される。
デバイス５２をオンにするとき、ノード８４で起こる電
圧の瞬間的降下を減らすため、オンチップ静電容量６４
を使って電荷を供給する。次いで、そのしきい値がＶｇ
前後であるデバイス５８を、Φｓ“によってオンに切り
換えて、ノード７４の電圧を（ＶＤＤ− Ｖｇ）前後
で安定化させる。デバイス５Ｂ、５Ｂ、８４を使用する
回路は、所望の電圧調節を行なう唯一の回路ではなく、
他の電圧変換器も使用できる。ビット線は（ＶＤＤ−
Ｖ ｇ ） ／ ２の待機レベルから（ＶＤＤ−Ｖｇ
）まで引き上げられ、接地電位まで引き下げられるので
、均衡のとれたビット線のスイングが得られ、したがっ
て電圧のスイングが小さいためにより小さな雑音と電圧
で、従来の１ ／ ２ Ｖａｎ検知方式のすべての利点
が実現される。差検知信号が少し増幅された後、ΦＭＬ
ＲとΦＭＬＬが共にＶＤＤまで引き上げられて、入出力
バス上で信号を発生させるために列スイッチ３８及び４
０をオンにする前に、ビット線の両端間に十分大きな信
号が発生するようになる。入出力センス増幅器や書込み
ドライバなど入出力バスに関連するすべての回路は、第
４図に示すデバイス６０及び６２から構成される書込み
ドライバ回路など、高いスイングを（ＶＤＤ−−Ｖｇ）
に制限する類似の回路技法を使用することができる。一
方、こうした入出力関連回路を、ＶＤＤまでの高いスイ
ングをもつように設計することもできる。入出力バスか
らビット線上に供給される電圧も、列スイッチ・デバイ
ス３８及び４０のためにしきい電圧が降下するので、約
（ＶＤＤ−−Ｖｇ）に制限することができる。
圧の瞬間的降下を減らすため、オンチップ静電容量６４
を使って電荷を供給する。次いで、そのしきい値がＶｇ
前後であるデバイス５８を、Φｓ“によってオンに切り
換えて、ノード７４の電圧を（ＶＤＤ− Ｖｇ）前後
で安定化させる。デバイス５Ｂ、５Ｂ、８４を使用する
回路は、所望の電圧調節を行なう唯一の回路ではなく、
他の電圧変換器も使用できる。ビット線は（ＶＤＤ−
Ｖ ｇ ） ／ ２の待機レベルから（ＶＤＤ−Ｖｇ
）まで引き上げられ、接地電位まで引き下げられるので
、均衡のとれたビット線のスイングが得られ、したがっ
て電圧のスイングが小さいためにより小さな雑音と電圧
で、従来の１ ／ ２ Ｖａｎ検知方式のすべての利点
が実現される。差検知信号が少し増幅された後、ΦＭＬ
ＲとΦＭＬＬが共にＶＤＤまで引き上げられて、入出力
バス上で信号を発生させるために列スイッチ３８及び４
０をオンにする前に、ビット線の両端間に十分大きな信
号が発生するようになる。入出力センス増幅器や書込み
ドライバなど入出力バスに関連するすべての回路は、第
４図に示すデバイス６０及び６２から構成される書込み
ドライバ回路など、高いスイングを（ＶＤＤ−−Ｖｇ）
に制限する類似の回路技法を使用することができる。一
方、こうした入出力関連回路を、ＶＤＤまでの高いスイ
ングをもつように設計することもできる。入出力バスか
らビット線上に供給される電圧も、列スイッチ・デバイ
ス３８及び４０のためにしきい電圧が降下するので、約
（ＶＤＤ−−Ｖｇ）に制限することができる。
第６図に示すように、ｐチャネル・アレイを使用する本
発明の実施例では、アクセス・トランジスタのゲート電
極に接続されたワード線がその上でＶＤＤの非選択電圧
をもち、そのワード線が選択されるとそれがローの電圧
値まで低下する。
発明の実施例では、アクセス・トランジスタのゲート電
極に接続されたワード線がその上でＶＤＤの非選択電圧
をもち、そのワード線が選択されるとそれがローの電圧
値まで低下する。
その後、ＶＤＤより低い初期値にあったビット線が、異
なる電圧値に移行する。それは″１″ビットの場合は電
圧上昇であり、０″の場合は電圧降下である。どちらの
場合にも、ビット線の異なる値は常にＶＤＤよりも低い
。
なる電圧値に移行する。それは″１″ビットの場合は電
圧上昇であり、０″の場合は電圧降下である。どちらの
場合にも、ビット線の異なる値は常にＶＤＤよりも低い
。
第７図は、ｎチャネル・アレイ・デバイスを使用する本
発明の実施例の同様な波形であり、ｎチャネル実施例が
ｐチャネル実施例と直接等価であることがわかる。
発明の実施例の同様な波形であり、ｎチャネル実施例が
ｐチャネル実施例と直接等価であることがわかる。
本発明の軽度に空乏化されたＰＭＯ８ＳＰＴＰル・アレ
イ（ＬＤＰＡ）アーキテクチャは、従来技術のＳＰＴＰ
ル・アレイ・アーキテクチャにまさるいくつかの改良を
もたらす。ワード線が昇圧されない従来のＳＰＴセル／
アレイ設計は、検知のためにセルからの約（ＶＤＤ−
１．５Ｖ）の差電圧を使用するが、記憶絶縁体全体に
わたってＶＤＤの最大応力を有しく第２図）、シたがっ
て記憶絶縁体の厚さの縮小が制限され、また検知信号が
最適化されない。ワード線の昇圧を採用することにより
、検知のためのセルからの差電圧をＶＤＤにすることが
できる。ただし、アクセス・デバイスの両端間に、（Ｖ
ＤＤ−＋ＶＴ）またはそれ以上のより高いゲート−ドレ
イン電圧が印加されることとなる。また、ワード線のピ
ッチを減らすと昇圧効率が低下し、速度も遅くなるので
、ワード線の昇圧は行なうのが困難である。本発明の軽
度に空乏化されたＰＭＯ８ＳＰＴＰル・アレイ（ＬＤＰ
Ａ）では、検知用のＳＰ前前記上セル最適化されている
。検知のために記憶セルからの（ＶＤＤ−−Ｖｇ）の電
圧が利用され、同じ最大電圧が記憶絶縁体全体にわたっ
て加えられる（第１図）。その結果、記憶絶縁体の厚さ
を縮小して、セルに蓄積される電荷を最大にすることが
できる。
イ（ＬＤＰＡ）アーキテクチャは、従来技術のＳＰＴＰ
ル・アレイ・アーキテクチャにまさるいくつかの改良を
もたらす。ワード線が昇圧されない従来のＳＰＴセル／
アレイ設計は、検知のためにセルからの約（ＶＤＤ−
１．５Ｖ）の差電圧を使用するが、記憶絶縁体全体に
わたってＶＤＤの最大応力を有しく第２図）、シたがっ
て記憶絶縁体の厚さの縮小が制限され、また検知信号が
最適化されない。ワード線の昇圧を採用することにより
、検知のためのセルからの差電圧をＶＤＤにすることが
できる。ただし、アクセス・デバイスの両端間に、（Ｖ
ＤＤ−＋ＶＴ）またはそれ以上のより高いゲート−ドレ
イン電圧が印加されることとなる。また、ワード線のピ
ッチを減らすと昇圧効率が低下し、速度も遅くなるので
、ワード線の昇圧は行なうのが困難である。本発明の軽
度に空乏化されたＰＭＯ８ＳＰＴＰル・アレイ（ＬＤＰ
Ａ）では、検知用のＳＰ前前記上セル最適化されている
。検知のために記憶セルからの（ＶＤＤ−−Ｖｇ）の電
圧が利用され、同じ最大電圧が記憶絶縁体全体にわたっ
て加えられる（第１図）。その結果、記憶絶縁体の厚さ
を縮小して、セルに蓄積される電荷を最大にすることが
できる。
ＰＭＯ８）ランジスタ上でｐ＋ポリゲートを使用するこ
とにより、ｎ＋ポリゲートに比較して、薄いゲート酸化
物全体にわたる最大電圧応力がオフ状態のとき減少する
（第１図）。したがって、ゲート酸化物の厚さを縮小し
て、ＰＭＯＳデバイスとＮＭＯＳデバイス短チヤネル挙
動を共に改善し、より高速の設計をもたらすことができ
る。
とにより、ｎ＋ポリゲートに比較して、薄いゲート酸化
物全体にわたる最大電圧応力がオフ状態のとき減少する
（第１図）。したがって、ゲート酸化物の厚さを縮小し
て、ＰＭＯＳデバイスとＮＭＯＳデバイス短チヤネル挙
動を共に改善し、より高速の設計をもたらすことができ
る。
本発明の軽度に空乏化されたＰＭＯ３ＳＰＴセル・アレ
イ（ＬＤＰＡ）内のＳＰＴセルでは、アクセス・デバイ
スの両端間の最大ドレイン−ソース電圧が、従来技術の
ようにＶＤＤでなく ＣＶＤＤ−Ｖｇ）となる。このた
め、アクセス・デバイスのしきい値以下での漏れ電流と
パンチスルー効果が減少し、したがってチャネル長を短
くしまたはＶＴを低くした設計が可能になる。また、接
合間の空乏領域の幅もセル・アレイ内で減少し、その結
果、より密な設計規則が可能となる。
イ（ＬＤＰＡ）内のＳＰＴセルでは、アクセス・デバイ
スの両端間の最大ドレイン−ソース電圧が、従来技術の
ようにＶＤＤでなく ＣＶＤＤ−Ｖｇ）となる。このた
め、アクセス・デバイスのしきい値以下での漏れ電流と
パンチスルー効果が減少し、したがってチャネル長を短
くしまたはＶＴを低くした設計が可能になる。また、接
合間の空乏領域の幅もセル・アレイ内で減少し、その結
果、より密な設計規則が可能となる。
従来技術のＳＰＴセル／アレイでは、ハイのビット線及
び記憶ノードを共にＶＤＤまで引き上げることができる
ので、少数キャリアを注入する過渡的な接合部の順方向
バイアスを避けるには、■ｏＤより高いｎウェル・アレ
イ・バイアスが必要となり、チップ上で発生される。本
発明の軽度に空乏化されたＰＭＯ３ＳＰＴセル・アレイ
（ＬＤＰＡ）では、ハイのビット線の電位と記憶ノード
の電位が共に（ＶＤＤ−−Ｖｇ）に制限されているので
、Ｖ、ｏのｎウェル・アレイ・バイアスを使用すること
ができる。その結果、オンチップｎウェル・アレイ・バ
イアス発生器による雑音の問題はない。
び記憶ノードを共にＶＤＤまで引き上げることができる
ので、少数キャリアを注入する過渡的な接合部の順方向
バイアスを避けるには、■ｏＤより高いｎウェル・アレ
イ・バイアスが必要となり、チップ上で発生される。本
発明の軽度に空乏化されたＰＭＯ３ＳＰＴセル・アレイ
（ＬＤＰＡ）では、ハイのビット線の電位と記憶ノード
の電位が共に（ＶＤＤ−−Ｖｇ）に制限されているので
、Ｖ、ｏのｎウェル・アレイ・バイアスを使用すること
ができる。その結果、オンチップｎウェル・アレイ・バ
イアス発生器による雑音の問題はない。
軽度に空乏化されたＰＭＯ８ＳＰＴセル・アレイ（ＬＤ
ＰＡ） 手法は、エンハンスメント形ＮＭＯＳデバイス
を使用してゲート電圧を昇圧せずにビット線の分割を達
成するために、センス増幅器を多重化することができる
。ゲート電圧をＶＤＤより高く昇圧させた追加のデプリ
ーション形デバイスまたはエンハンスメント形デバイス
を使用する必要はない。センス増幅器の多重化により、
センス増幅器に接続されたビット線の静電容量が減少し
、その結果より大きな検知信号がもたらされ、あるいは
所与の検知信号のためにメモリ・セルに蓄積される電荷
が少なくてよくなる。
ＰＡ） 手法は、エンハンスメント形ＮＭＯＳデバイス
を使用してゲート電圧を昇圧せずにビット線の分割を達
成するために、センス増幅器を多重化することができる
。ゲート電圧をＶＤＤより高く昇圧させた追加のデプリ
ーション形デバイスまたはエンハンスメント形デバイス
を使用する必要はない。センス増幅器の多重化により、
センス増幅器に接続されたビット線の静電容量が減少し
、その結果より大きな検知信号がもたらされ、あるいは
所与の検知信号のためにメモリ・セルに蓄積される電荷
が少なくてよくなる。
以上、ＳＰＴ型セル構造を用いる高密度ダイナミックＲ
ＡＭにとって特に有用な、新しい軽度に空乏化されたＰ
ＭＯ８ＳＰＴセル・アレイ・アーキテクチャ及びそれに
関連するＳＰＴセルについて説明した。ＳＰＴセル内の
アクセス・デバイス用に、ｐ＋ポリゲートを備えた軽度
に空乏化されたＰＭＯ３）ランジスタを使用する。ワー
ド線電圧がＶＤＤと接地電位のあいだでスイングするが
、ビット線電圧のスイングは接地電位と（Ｖｏ。−Ｖｇ
）の間に制限されている。ただし、ｖｇは約１シリコン
・バンドギャップ電圧である。このため、ＳＰＴセルに
蓄積されるハイ電圧レベルが下がり、記憶絶縁体の厚さ
を縮小して記憶電荷容量を増強させることができる。ま
た、ビット線のスイングが減少するので、ピーク電流が
少なくなり、検知の雑音が減少する。さらに、従来のア
レイ手法で必要なように、ゲート電圧をＶ。。よりも高
く昇圧したり、デプリーション形ＮＭＯ８を使用せず、
センス増幅器を通常のエンハンスメント形ＮＭＯＳデバ
イスと多重化させることができる。０ＭＯ５書込みドラ
イバは、ソース上に（ＶＤＤ− Ｖｇ）を印加した軽
度に空乏化されたＰＭＯ８の引上げを用いて、速度を損
なうことなく電圧のスイングより小さくすることができ
る。ＣＭＯＳセンス増幅器の速度を増大させるため、Ｐ
ＭＯＳ交差結合ラッチ３２及び３４は、より低いｎウェ
ル・バイアス（ＶＤＤ− Ｖｇ）を使用して、デバイ
スのしきい値を低下させる。これらすべての特徴は、Ｌ
ＤＰＡアレイにとって独自であり、検知信号がほぼ２倍
になり、したがってより薄いゲート酸化物でより高いデ
バイス性能を与え、ＳＰＴセルの電荷蓄積を最適にし、
より急速に信号を発生し、さらに検知雑音と有効電力を
下げる。
ＡＭにとって特に有用な、新しい軽度に空乏化されたＰ
ＭＯ８ＳＰＴセル・アレイ・アーキテクチャ及びそれに
関連するＳＰＴセルについて説明した。ＳＰＴセル内の
アクセス・デバイス用に、ｐ＋ポリゲートを備えた軽度
に空乏化されたＰＭＯ３）ランジスタを使用する。ワー
ド線電圧がＶＤＤと接地電位のあいだでスイングするが
、ビット線電圧のスイングは接地電位と（Ｖｏ。−Ｖｇ
）の間に制限されている。ただし、ｖｇは約１シリコン
・バンドギャップ電圧である。このため、ＳＰＴセルに
蓄積されるハイ電圧レベルが下がり、記憶絶縁体の厚さ
を縮小して記憶電荷容量を増強させることができる。ま
た、ビット線のスイングが減少するので、ピーク電流が
少なくなり、検知の雑音が減少する。さらに、従来のア
レイ手法で必要なように、ゲート電圧をＶ。。よりも高
く昇圧したり、デプリーション形ＮＭＯ８を使用せず、
センス増幅器を通常のエンハンスメント形ＮＭＯＳデバ
イスと多重化させることができる。０ＭＯ５書込みドラ
イバは、ソース上に（ＶＤＤ− Ｖｇ）を印加した軽
度に空乏化されたＰＭＯ８の引上げを用いて、速度を損
なうことなく電圧のスイングより小さくすることができ
る。ＣＭＯＳセンス増幅器の速度を増大させるため、Ｐ
ＭＯＳ交差結合ラッチ３２及び３４は、より低いｎウェ
ル・バイアス（ＶＤＤ− Ｖｇ）を使用して、デバイ
スのしきい値を低下させる。これらすべての特徴は、Ｌ
ＤＰＡアレイにとって独自であり、検知信号がほぼ２倍
になり、したがってより薄いゲート酸化物でより高いデ
バイス性能を与え、ＳＰＴセルの電荷蓄積を最適にし、
より急速に信号を発生し、さらに検知雑音と有効電力を
下げる。
第１図は、本発明の原理による最適化された基板プレー
ト・トレンチ・キャパシタ形メモリ・セルを有する軽度
に空乏化されたＰＭＯＳアクセス・デバイスの概略断面
図である。 第２図は、従来技術で既知の１トランジスタ基板プレー
ト・メモリ・セル構造の実施例の概略断面図である。 第３図は、第２図の基板プレート・メモリ・セル構造中
のエンハンスメント形ＰＭＯＳアクセス・デバイスの概
略断面図である。 第４図は、本発明の原理による軽度に空乏化されたＰＭ
ＯＳアクセス・デバイス構造を用いた検初回路及びアレ
イの概略回路図である。 第５図は、第４図の実施例で使用される３個のトランジ
スタ・デバイスの記号表現を示す概略図である。 第６図は、ｐチャネル・アレイ・デバイス実施例のワー
ド線とビット線の電圧を示す波形の概略図である。 第７図は、ｎチャネル・アレイ・デバイス実施例のワー
ド線とビット線の電圧を示す波形の概略図である。 １０・・・・ｐ１半導体基板、１２・・・・ｐ型エピタ
キシアル層、１４・・・・ｎ型ウェル、１６・・・・深
トレンチ・キャパシタ、１８・・・・ＰＭＯＳアクセス
・デバイス、２０・・・・ｐ＋ポリシリコン・ゲート。
ト・トレンチ・キャパシタ形メモリ・セルを有する軽度
に空乏化されたＰＭＯＳアクセス・デバイスの概略断面
図である。 第２図は、従来技術で既知の１トランジスタ基板プレー
ト・メモリ・セル構造の実施例の概略断面図である。 第３図は、第２図の基板プレート・メモリ・セル構造中
のエンハンスメント形ＰＭＯＳアクセス・デバイスの概
略断面図である。 第４図は、本発明の原理による軽度に空乏化されたＰＭ
ＯＳアクセス・デバイス構造を用いた検初回路及びアレ
イの概略回路図である。 第５図は、第４図の実施例で使用される３個のトランジ
スタ・デバイスの記号表現を示す概略図である。 第６図は、ｐチャネル・アレイ・デバイス実施例のワー
ド線とビット線の電圧を示す波形の概略図である。 第７図は、ｎチャネル・アレイ・デバイス実施例のワー
ド線とビット線の電圧を示す波形の概略図である。 １０・・・・ｐ１半導体基板、１２・・・・ｐ型エピタ
キシアル層、１４・・・・ｎ型ウェル、１６・・・・深
トレンチ・キャパシタ、１８・・・・ＰＭＯＳアクセス
・デバイス、２０・・・・ｐ＋ポリシリコン・ゲート。
Claims (8)
- （１）上部が軽度にドープされ、下部が高度にドープさ
れて、上方の軽度にドープされた部分の方が下方の高度
にドープされた部分よりも導電性が低くなっている、ｐ
型ドープ基板、 上記基板の上記上部に配設されたｎ型にドープされたウ
ェル領域、 上記ウェル領域にバイアス電圧を印加する手段、接地電
位より高いＶ＿Ｄ＿Ｄの正電圧レベルを発生する手段、 上記ウェル領域の表面からウェル領域、上記基板上部を
経て上記高導電性基板下部に延び、ウェル領域と基板上
下部から電気的に絶縁されている、少なくとも１つの記
憶手段、 第１の導電型の不純物で高度にドープされ、上記ウェル
領域内に配設されたソース領域及びドレイン領域を含み
、しきい電圧がほぼ０またはそれより大きな正の値であ
る、少なくとも１つのｐ型ＭＯＳアクセス・トランジス
タ・デバイス、上記アクセス・トランジスタの上記ゲー
ト電極に接続された少なくとも１本のワード線、及び上
記アクセス・トランジスタのソース素子及びドレイン素
子の一方に接続された少なくとも１本のビット線を含み
、 上記ワード線は、これが選択されたとき低電圧値に減少
する、Ｖ＿Ｄ＿Ｄの非選択電圧値をとり、上記ビット線
は、Ｖ＿Ｄ＿Ｄよりも低く上記低電圧ワード線の値より
も高い初期信号レベル値をとり、上記ワード線が選択さ
れるのに応じて、ビット線上の上記初期信号レベル値が
Ｖ＿Ｄ＿Ｄよりも低い異なるレベル値に変化することを
特徴とする、 ダイナミック・ランダム・アクセス・メモリ・セル・ア
レイ。 - （２）接地電位より高いＶ＿Ｄ＿Ｄの正電圧レベルを発
生する上記手段が、外部電源であることを特徴とする、
請求項１に記載のダイナミック・ランダム・アクセス・
メモリ・セル・アレイ。 - （３）上記アクセス・トランジスタが、高度にドープさ
れたｐ型ポリシリコンのゲート電極を含むことを特徴と
する、請求項２に記載のダイナミック・ランダム・アク
セス・メモリ・セル・アレイ。 - （４）上記ビット線上の上記電圧の値が、第１の選択さ
れたメモリ記憶状態に応じて、上記初期ビット線信号レ
ベルからＶ＿Ｄ＿Ｄより低い値にまで増加し、第２の選
択されたメモリ記憶状態に応じて、上記ビット線上の上
記電圧が、上記初期ビット線信号レベルからＶ＿Ｄ＿Ｄ
より低い値にまで減少することを特徴とする、請求項２
に記載のダイナミック・ランダム・アクセス・メモリ・
セル・アレイ。 - （５）少なくとも２個のアクセス・トランジスタ・デバ
イスと、少なくとも２本のワード線とを含み、上記アク
セス・トランジスタ・デバイスの第１及び第２のデバイ
スの上記ゲート電極が上記の少なくとも２本のワード線
のそれぞれに接続され、上記アクセス・トランジスタ・
デバイスの第１及び第２のデバイスのドレイン電極がそ
れぞれ第１及び第２ノードで上記のビット線対のうちの
１対のそれぞれ第１及び第２のビット線に接続され、上
記の少なくとも２対のビット線対に接続され、そのゲー
ト電極が第３ノードで上記ビット線対の第１対の上記第
１ビット線に接続された第１及び第２のトランジスタ・
ラッチ・デバイスと、そのゲート電極が第４ノードで上
記ビット線対の第２対の第１ビット線に接続された第３
及び第４のトランジスタ・ラッチ・デバイスを含み、ラ
ッチ活動化信号に応答して、２つのラッチ状態のうち１
つにラッチされる、交差結合ラッチ回路、 ラッチ活動化信号を発生させるための、Ｖ＿Ｄ＿Ｄより
低い値をとる調節電圧源と上記交差結合ラッチの上記第
２及び第４のラッチ・トランジスタ・デバイスとの間に
接続された第１ラッチ活動化トランジスタ・デバイスと
、上記交差結合ラッチの上記第１及び第３のラッチ・ト
ランジスタ・デバイスと接地電位ＧＮＤとの間に接続さ
れた第２ラッチ活動化トランジスタ・デバイス、 上記ビット線対の上記第２対の上記第１ビット線に第５
ノードで接続された第１の列スイッチ・デバイスに接続
された第１の入出力線と、上記ビット線対の上記第２対
の上記第２ビット線に第６ノードで接続された第２の列
スイッチ・デバイスに接続された第２の入出力線との対
、 上記第２ノードと第３ノードの間で上記第１ビット線対
の第１ビット線に接続された第１多重化トランジスタ・
デバイスと、上記第１ビット線対の第２ビット線を上記
第１ノードと上記第３トランジスタ・ラッチ・デバイス
のゲート電極との間に接続する第２多重化トランジスタ
・デバイスと、上記第４ノードと第５ノードの間で上記
第２ビット線対の第１ビット線に接続された第３多重化
トランジスタ・デバイスと、上記第６ノードと上記第１
トランジスタ・ラッチ・デバイスの上記ゲート電極の間
で上記第２ビット線対の第２ビット線に接続された第４
多重化トランジスタ・デバイス、及び 上記の第２及び第４ノードで上記第１ビット線対の上記
第１及び第２ビット線に接続された等化トランジスタ・
デバイス を含む、請求項２に記載のダイナミック・ランダム・ア
クセス・メモリ・セル・アレイ。 - （６）上記第１及び第２アクセス・トランジスタ・デバ
イスが、第１の導電型のゲート電極をもつ軽度に空乏化
された第１の導電型のシリコンＭＯＳデバイスであり、
上記第１及び第３トランジスタ・ラッチ・デバイスが第
１の導電型のエンハンスメント形シリコンＭＯＳデバイ
スであり、上記第２及び第４トランジスタ・ラッチ・デ
バイスが逆の導電型のエンハンスメント形シリコンＭＯ
Ｓデバイスであることを特徴とする、請求項５に記載の
ダイナミック・ランダム・アクセス・メモリ・セル・ア
レイ。 - （７）さらに、上記第１及び第２多重化トランジスタ・
デバイスのゲート電極に接続された少なくとも第１の多
重化信号ΦＭＬＬと、上記第３及び第４多重化トランジ
スタ・デバイスのゲート電極に接続された第２の多重化
信号ΦＭＬＲを発生する手段を含み、 上記クロック手段がまた上記第１及び第２ラッチ活動化
トランジスタ・デバイスのゲートに結合され、上記ラッ
チ活動化トランジスタをオンにして、上記交差結合ラッ
チ回路を活動化する相補的ラッチング・クロック信号Φ
ｓ及びΦｓｐを発生し、 上記クロック手段がまた上記等化トランジスタ・デバイ
スに結合され、この等化トランジスタ・デバイスをオン
にして、上記ビット線対をほぼ（Ｖ＿Ｄ＿Ｄ−Ｖｇ）／
２（Ｖｇはシリコン・バンドギャップの量）のレベル
まで予充電するクロック信号ΦＥＱを発生することを特
徴とする、請求項６に記載のダイナミック・ランダム・
アクセス・メモリ・セル・アレイ。 - （８）上記クロック信号がサイクル・モードで発生され
、上記サイクル・モードの始めに上記クロック信号ΦＭ
ＬＬ及びΦＭＬＲが電圧Ｖ＿Ｄ＿Ｄでハイであり、上記
ビット線の一方が０電圧、もう一方がＶ＿Ｄ＿Ｄ−Ｖｇ
にあり、 上記ビット線を（Ｖ＿Ｄ＿Ｄ−Ｖｇ）／２に予充電する
上記クロック信号ΦＥＱが発生され、 上記交差結合ラッチ回路を上記２つのラッチ状態の一方
にラッチする上記の相補的ラッチング・クロック信号Φ
ｓ及び■ｓｐが発生されることを特徴とする、 請求項７に記載のダイナミック・ランダム・アクセス・
メモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46158090A | 1990-01-05 | 1990-01-05 | |
| US461580 | 1990-01-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03212973A true JPH03212973A (ja) | 1991-09-18 |
| JPH081947B2 JPH081947B2 (ja) | 1996-01-10 |
Family
ID=23833152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323423A Expired - Lifetime JPH081947B2 (ja) | 1990-01-05 | 1990-11-28 | ダイナミツク・ランダム・アクセス・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0436073A3 (ja) |
| JP (1) | JPH081947B2 (ja) |
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| JP2002083942A (ja) * | 2000-09-06 | 2002-03-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| DE10220584B3 (de) * | 2002-05-08 | 2004-01-08 | Infineon Technologies Ag | Dynamische Speicherzelle und Verfahren zum Herstellen derselben |
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-
1990
- 1990-09-19 EP EP19900117987 patent/EP0436073A3/en not_active Withdrawn
- 1990-11-28 JP JP2323423A patent/JPH081947B2/ja not_active Expired - Lifetime
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| Title |
|---|
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| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1988 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH081947B2 (ja) | 1996-01-10 |
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| EP0436073A2 (en) | 1991-07-10 |
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