JPH03214247A - キャッシュを有するデータ処理装置及びそのデータアクセス方法 - Google Patents
キャッシュを有するデータ処理装置及びそのデータアクセス方法Info
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- JPH03214247A JPH03214247A JP2010839A JP1083990A JPH03214247A JP H03214247 A JPH03214247 A JP H03214247A JP 2010839 A JP2010839 A JP 2010839A JP 1083990 A JP1083990 A JP 1083990A JP H03214247 A JPH03214247 A JP H03214247A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はキャ２・ソエノステムを有するデータ処理装置
及びそのデータアクセス方法に関し、更に詳述すれば、
４嘗・ノノユミス時におけるメモリへのアクセス制御の
容易化とｃｐｕの高速処理を図ったキャノンニジステム
を有するデータ処理装置及びそのデータアクセス方法に
関する。
及びそのデータアクセス方法に関し、更に詳述すれば、
４嘗・ノノユミス時におけるメモリへのアクセス制御の
容易化とｃｐｕの高速処理を図ったキャノンニジステム
を有するデータ処理装置及びそのデータアクセス方法に
関する。
第４図は従来のキヤ、ツユシステムを有するブタ処理装
置の一例として、本願発明者らが先に出願した特願昭６
３−１１２２３号の発明のｃｐｕ及びキャッシュの周辺
部の構成を示すブロック図である。
置の一例として、本願発明者らが先に出願した特願昭６
３−１１２２３号の発明のｃｐｕ及びキャッシュの周辺
部の構成を示すブロック図である。
この従来例では、ＣＰＵＩからの華−のデータのリード
アクセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータを転送するブロ
ック転送子−］・でのみメモリソステム３がアクセスさ
れる場合の構成が示されている。
アクセスに対してキャッシュ２がキャッシュミスした際
に、メモリシステム３から複数のデータを転送するブロ
ック転送子−］・でのみメモリソステム３がアクセスさ
れる場合の構成が示されている。
ＣＰＵＩ及びキャッシュ２とシステムハスＳＢとの間の
共通のインクフェイスとしてシステムハスバ。
共通のインクフェイスとしてシステムハスバ。
ファ６が備えられている。
これらのｃｒ’ｕ＋、キャッシュ２及びシステムバスバ
フフッ６間において送受される信号は、制御信号、アド
レス信号、データ信号に大別可能である。
フフッ６間において送受される信号は、制御信号、アド
レス信号、データ信号に大別可能である。
制御信号ＳＣａはＣＰＩＩＩ、キャッシュ２．シスデム
ハスハノファ６間の双方向共通制御信号として利用され
る。一方、ＣＰ旧がハスマスクである場合にのみ使用さ
れる制御（△号ＳＣｈはＣＰ旧とキャッシュ２との間の
双方向信号及びＣＰ旧とマルチプレクサ７との間の双方
向信号として利用される。更に、キャッシュ２がハスマ
スクである場合にのみ使用される制御信号ｃｓｃｂはキ
ャッシュ２とマルチプレクサ７との間の双方向信号とし
て利用される。
ハスハノファ６間の双方向共通制御信号として利用され
る。一方、ＣＰ旧がハスマスクである場合にのみ使用さ
れる制御（△号ＳＣｈはＣＰ旧とキャッシュ２との間の
双方向信号及びＣＰ旧とマルチプレクサ７との間の双方
向信号として利用される。更に、キャッシュ２がハスマ
スクである場合にのみ使用される制御信号ｃｓｃｂはキ
ャッシュ２とマルチプレクサ７との間の双方向信号とし
て利用される。
マルチプレクサ７はキャッシュ２から与えられるマルチ
プレクサ制御信号ＳＣＩに従って、データ出力に際して
は、制御信号ｓｃｂ又はｃｓｃｂのいずれかを選択して
制御１３号ＳＣｃとしてシステムバスハノファ６へ出力
する。またマルチプレクサ７は、データ入力に際しては
、システｌ、ハスバッファ６から与えられる制御信号Ｓ
Ｃｃをマルチプレクサ制御信号ＳＣ＋に従って制御信号
ｓｃｂとしてＣＪ’ｌ１１へ送るか、あるいは制御信号
ＳＣｂとしてＣＰＵＩへ送ると共に制御信−号ｃｓｃｂ
としてキャッシュ２へ送る機能を有している。
プレクサ制御信号ＳＣＩに従って、データ出力に際して
は、制御信号ｓｃｂ又はｃｓｃｂのいずれかを選択して
制御１３号ＳＣｃとしてシステムバスハノファ６へ出力
する。またマルチプレクサ７は、データ入力に際しては
、システｌ、ハスバッファ６から与えられる制御信号Ｓ
Ｃｃをマルチプレクサ制御信号ＳＣ＋に従って制御信号
ｓｃｂとしてＣＪ’ｌ１１へ送るか、あるいは制御信号
ＳＣｂとしてＣＰＵＩへ送ると共に制御信−号ｃｓｃｂ
としてキャッシュ２へ送る機能を有している。
信号ＳＣｃはシステムハスハノファ６からＣＰＵＩ 、
１！：キャッシュ２とへ共通に入力される制御信号であ
り、第４図に示したキャノンニジステムの例では、メモ
リシステム３からのレディ信号をも含む。また、信号Ｓ
Ｃｄはキャッシュ２からＣＩ’Ｕ１への再読出し要求信
号であり、信号ＳＣｅはキャッシュ２からメモリシステ
ム３への動作許可信号である。
１！：キャッシュ２とへ共通に入力される制御信号であ
り、第４図に示したキャノンニジステムの例では、メモ
リシステム３からのレディ信号をも含む。また、信号Ｓ
Ｃｄはキャッシュ２からＣＩ’Ｕ１への再読出し要求信
号であり、信号ＳＣｅはキャッシュ２からメモリシステ
ム３への動作許可信号である。
アドレス信号ＡＤＩ １ｉｃＰＵ１からキャッシュ２及
びＣＩ”ｔｌｌからシステムバスバッファ６へ伝えられ
る。
びＣＩ”ｔｌｌからシステムバスバッファ６へ伝えられ
る。
ＣＩＩＵＩがハスマスクである場合にのみ使用されるア
ドレス信号ＡＤ２はＣＰｔ１ｌからキャッシュ２及びマ
ルチプレクサ８へ伝えられる。キャッシュ２がハスマス
クである場合にのみ使用されるアドレス信号ＣＡＤ２は
キャッシュ２カ）らマルチプレクサられる。
ドレス信号ＡＤ２はＣＰｔ１ｌからキャッシュ２及びマ
ルチプレクサ８へ伝えられる。キャッシュ２がハスマス
クである場合にのみ使用されるアドレス信号ＣＡＤ２は
キャッシュ２カ）らマルチプレクサられる。
マルチプレクサ８はキャッシュ２から出力されるマルチ
プレクサ制御信号ＳＣ２に従って、アドレス４３号ＡＤ
２とＣＡＤ２とのいずれか一方を選択してアトｌ，ス（
Ｋ号ＡＤ３としてシステムバスバノファ６へ出力する機
能を有している。
プレクサ制御信号ＳＣ２に従って、アドレス４３号ＡＤ
２とＣＡＤ２とのいずれか一方を選択してアトｌ，ス（
Ｋ号ＡＤ３としてシステムバスバノファ６へ出力する機
能を有している。
なお、データ信号ＳＯは、ＣＩ’ＵＩとキャッシュ２と
システムバスバノファ６との相互間において双方向共通
信号として利用される。また、φはＣＩ”Ｕｌとキャッ
シュ２とに与えられるクロックである。
システムバスバノファ６との相互間において双方向共通
信号として利用される。また、φはＣＩ”Ｕｌとキャッ
シュ２とに与えられるクロックである。
このような構成の従来のキャノンニジステムを有するデ
ータ処理装置において、ＣＰＵＩがキャッジ１２を使用
した際にキャッシュヒノトした場合及びキャッシュミス
した場合のそれぞれについて以下に説明する。なお、以
下の説明では、ＣＰｔｌｌＯ単−データのリードアクセ
スはキャッシュ２に対して行われていることを前提とし
ているので、制御信号ＳＣａはキャッシュ２を有効な状
態にしているものとする。
ータ処理装置において、ＣＰＵＩがキャッジ１２を使用
した際にキャッシュヒノトした場合及びキャッシュミス
した場合のそれぞれについて以下に説明する。なお、以
下の説明では、ＣＰｔｌｌＯ単−データのリードアクセ
スはキャッシュ２に対して行われていることを前提とし
ているので、制御信号ＳＣａはキャッシュ２を有効な状
態にしているものとする。
ｃｐｕｌは、第５図に示す如きクロックφのタイミング
１１〜Ｔ４ （第５図ではＴｌ２３４ として示されて
いる）を１バスサイクルとしており、単一データのリー
ドアクセスでは、ウェイトなしの２バスサ・イクルでそ
の動作が完了する。
１１〜Ｔ４ （第５図ではＴｌ２３４ として示されて
いる）を１バスサイクルとしており、単一データのリー
ドアクセスでは、ウェイトなしの２バスサ・イクルでそ
の動作が完了する。
第５図は、ＣＰ旧からの争−データのキャッシュ２に対
するリードアクセスに際してキャツシュヒツトした場合
のノーウェイト動作の実行状態を示すタイミングチャー
トである。
するリードアクセスに際してキャツシュヒツトした場合
のノーウェイト動作の実行状態を示すタイミングチャー
トである。
また第５図において、［ＣＰＵ１．−］はｃｐｕｉから
出力される信号を示しており、アドレスイ３号へ旧（ア
ドレス値゛ｍ”）はアドレス上位２８ビツトを、アドレ
ス信号へ〇２（アドレス値“ｎ”）はアドレス下位２ビ
ツトをそれぞれ示している。
出力される信号を示しており、アドレスイ３号へ旧（ア
ドレス値゛ｍ”）はアドレス上位２８ビツトを、アドレ
ス信号へ〇２（アドレス値“ｎ”）はアドレス下位２ビ
ツトをそれぞれ示している。
制御信号５ｃｂｌｏ、 ５ｃｂｌｌは共に制御信号ｓｃ
ｂに含まれる信号である。前者の５ＣｂｌＯはｃｐｕｉ
が外部デバイスに対してハスアクセスを開始することを
知らせるために１ハスサイクルに互ってアサ−１・され
る。後者のＳＣｂ ｌ １ はデータの６育定を期待す
る信号であり、制御信号５ＣｂｌＯがアサートされたタ
イミングＴ４の立上がり （以下、Ｔ４↑にて表す）時
心からアサートを開始する。
ｂに含まれる信号である。前者の５ＣｂｌＯはｃｐｕｉ
が外部デバイスに対してハスアクセスを開始することを
知らせるために１ハスサイクルに互ってアサ−１・され
る。後者のＳＣｂ ｌ １ はデータの６育定を期待す
る信号であり、制御信号５ＣｂｌＯがアサートされたタ
イミングＴ４の立上がり （以下、Ｔ４↑にて表す）時
心からアサートを開始する。
一方、［キャッジ、２−］はキャッシュ２から出力され
る信号を示しており、キャッシュヒノトした場合に、制
御信号ＳＣｂに含まれるキャッシュヒノトを示すレディ
信号５Ｃｂ１２がアサートされてデータ信号ＳＤが出力
される。この際、キャッシュ２はハスマスクにはなって
いないので、マルチプレクサ７を制御する（δ号ＳＣＩ
、 マルチプレクサ８を制御する信号ＳＣ２及びメモ
リシステム３に対して動作の許可を要求する制御信−″
’＋’′ＪＳＣｅはいずねちネゲートされた状態になっ
ている。
る信号を示しており、キャッシュヒノトした場合に、制
御信号ＳＣｂに含まれるキャッシュヒノトを示すレディ
信号５Ｃｂ１２がアサートされてデータ信号ＳＤが出力
される。この際、キャッシュ２はハスマスクにはなって
いないので、マルチプレクサ７を制御する（δ号ＳＣＩ
、 マルチプレクサ８を制御する信号ＳＣ２及びメモ
リシステム３に対して動作の許可を要求する制御信−″
’＋’′ＪＳＣｅはいずねちネゲートされた状態になっ
ている。
リートキャッシュビット時の動イ１を説明する。
ＣＰ旧により信号５Ｃ１１１０がアサ＝１・され、次の
アドレス信号ＡＤ１．． ＡＤ２の出力が開始されるハ
スサイクルをキャッシュ２のステートＳＩ？Ｉ と称す
る。このキャッシュ２のステートＳＲＩの間にキャッシ
ュ２がヒツトしたか否かが判定される。この判定の結果
、キャツシュヒツトであれば次のバスサイクルであるス
テート５Ｒ２１１の間に、キヤ、シュヒ、ＦＧＡ号であ
るレディ（３号５Ｃｂ１２及びデータ信号ＳＤがアサー
トされ、ｃｐｕｉに対してデータが転送される。
アドレス信号ＡＤ１．． ＡＤ２の出力が開始されるハ
スサイクルをキャッシュ２のステートＳＩ？Ｉ と称す
る。このキャッシュ２のステートＳＲＩの間にキャッシ
ュ２がヒツトしたか否かが判定される。この判定の結果
、キャツシュヒツトであれば次のバスサイクルであるス
テート５Ｒ２１１の間に、キヤ、シュヒ、ＦＧＡ号であ
るレディ（３号５Ｃｂ１２及びデータ信号ＳＤがアサー
トされ、ｃｐｕｉに対してデータが転送される。
次に、キャッシュミスが生してｃｐｕｔからリードアク
セス要求があった単一データを含む４ワードのデータが
リードされる手順について説明する。
セス要求があった単一データを含む４ワードのデータが
リードされる手順について説明する。
キャッシュ２がキャッシュミスが発生したと判定すると
、ＣＰ旧がリードアクセスした単一データを含む４ワー
ドのデータがシステムバスＳＲに接続されているメモリ
システム３からラウントロピン方式でリードされる。
、ＣＰ旧がリードアクセスした単一データを含む４ワー
ドのデータがシステムバスＳＲに接続されているメモリ
システム３からラウントロピン方式でリードされる。
第６図のタイミングチャートはこの状態を示している。
なお、第６図において各制御信号はローアクティブであ
る。
る。
まず、ＣＰＵＩからリードアクセス要求があったステー
トＳＲＩにおいて、キャッシュ２はキャッシュミスと判
定すると、次のバスサイクルであるステトＳｌ？２Ｍ以
降・１−ヤノンユヒノＩ・信号であるレディ信号５Ｃｂ
１２はアサートせず、システムバスバノファ６に対する
制御信号ＳＣｅをアサートしてメモリシステム３に対し
てリード動作の起動をかける。
トＳＲＩにおいて、キャッシュ２はキャッシュミスと判
定すると、次のバスサイクルであるステトＳｌ？２Ｍ以
降・１−ヤノンユヒノＩ・信号であるレディ信号５Ｃｂ
１２はアサートせず、システムバスバノファ６に対する
制御信号ＳＣｅをアサートしてメモリシステム３に対し
てリード動作の起動をかける。
キャッシュ２は、マルチプレクサ８に対するマルチプレ
クサ制御信号ＳＣ２をアサートし、キヤ。
クサ制御信号ＳＣ２をアサートし、キヤ。
シュ２から出力されるアドレス信号ＣＡＤ２ （ＣＰＵ
Ｉによりアクセスされたアドレス値“ｎ″を“＋１”イ
ンクリメントした値“ｎ＋１”）をアドレス信号ＡＤ３
としてシステムバスハ、ファ６へ出力する。このアドレ
ス“ｎ＋１“に対してメモリソステム３から転送されて
来たレディ信号であるシステムバスバノファ６から出力
された制御信号ＳＣｃに含まれる信号５Ｃｃ１２は、マ
ルチプレクサ７への制ｉコｌ信号である信号ＳＣＩがア
サートされているので、制御信″；′ＴＳＣｂとしてＣ
Ｉ”Ｕｌへ、また制御信号ｃｓｃｂに含まれる信号Ｃ３
Ｃｂ１２としてキャッシュ２へそれぞれ送られる。
Ｉによりアクセスされたアドレス値“ｎ″を“＋１”イ
ンクリメントした値“ｎ＋１”）をアドレス信号ＡＤ３
としてシステムバスハ、ファ６へ出力する。このアドレ
ス“ｎ＋１“に対してメモリソステム３から転送されて
来たレディ信号であるシステムバスバノファ６から出力
された制御信号ＳＣｃに含まれる信号５Ｃｃ１２は、マ
ルチプレクサ７への制ｉコｌ信号である信号ＳＣＩがア
サートされているので、制御信″；′ＴＳＣｂとしてＣ
Ｉ”Ｕｌへ、また制御信号ｃｓｃｂに含まれる信号Ｃ３
Ｃｂ１２としてキャッシュ２へそれぞれ送られる。
この際、キャッジ１２は再読出し要求信号ＳＣｄをアサ
ートすることにより、ＣＰ旧に対して再読出しを要求す
る。しかし、キャッシュ２はアドレス信号ＭＤＩ（アド
レス値°ｍ″）及びアドレス信号ＡＤ３（アドレス値”
ｎ＋１″）に対してメモリシステム３から転送されるデ
ータ信号ＳＤを第１ワードロのデータとしてレディ信号
Ｃ３Ｃｂ１２と共に人力し、ＣＰＵＩのリードアクセス
動作が終了する。
ートすることにより、ＣＰ旧に対して再読出しを要求す
る。しかし、キャッシュ２はアドレス信号ＭＤＩ（アド
レス値°ｍ″）及びアドレス信号ＡＤ３（アドレス値”
ｎ＋１″）に対してメモリシステム３から転送されるデ
ータ信号ＳＤを第１ワードロのデータとしてレディ信号
Ｃ３Ｃｂ１２と共に人力し、ＣＰＵＩのリードアクセス
動作が終了する。
この後、ＣＰＩＪｌは再読出し要求を受付けているので
、前のサイクルと同じアドレス値（…”、°ｎ”）を出
力し、バスサイクルを起動する。以降、キャッシュ２は
、第１ワード目のデータを読込んだ際と同様に、ラウン
トロピン方式でアドレス信号ＣＡＤ２を“ｎ＋２”、“
ｎ＋３１と順次インクリメントし、第２ワー１目１第３
ワード目のデータを読込む。第４ワードロのデータを読
込む場合、キャッシュ２は再読出し要求信号ＳＣｄはア
サートせず、システムバスハノファ６から出力されるレ
ディ信号５Ｃｃ１２と第４ワード目のデータとをＣＰＵ
Ｉとキャッシュ２とへ同時に読込む。
、前のサイクルと同じアドレス値（…”、°ｎ”）を出
力し、バスサイクルを起動する。以降、キャッシュ２は
、第１ワード目のデータを読込んだ際と同様に、ラウン
トロピン方式でアドレス信号ＣＡＤ２を“ｎ＋２”、“
ｎ＋３１と順次インクリメントし、第２ワー１目１第３
ワード目のデータを読込む。第４ワードロのデータを読
込む場合、キャッシュ２は再読出し要求信号ＳＣｄはア
サートせず、システムバスハノファ６から出力されるレ
ディ信号５Ｃｃ１２と第４ワード目のデータとをＣＰＵ
Ｉとキャッシュ２とへ同時に読込む。
このようにして、ｃｐｕｉはアドレス値（“ｌｌ′、“
ｎ“）の単一データを読込み、キャッシュ２はＣＰＩＩ
Ｉがυ〜ドアクセスしたデータを含む４ワードのデータ
を読込む。
ｎ“）の単一データを読込み、キャッシュ２はＣＰＩＩ
Ｉがυ〜ドアクセスしたデータを含む４ワードのデータ
を読込む。
上述のような従来のキャッシュシステムを有するデータ
処理″装置においては、ＣＰＵがキャッシュ２に対して
ｊｉ’ｔ−データをり〜ドアクセスした際にキャッシュ
ミスが発生すると、ＣＰＵは３回の再読出しを実行した
後にのみリードアクセスしたデータを読出すことが出来
る。
処理″装置においては、ＣＰＵがキャッシュ２に対して
ｊｉ’ｔ−データをり〜ドアクセスした際にキャッシュ
ミスが発生すると、ＣＰＵは３回の再読出しを実行した
後にのみリードアクセスしたデータを読出すことが出来
る。
ｌ！ｐら、ＣＰＵＩは必要とするデータを読出すのに第
６図に示す例においては１２バスサイクルが必要になる
。しかも、キャッシュ２がＣＰＵＩに対していずれも再
読出し動作を要求しているので、その間はＣＰＵＩの内
部処理、たとえばパイプライン処理等の実行は継続する
ことが出来ず、ＣＰＵＩの処理能力を低下させる要因に
なる。また、ＣＰＵＩ内部では、再読出し要求を判定す
るためにその内部処理に時間が必要になり、より多くの
バスサイクルが必要になる可能性がある。
６図に示す例においては１２バスサイクルが必要になる
。しかも、キャッシュ２がＣＰＵＩに対していずれも再
読出し動作を要求しているので、その間はＣＰＵＩの内
部処理、たとえばパイプライン処理等の実行は継続する
ことが出来ず、ＣＰＵＩの処理能力を低下させる要因に
なる。また、ＣＰＵＩ内部では、再読出し要求を判定す
るためにその内部処理に時間が必要になり、より多くの
バスサイクルが必要になる可能性がある。
このような問題を回避するには、ＣＰＵ内部に特別な回
路、たとえば再読出し要求の有無に拘わらずに同一サイ
クルでリードアクセスが実現可能な回路等を付加してハ
スサイクルの低減を図る必要がある。
路、たとえば再読出し要求の有無に拘わらずに同一サイ
クルでリードアクセスが実現可能な回路等を付加してハ
スサイクルの低減を図る必要がある。
（課題を解決するための手段〕
本発明のキャッシュシステムを有するデータ処理装置は
、ＣＰＵと、このＣＰＵによりアクセスされるデータを
記憶したメモリと、このメモリに記憶されているデータ
の一部を記憶するキャンシュとを有していて、ＣＰＵに
よりアクセスされたデータがキャッシュに記憶されてい
ないキャッシュミス状態が検出された場合に有効になり
、アクセス対象のデータを先頭として複数のデータを順
次前記メモリから読出す第１の手段（制御１３号ＳＣｅ
、アドレス信号ＣＡ［１２） と、この第１の手段が有
効である月間中、Ｃｒｔｌによるデータのアクセスを禁
じる第２の手段（制御信号５Ｃｆ）と、ＣＰＵによるデ
ータアクセスに際してずｆ効になり、第１の手段により
メモリから続出されたアクセス対象のデータをＣＰＵへ
読込ませた後に無効になる第３の手段（制１ｆｆｌｌ信
号５Ｃｈｌｌ）と、この第３の手段が無効になった後に
、第１の手段に他のデータを１１ｉ記メモリから読出さ
せる第４の手段（アドレス信号ＣＡＤ２）と、第１の手
段により前記メモリから読出されるデータを前記キャッ
シュへ読込ませる第５の手段（制御信号５Ｃｅ）とを備
えている。
、ＣＰＵと、このＣＰＵによりアクセスされるデータを
記憶したメモリと、このメモリに記憶されているデータ
の一部を記憶するキャンシュとを有していて、ＣＰＵに
よりアクセスされたデータがキャッシュに記憶されてい
ないキャッシュミス状態が検出された場合に有効になり
、アクセス対象のデータを先頭として複数のデータを順
次前記メモリから読出す第１の手段（制御１３号ＳＣｅ
、アドレス信号ＣＡ［１２） と、この第１の手段が有
効である月間中、Ｃｒｔｌによるデータのアクセスを禁
じる第２の手段（制御信号５Ｃｆ）と、ＣＰＵによるデ
ータアクセスに際してずｆ効になり、第１の手段により
メモリから続出されたアクセス対象のデータをＣＰＵへ
読込ませた後に無効になる第３の手段（制１ｆｆｌｌ信
号５Ｃｈｌｌ）と、この第３の手段が無効になった後に
、第１の手段に他のデータを１１ｉ記メモリから読出さ
せる第４の手段（アドレス信号ＣＡＤ２）と、第１の手
段により前記メモリから読出されるデータを前記キャッ
シュへ読込ませる第５の手段（制御信号５Ｃｅ）とを備
えている。
また、本発明のキヤ、ツユシステムを有するブタ処理装
置のデータアクセス方法は、ＣＰＵからの単一データの
リードアクセス要求に対してキャッシュがキャッシュミ
スした際にメモリシステムから複数のデータを転送する
ブロック転送モードでのみメモリシステムをアクセスす
る構成において、ＣＰＵが指定したアドレスのデータを
ＣＰＩＩとキャッシュとが最初に同時に並列に読込んで
ＣＰＵがリードアクセスを終了した後に、キャッシュは
残りの複数のデータの読込みをｍ、続する。また、ＣＰ
Ｕは新たにアドレス信号及びハス制御信号等をアサート
はしないが、ＣＰＬＩ内部の処理、たとえばパイプライ
ン処理等の実行は継続するような制御を行う。
置のデータアクセス方法は、ＣＰＵからの単一データの
リードアクセス要求に対してキャッシュがキャッシュミ
スした際にメモリシステムから複数のデータを転送する
ブロック転送モードでのみメモリシステムをアクセスす
る構成において、ＣＰＵが指定したアドレスのデータを
ＣＰＩＩとキャッシュとが最初に同時に並列に読込んで
ＣＰＵがリードアクセスを終了した後に、キャッシュは
残りの複数のデータの読込みをｍ、続する。また、ＣＰ
Ｕは新たにアドレス信号及びハス制御信号等をアサート
はしないが、ＣＰＬＩ内部の処理、たとえばパイプライ
ン処理等の実行は継続するような制御を行う。
［作用〕
本発明のキャッシュシステムを有するデータ処理装置及
びそのデータアクセス方法では、ＣＰＵが指定したアド
レスのデータがＣＰ［ｌとキャッシュとに最初は同時に
並列に読込まれ、ＣＰＵがリードアクセスを終了した後
に、残りの複数のデータがキャッシュに読込まれる。ま
た、ＣＰＵは新たなアドレス信号及びハス制御信号等は
アサートしないが、ＣＰＵの内部処理、たとえばパイプ
ライン処理等の実行は継続される。
びそのデータアクセス方法では、ＣＰＵが指定したアド
レスのデータがＣＰ［ｌとキャッシュとに最初は同時に
並列に読込まれ、ＣＰＵがリードアクセスを終了した後
に、残りの複数のデータがキャッシュに読込まれる。ま
た、ＣＰＵは新たなアドレス信号及びハス制御信号等は
アサートしないが、ＣＰＵの内部処理、たとえばパイプ
ライン処理等の実行は継続される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明のデータ処理装置の一構成例のＣＰｔ１
Ｉ及びキャッシュ２の周辺部の構成を示したブロック
図である。なお、本実施例では、ＣＰ旧からの単一デー
タのリードアクセスに封して一トヤソシュ２がキャッシ
ュミスした際に、メモリシステム３から複数のデータが
転送されるブロック転送でのみメモリシステム３がアク
セスされる構成を採っている。また、第１図に示した構
成は第４図に示した従来例と類似しているが、ＣＰＵＩ
自体には外部からの制御信号により内部処理、たとえば
パイプライン処理等は続行させる一方、ＣＰｔ１１が外
部に対して新たなバスサイクルの実行を中ｌ卜するアイ
ドル状態のような機能を付加している。
Ｉ及びキャッシュ２の周辺部の構成を示したブロック
図である。なお、本実施例では、ＣＰ旧からの単一デー
タのリードアクセスに封して一トヤソシュ２がキャッシ
ュミスした際に、メモリシステム３から複数のデータが
転送されるブロック転送でのみメモリシステム３がアク
セスされる構成を採っている。また、第１図に示した構
成は第４図に示した従来例と類似しているが、ＣＰＵＩ
自体には外部からの制御信号により内部処理、たとえば
パイプライン処理等は続行させる一方、ＣＰｔ１１が外
部に対して新たなバスサイクルの実行を中ｌ卜するアイ
ドル状態のような機能を付加している。
第１図においで、参照符号】はＣＰＵ、２はキャッシュ
、３はメモリソステム、６はシステムバスバッファ、８
はマルチプレクサ、９はＯＲ論理回路、ＳＢはシステム
バスである。
、３はメモリソステム、６はシステムバスバッファ、８
はマルチプレクサ、９はＯＲ論理回路、ＳＢはシステム
バスである。
システムバスバッファ６はＣＰｔ１ｌ及びキャッシュ２
とシステムバスＳｌ考との間の共通のインクフェイスと
して備えられている。
とシステムバスＳｌ考との間の共通のインクフェイスと
して備えられている。
これらのＣＰＵ１．キャッシュ２及びシステムハスバッ
ファ６間において送受される信号は、制御信号、アドレ
ス信号、データ信号に大別される。
ファ６間において送受される信号は、制御信号、アドレ
ス信号、データ信号に大別される。
制御卸イ３号ＳＣａはＣＰＩＩＩ、 キャッシュ２．
システムハスバッファ６間の双方向共通制御信号として
利用される。一方、ＣＰ［１１がバスマスクである場合
にのみ使用される制御信号５ＣｂｌはＣＰＵＩとキ＋７
ノユ２との間の双方向信号及びＣＰＩＩＩとシステムバ
スバッファ６との間の双方向信号として利用される。
システムハスバッファ６間の双方向共通制御信号として
利用される。一方、ＣＰ［１１がバスマスクである場合
にのみ使用される制御信号５ＣｂｌはＣＰＵＩとキ＋７
ノユ２との間の双方向信号及びＣＰＩＩＩとシステムバ
スバッファ６との間の双方向信号として利用される。
ＣＰＵＩへ入力される制御信号５Ｃｂ１４はキャッシュ
２から出力されるレディ信号５Ｃｂ１２とメモリシステ
ム３からシステムバスバッファ６を経由して出力される
レディ信号５Ｃｃ１２とのＯＲ論理回路９によるＯＲ信
号であり、データの転送終了をＣＰＵＩへ伝えるために
使用される。
２から出力されるレディ信号５Ｃｂ１２とメモリシステ
ム３からシステムバスバッファ６を経由して出力される
レディ信号５Ｃｃ１２とのＯＲ論理回路９によるＯＲ信
号であり、データの転送終了をＣＰＵＩへ伝えるために
使用される。
なお、レディ信号５Ｃｂ１２は、キャツシュヒツトした
場合にはキャツシュヒツト信号として使用される。
場合にはキャツシュヒツト信号として使用される。
制御信号５Ｃｃ１５は、メモリシステム３からのリドア
クセスに対するバスアクセス異常信号であり、レディ信
号５Ｃｃ１２と共にｃｐｕｔ又はキャッシュ２に対して
出力される。この信号は、たとえばそのリードアクセス
動作が不適切なアクセスであったことを知らせるために
利用される。
クセスに対するバスアクセス異常信号であり、レディ信
号５Ｃｃ１２と共にｃｐｕｔ又はキャッシュ２に対して
出力される。この信号は、たとえばそのリードアクセス
動作が不適切なアクセスであったことを知らせるために
利用される。
信号ＳＣｅはキャッシュ２からメモリシステム３への動
作許可信号である。信号ＳＣｆはＣＰ旧に対して新たな
バスサイクルの実行を中止させてアドレス信号あるいは
ハス制御信号を起動させないようにキャッシュ２からＣ
Ｉ］ＩＩＩを制御するための１３壮である。
作許可信号である。信号ＳＣｆはＣＰ旧に対して新たな
バスサイクルの実行を中止させてアドレス信号あるいは
ハス制御信号を起動させないようにキャッシュ２からＣ
Ｉ］ＩＩＩを制御するための１３壮である。
アドレス信号＾旧はＣＰＵＩからキャノノユ２及びシス
テムバスバッファ６へ伝えられる。ＣＩ’ｌ旧がハスマ
スクである場合にのみ使用されるアドレス信号へ［１２
はＣＰＬＩＩからキャソソユ２及びマルチプレクサ８へ
伝えられる。キャノソユ２がハスマスクである場合にの
み使用されるアドレス信号ＣＡＤ２はキヤ、ンユ２から
マルチプレクサ８へ伝えられる。
テムバスバッファ６へ伝えられる。ＣＩ’ｌ旧がハスマ
スクである場合にのみ使用されるアドレス信号へ［１２
はＣＰＬＩＩからキャソソユ２及びマルチプレクサ８へ
伝えられる。キャノソユ２がハスマスクである場合にの
み使用されるアドレス信号ＣＡＤ２はキヤ、ンユ２から
マルチプレクサ８へ伝えられる。
キャッシュ２から出力されるマルチプレク号制御信号Ｓ
Ｃ２に従って、マルチプレクサ８はアドレス信号ＡＤ２
とＣＡＤ２との内のいずれか一方を選択し７７’ドレス
ｆＫ号ＡＤ３としてシステムバスハソ７７６へ出力する
。
Ｃ２に従って、マルチプレクサ８はアドレス信号ＡＤ２
とＣＡＤ２との内のいずれか一方を選択し７７’ドレス
ｆＫ号ＡＤ３としてシステムバスハソ７７６へ出力する
。
なお、データ１３号ＳＤは、ＣＰＵ］、 キャッシュ２
゜システムバスバッファ６相互間において双方向共通信
号として利用される。また、φはＣＰＵ１及びキャッシ
ュ２に与えられるクロックである。
゜システムバスバッファ６相互間において双方向共通信
号として利用される。また、φはＣＰＵ１及びキャッシ
ュ２に与えられるクロックである。
このヨウな構成の本発明のキャッシュシステムにおいて
、ＣＰＩＩＩがキャッシュ２を使用し、キャノシュヒツ
ト及びキャッシュミスした場合の動作について、第２Ｍ
及び第３図のタイミングチャートを参照して以下に説明
する。なお、以下の説明では、ＣＰ旧のアクセスはキャ
ッシュ２に対して行われていることを前提としているの
で、制御信号ＳＣａはキヤ、ツユ２を有効な状態にして
いるものとする。
、ＣＰＩＩＩがキャッシュ２を使用し、キャノシュヒツ
ト及びキャッシュミスした場合の動作について、第２Ｍ
及び第３図のタイミングチャートを参照して以下に説明
する。なお、以下の説明では、ＣＰ旧のアクセスはキャ
ッシュ２に対して行われていることを前提としているの
で、制御信号ＳＣａはキヤ、ツユ２を有効な状態にして
いるものとする。
ＣＰＵＩは、第２図に示す如きクロックφのタイミング
ＴＩ−Ｔ４ （第２図ではＴｌ２３４ として示されて
いる）を１ハスサイクルとしており、単一データのり一
１アクセスに際しては、ウェイト無しの２バスサイクル
でその動作が完了する。
ＴＩ−Ｔ４ （第２図ではＴｌ２３４ として示されて
いる）を１ハスサイクルとしており、単一データのり一
１アクセスに際しては、ウェイト無しの２バスサイクル
でその動作が完了する。
第２図は、ＣＩ’ｌｌｌからの単一データのキャッシュ
２に対するリードアクセスに際して、キャソシュビット
した場合のノーウェイト動作の実行状態を示すタイミン
グチャートである。
２に対するリードアクセスに際して、キャソシュビット
した場合のノーウェイト動作の実行状態を示すタイミン
グチャートである。
また第２図において、［ｃｔ＋ｕｌ−］は、ＣＰＵＩか
ら出力される信号を示しており、アドレス信号ＭＤＩ（
アドレス値“ｍ”）はアドレス上位２８ビツトを、アド
レス信号へ〇２（アドレス値“ｎ″）はアドレス下位２
ビツトをそれぞれ示している。
ら出力される信号を示しており、アドレス信号ＭＤＩ（
アドレス値“ｍ”）はアドレス上位２８ビツトを、アド
レス信号へ〇２（アドレス値“ｎ″）はアドレス下位２
ビツトをそれぞれ示している。
制御信号５ＣｂｌＯ，５Ｃｂｌｌは共に制御（８号５ｃ
ｂｉに含まれる信号である。前者の５ｃｂｔｏはＣＰ
ＩＩ １が外部デバイスに対してバスアクセスを開始す
ることを知らせるために１バスサイクルに亙ってアサー
トされる。後者の５Ｃｂｌｌはデータの確定を（■持す
る信号であり、制御信号５ＣｂｌＯがアサートされたタ
イミングＴ４の立上がり （以降、Ｔ４↑にて表す）時
点からアサートを開始する。
ｂｉに含まれる信号である。前者の５ｃｂｔｏはＣＰ
ＩＩ １が外部デバイスに対してバスアクセスを開始す
ることを知らせるために１バスサイクルに亙ってアサー
トされる。後者の５Ｃｂｌｌはデータの確定を（■持す
る信号であり、制御信号５ＣｂｌＯがアサートされたタ
イミングＴ４の立上がり （以降、Ｔ４↑にて表す）時
点からアサートを開始する。
一方、［キャッシュ２−］は、キャッシュ２から出力さ
れる信号を示しており、キャッシュヒツトした場合に、
キャツシュヒツトを示すレディ信号５Ｃｂ１２及びデー
タ信号ＳＤが出力される。この際、二Ｆヤノシュ２はバ
スマスクにはなっていないので、マルチプレクサ８を制
御する信号ＳＣ２及びメモリシステム３に対して動作の
許可を要求する制御信号ＳＣｅはネゲートされた状態に
なっている。
れる信号を示しており、キャッシュヒツトした場合に、
キャツシュヒツトを示すレディ信号５Ｃｂ１２及びデー
タ信号ＳＤが出力される。この際、二Ｆヤノシュ２はバ
スマスクにはなっていないので、マルチプレクサ８を制
御する信号ＳＣ２及びメモリシステム３に対して動作の
許可を要求する制御信号ＳＣｅはネゲートされた状態に
なっている。
リードキャツシュヒツト時の本発明のデータ処理装置の
動作は以下の如くである。
動作は以下の如くである。
ｃｐｕｔにより信号５ＣｂｌＯがアサートされ、次のア
ドレス信号ＭＤ１． ＡＣ３の出力が開始されるバスサ
イクルをキャッシュ２のステートＳＲＩ と称する。こ
のキャッシュ２のステートＳＲＩの間にキャッシュ２が
ヒツトしたか否かが判断される。この判定の結果、キャ
ッシュヒツトであれば、次のハスサイクルであるステー
ト５Ｒ２１１の間にキャッシュヒフトイ３号であるレデ
ィ信号５Ｃｂ１２及びデータ信号ＳＤがアサートされ、
ＣＰｔ１ｌに対してデータが転送される。
ドレス信号ＭＤ１． ＡＣ３の出力が開始されるバスサ
イクルをキャッシュ２のステートＳＲＩ と称する。こ
のキャッシュ２のステートＳＲＩの間にキャッシュ２が
ヒツトしたか否かが判断される。この判定の結果、キャ
ッシュヒツトであれば、次のハスサイクルであるステー
ト５Ｒ２１１の間にキャッシュヒフトイ３号であるレデ
ィ信号５Ｃｂ１２及びデータ信号ＳＤがアサートされ、
ＣＰｔ１ｌに対してデータが転送される。
次に、キャッシュミスしてＣ１’Ｕ１からリードアクセ
ス要求があったｍ−データを含む４ワードのデータがリ
ードされる場合の本発明のデータ処理装置の動作子１順
について説明する。
ス要求があったｍ−データを含む４ワードのデータがリ
ードされる場合の本発明のデータ処理装置の動作子１順
について説明する。
キャッシュ２がキャッシュミスが発生したと判定すると
、ＣＩ”ＩＩがリードアクセスした単一データを含む４
ワードのデータがシステムハスＳＢに接続されているメ
モリシステム３からラウントロピンｂ゛式でリートされ
る。
、ＣＩ”ＩＩがリードアクセスした単一データを含む４
ワードのデータがシステムハスＳＢに接続されているメ
モリシステム３からラウントロピンｂ゛式でリートされ
る。
この動作を第３図のリードキャッシュミス時のタイミン
グチャートに示す。なお、図中の各制御槽ぢはローアク
ティブである。
グチャートに示す。なお、図中の各制御槽ぢはローアク
ティブである。
まず、ＣＰＵＩからリードアクセス要求があったステー
トＳＲ１において、キャッシュ２はキャッシュミスと同
定すると、次のバスサイクルであるステートＳＲ２Ｍ以
降キヤ’／シュヒ、ト信号であるレディ信号５Ｃｂ１２
はアサ−１・せず、システムハスバッファ６に対する制
御信号ＳＣｅをアサートしてメモリシステム３に対して
リード動作の起動をかける。
トＳＲ１において、キャッシュ２はキャッシュミスと同
定すると、次のバスサイクルであるステートＳＲ２Ｍ以
降キヤ’／シュヒ、ト信号であるレディ信号５Ｃｂ１２
はアサ−１・せず、システムハスバッファ６に対する制
御信号ＳＣｅをアサートしてメモリシステム３に対して
リード動作の起動をかける。
キャッシュ２は、マルチプレクサ８に対するマルチプレ
クサ制御信号ＳＣ２をアサートし、キャッシュ２から出
力されるアドレス信号ＣＡＤ２ （ＣＰ旧によりアクセ
スされたアドレス値“ｎ″）をアドレス信号ＡＤ３とし
てシステムハスバッファ６へ出力スル。
クサ制御信号ＳＣ２をアサートし、キャッシュ２から出
力されるアドレス信号ＣＡＤ２ （ＣＰ旧によりアクセ
スされたアドレス値“ｎ″）をアドレス信号ＡＤ３とし
てシステムハスバッファ６へ出力スル。
このアドレスに対してメモリシステム３から転送されて
来たレディ信号５Ｃｃ１２はキャッシュ２へ人力される
と共に、ＯＲ論理回路９からＣＰｔ１ｌヘレディ信号５
Ｃｂ１４ として入力される。
来たレディ信号５Ｃｃ１２はキャッシュ２へ人力される
と共に、ＯＲ論理回路９からＣＰｔ１ｌヘレディ信号５
Ｃｂ１４ として入力される。
この際、現在のハスサイクルのステートＳＲ２ＭでＣＰ
ｔ１ｌに対して新たなハスサイクルの起動を停止させる
制御信号ＳＣｒがアサ−１・される。
ｔ１ｌに対して新たなハスサイクルの起動を停止させる
制御信号ＳＣｒがアサ−１・される。
システムハスバッファ６からのレディ信号ＳＣｃ１２と
データ信号ＳＤとが共にアサートされると、ＣＰＵＩと
キャッシュ２とはタイミングＴ３↓において同時にサン
プリングし、データをリードする。そして、ＣＰＩＩＩ
は制御信号５ｃｂｌｌをネゲートして単一データのリー
ドアクセスを終了する。
データ信号ＳＤとが共にアサートされると、ＣＰＵＩと
キャッシュ２とはタイミングＴ３↓において同時にサン
プリングし、データをリードする。そして、ＣＰＩＩＩ
は制御信号５ｃｂｌｌをネゲートして単一データのリー
ドアクセスを終了する。
この時点では上述の如く既にキヤ・ノシュ２からの制御
信号ＳＣｒはアサートされているので、次の新たなバス
サイクルはアサートされず、アドレス信号ＡＤｉ（“ｍ
”）、 Ａｌ１２（“ｎ″）は共に以前の値を保持して
いる。この間、ｃｐｕｉは内部処理、たとバイブライン
処理等の実行を継続することが可能である。
信号ＳＣｒはアサートされているので、次の新たなバス
サイクルはアサートされず、アドレス信号ＡＤｉ（“ｍ
”）、 Ａｌ１２（“ｎ″）は共に以前の値を保持して
いる。この間、ｃｐｕｉは内部処理、たとバイブライン
処理等の実行を継続することが可能である。
この後、キャッシュ２ばアドレス信号ＣＡＤ２を１バス
サイクル単位でラウントロピン方式により“ｎ奇１”、
ｎ（２２，“旧３′と順次インクリメントしつつメモリ
システム３をアクセスしてそれぞれに対応する第２．第
３．第４ワード目のデータをり一１′する。
サイクル単位でラウントロピン方式により“ｎ奇１”、
ｎ（２２，“旧３′と順次インクリメントしつつメモリ
システム３をアクセスしてそれぞれに対応する第２．第
３．第４ワード目のデータをり一１′する。
なお、キャッシュ２はアドレス信号ＣＡＤ２としてｎ＋
３′を出力している間に、次のバスサイクルからＣＰｕ
が通常のアクセスを可能とすべく制御信号ｓｃｒをネゲ
ートする。
３′を出力している間に、次のバスサイクルからＣＰｕ
が通常のアクセスを可能とすべく制御信号ｓｃｒをネゲ
ートする。
以上に詳述した如く本発明のキャッジ１ンステムを有す
るデータ処理装置及びそのデータマクセス方法では、Ｃ
ＰＵが指定したアドレスのデータがＣｌ１ｌｌとキャノ
ソユとに最初は同時に並列に読込まれ、ＣＰｕがリード
アクセスを終了した後に、キャッシュは残りの複数のデ
ータの読込みを実行する。
るデータ処理装置及びそのデータマクセス方法では、Ｃ
ＰＵが指定したアドレスのデータがＣｌ１ｌｌとキャノ
ソユとに最初は同時に並列に読込まれ、ＣＰｕがリード
アクセスを終了した後に、キャッシュは残りの複数のデ
ータの読込みを実行する。
また、ＣＰＵは新たなアドレス（３号及びバス制御信号
等はアサートしないが、ＣＰＵの内部処理、たとえばパ
イプライン処理等の実行は継続する。ごれにより、ＣＰ
ＬＩによる単一データのアクセスは、従来のキャッシュ
が再読出し動作で残りの複数のデータをリードする場合
よりも迅速に処理され、且つｃｒ’ｕの内部処理も従来
よりも迅速に実行される。
等はアサートしないが、ＣＰＵの内部処理、たとえばパ
イプライン処理等の実行は継続する。ごれにより、ＣＰ
ＬＩによる単一データのアクセスは、従来のキャッシュ
が再読出し動作で残りの複数のデータをリードする場合
よりも迅速に処理され、且つｃｒ’ｕの内部処理も従来
よりも迅速に実行される。
第１図は本発明に係るデータ処理装置のＣＩ）Ｕ及びキ
ャッシュの周辺の構成を示すブロック図、第２図はその
キャノシュヒノＩ・時の動作手順を示すタイミングチャ
ート、第３図は同しくそのキャッシュミス時のデータア
クセス方法の手順を示すタイミングチャー］−１第４図
は従来のデータ処理装置のｃｐｕ及びキャッシュの周辺
の構成を示すブロック図、第５図はそのキャノシュビッ
ト時の動作手順を示すタイミングチャート、第６図は同
しくそのキャッシュミス時の動作手順を示すタイミング
チャートである。 ＣＡＩ）２・・・アドレス信号 ＳＣｆ、 ＳＣｅ、
５Ｃｂｌｌ・・制御ｎ信号 ＳＤ・・・データ信号
ＳＢ・・・システムバスト・・ＣＰＬＩ ２・・
・キャッシュ ３・・・メモリシステム なお、図中、同一符号は同一、又は相当部分を示す。
ャッシュの周辺の構成を示すブロック図、第２図はその
キャノシュヒノＩ・時の動作手順を示すタイミングチャ
ート、第３図は同しくそのキャッシュミス時のデータア
クセス方法の手順を示すタイミングチャー］−１第４図
は従来のデータ処理装置のｃｐｕ及びキャッシュの周辺
の構成を示すブロック図、第５図はそのキャノシュビッ
ト時の動作手順を示すタイミングチャート、第６図は同
しくそのキャッシュミス時の動作手順を示すタイミング
チャートである。 ＣＡＩ）２・・・アドレス信号 ＳＣｆ、 ＳＣｅ、
５Ｃｂｌｌ・・制御ｎ信号 ＳＤ・・・データ信号
ＳＢ・・・システムバスト・・ＣＰＬＩ ２・・
・キャッシュ ３・・・メモリシステム なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）ＣＰＵと、該ＣＰＵによりアクセスされるデータ
を記憶したメモリと、該メモリに記憶されているデータ
の一部を記憶するキャッシュとを有するデータ処理装置
のデータアクセス方法において、 前記ＣＰＵによりアクセスされたデータが前記キャッシ
ュに記憶されていない場合に、 前記ＣＰＵ及びキャッシュは前記メモリから読出された
複数のデータの内のアクセス対象のデータを読込み、こ
の後前記キャッシュは残りのデータを読込むと共に前記
ＣＰＵによるデータのアクセスを禁じることを特徴とす
るキャッシュを有するデータ処理装置のデータアクセス
方法。 - （２）ＣＰＵと、該ＣＰＵによりアクセスされるデータ
を記憶したメモリと、該メモリに記憶されているデータ
の一部を記憶するキャッシュとを有するデータ処理装置
において、前記ＣＰＵによりアクセスされたデータが前
記キャッシュに記憶されていないキャッシュミス状態を
検出する検出手段と、 該検出手段がキャッシュミス状態を検出した場合に有効
になり、アクセス対象のデータを先頭として複数のデー
タを順次前記メモリから読出す第１の手段と、 該第１の手段が有効である期間中、前記ＣＰＵによるデ
ータのアクセスを禁じる第２の手段と、 前記ＣＰＵによるデータアクセスに際して有効になり、
前記第１の手段により前記メモリから読出されたアクセ
ス対象のデータを前記ＣＰＵへ読込ませた後に無効にな
る第３の手段と、 該第３の手段が無効になった後に、前記第１の手段に他
のデータを前記メモリから読出させる第４の手段と、 前記第１の手段により前記メモリから読出されるデータ
を前記キャッシュへ読込ませる第５の手段と を備えたことを特徴とするキャッシュを有するデータ処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010839A JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
| US08/377,300 US5459852A (en) | 1990-01-18 | 1995-01-23 | Cache bypass system with simultaneous initial transfer of target data to both processor and cache |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010839A JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214247A true JPH03214247A (ja) | 1991-09-19 |
| JP3018038B2 JP3018038B2 (ja) | 2000-03-13 |
Family
ID=11761521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010839A Expired - Lifetime JP3018038B2 (ja) | 1990-01-18 | 1990-01-18 | キャッシュを有するデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459852A (ja) |
| JP (1) | JP3018038B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009026008A1 (de) | 2008-07-04 | 2010-03-25 | Toyota Boshoku Kabushiki Kaisha, Kariya-shi | Stoßdämpfendes Element und Türverkleidung für ein Fahrzeug umfassend dasselbe |
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| US5937431A (en) * | 1996-07-12 | 1999-08-10 | Samsung Electronics Co., Ltd. | Multi- node, multi-level cache- only memory architecture with relaxed inclusion |
| US6000016A (en) * | 1997-05-02 | 1999-12-07 | Intel Corporation | Multiported bypass cache in a bypass network |
| US5944805A (en) * | 1997-08-21 | 1999-08-31 | Advanced Micro Devices, Inc. | System and method for transmitting data upon an address portion of a computer system bus during periods of maximum utilization of a data portion of the bus |
| US6308241B1 (en) * | 1997-12-22 | 2001-10-23 | U.S. Philips Corporation | On-chip cache file register for minimizing CPU idle cycles during cache refills |
| US7143264B2 (en) * | 2002-10-10 | 2006-11-28 | Intel Corporation | Apparatus and method for performing data access in accordance with memory access patterns |
| US6957317B2 (en) * | 2002-10-10 | 2005-10-18 | Intel Corporation | Apparatus and method for facilitating memory data access with generic read/write patterns |
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Family Cites Families (9)
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|---|---|---|---|---|
| US4156906A (en) * | 1977-11-22 | 1979-05-29 | Honeywell Information Systems Inc. | Buffer store including control apparatus which facilitates the concurrent processing of a plurality of commands |
| US4399506A (en) * | 1980-10-06 | 1983-08-16 | International Business Machines Corporation | Store-in-cache processor means for clearing main storage |
| US4571674A (en) * | 1982-09-27 | 1986-02-18 | International Business Machines Corporation | Peripheral storage system having multiple data transfer rates |
| US4740889A (en) * | 1984-06-26 | 1988-04-26 | Motorola, Inc. | Cache disable for a data processor |
| US5134563A (en) * | 1987-07-02 | 1992-07-28 | International Business Machines Corporation | Sequentially processing data in a cached data storage system |
| US4888679A (en) * | 1988-01-11 | 1989-12-19 | Digital Equipment Corporation | Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements |
| US5185878A (en) * | 1988-01-20 | 1993-02-09 | Advanced Micro Device, Inc. | Programmable cache memory as well as system incorporating same and method of operating programmable cache memory |
| US5185879A (en) * | 1988-01-21 | 1993-02-09 | Akira Yamada | Cache system and control method therefor |
| US5027270A (en) * | 1988-10-11 | 1991-06-25 | Mips Computer Systems, Inc. | Processor controlled interface with instruction streaming |
-
1990
- 1990-01-18 JP JP2010839A patent/JP3018038B2/ja not_active Expired - Lifetime
-
1995
- 1995-01-23 US US08/377,300 patent/US5459852A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249240A (ja) * | 1987-04-03 | 1988-10-17 | Fujitsu Ltd | キヤツシユメモリシステムにおけるデ−タ転送制御方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009026008A1 (de) | 2008-07-04 | 2010-03-25 | Toyota Boshoku Kabushiki Kaisha, Kariya-shi | Stoßdämpfendes Element und Türverkleidung für ein Fahrzeug umfassend dasselbe |
Also Published As
| Publication number | Publication date |
|---|---|
| US5459852A (en) | 1995-10-17 |
| JP3018038B2 (ja) | 2000-03-13 |
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