JPH03214317A - グレイコード商ビット信号を使用するｓｒｔ割算方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血公■ 本発明は、高位基数非回復割算（ｒＳＲＴ割算Ｊ）とし
て知られる繰返しプロセスを実行する方法及び装置に関
するものである。更に詳細には本発明は、各繰返し期間
中に少なくとも２つのグレイコード商ビット信号が発生
され、次いで最終商を発生する場合に使用するためにデ
コードされるＳＲＴ割算方法及び装置に関するものであ
る。

藍米及ｌ 高位基数非回復割算（「ｓＲＴ割算」）とじて知られる
従来の割算アルゴリズムの多数の実施方法が提案されて
いる。ＳＲＴ割算は，繰返しアルゴリズムであって、そ
の場合、各繰返し期間中に１つ又はそれ以上の商（ｑｕ
ｏｔｉｅｎｔ）ビットが発生され，且つ正及び負の商ビ
ット成分信号が最後の繰返しの終了時に最終商ベクトル
信号とされる． ＳＲＴ割算において、商ビット表示は，任意の１つの商
ビットは、正及び負の商ビット成分信号の異なった組合
わせによって幾つかの異なった対応で表わすことが可能
であるという意味において冗長である．ＳＲＴ割算期間
中の最後の繰返しの終了時において正の商ビット成分か
ら負の商ビット成分を減算することによって、商ビット
表示（正及び負の成分信号を包含している）を冗長でな
い表示（負の成分信号を包含していない）へ変換するこ
とが一般的である。

基数２’　ＳＲＴ割算において、ｎ商ビットは繰返し当
たり発生される．基数２’　ＳＲＴ割算は、２進ハード
ウエア実現用のＳＲＴ割算の最も便利な形態である．な
ぜならば、それは、最終的な商を，個別的な商ビットを
連結することによって便宜的に形成することを可能とす
るからである．例えば、本発明の割算回路の好適実施例
は、基数４ＳＲＴ割算を実行する． ＳＲＴ割算における商桁表示における冗長性のために、
商ビットを正確に計算する必要はない．その代わりに、
ＳＲＴ割算回路は、才ベランドの近似に基づいて各商ビ
ットの予測値を発生する。

このような近似は、各繰返し期間中に、除数及び部分残
部の２、３個の最大桁ビットのみを検査することによっ
て得られる．商ビットの予測におけるエラーは、反対符
号の最小桁商ビットによって後の繰返し期間中に補正さ
れる。

従来のＳＲＴ割算回路は、大型のルックアップテーブル
（複雑な書込み可能論理アレイとして実現されている）
と共に商ビット予測ユニットを使用している。ＳＲＴ割
算回路におけるテーブル格納条件を最小とすることが極
めて望ましく、且つ、商ビット予測ルックアップテーブ
ルを実現するだめに必要とされるトランジスタ及びその
他の回路要素の数を減少することが望ましい．しかしな
がら、現在迄のところ、どのようにしてこの問題を解決
するかということは知られていない．１一画 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ＳＲＴ割算を実行す
る改良した方法及び装置を提供することを目的とする。

１一滅 本発明は、ＳＲＴ割算を実行する方法及び装置を提供す
るものであって、グレイコードでコード化した除数及び
被除数信号から、各繰返し期間中に、２つ以上のグレイ
コード商ビット信号が発生される。除数及び被除数は、
割算処理のスタートにおいて、グレイコードヘエンコー
ドされ、且つグレイコードでコード化された商ビット信
号は、最終商を発生する場合に使用するために、各繰返
しの後に又は最終の繰返しの後に、デコードされる。

好適実施形態においては、本発明回路は、単精度及び倍
精度の両方の割算を実行することが可能であり、且つ各
々が各繰返しサイクル期間中に一対の商ビット（ｑｕｏ
ｔｉｅｎｔ　　ｂｉｔ）を発生する一対の交互に動作す
る割算器ブロック回路を有している．各割算器ブロック
回路から表われる商ビットは、デコードされ、次いで、
５６個の商ビットＣ倍精度動作の期間中）又は２８個の
商ビット（単精度動作期間中）が割算器結果レジスタ内
に蓄積される迄、２つの割算器結果レジスタの１つの中
ヘシフトされる（それらの符号に依存して）。この蓄積
プロセスの終了時において、本発明回路は、割算器結果
レジスタの内容（及び、残部和レジスタ及び残部キャリ
ィレジスタの内容）を、最終商信号を発生するために結
合することが可能な出力信号として活性化させる．本発
明に基づきグレイコード信号を使用することによって、
使用する商予測回路を実現するために必要とされるトラ
ンジスタの数を著しく減少させることが可能である．エ
ンコーディング及びデコーディングを行うために必要と
される付加的なハードウエアは、商予測ハードウエアの
節約に比較すると非常に小さなものである．本発明は、
商ビット予測の簡単化され一層効率的な実現を可能とし
ており、それは、ハードウエアを節約するばかりか、回
路設計におけるタイミング条件を充足することを一層簡
単なものとしている（なぜならば、商予測論理はタイミ
ングクリチカル経路内にあるからである）。この後者の
利点は、前者の利点よりも回路設計者にとって重要な場
合がある。

１里ヨ 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本明細書において、「グレイコード」信号という用語は
、クレイコードのフォーマットにエンコードされた信号
のことを意味するものとして使用する。グレイコードは
，何れかの２つの隣接するコードワードが単一ビット位
置だけ異なる一群のコードを有するものである。本発明
を実施する上で有用なグレイコードを以下の表１に示す
。

表 ｌ 本発明を実施する場合、グレイコード除数信号を繰返し
グレイコード被除数（第一繰返し期間中）及び論理アレ
イ（本明細書においては「ルックアップテーブルＪとし
ても言及する）内の部分残部信号（Ｉ！！後の繰返し期
間中）と処理されて、グレイコード商ビット信号を発生
する．基数（ｒａｄｉｘ）４ＳＲＴ割算を実行するため
の本発明の好適実施例を、第１図及び第２図を参照して
説明する．第１図は、除数信号及び被除数信号から商信
号を発生する全体的回路を示しており、それは一対の同
一の割算ブロック回路及びｌ６を有している。割算器ブ
ロック回路１４（又は１６）の好適実施例を第２図に示
してある。

第１図の回路の初期化は、３つのクロックサイクルを必
要とする。最初のサイクル期間中、５６ビットの除数信
号が除数ラッチｌＯ内にラッチされる。２番目のサイク
ル期間中、除数信号のマルチブル（ｍｕｌｔｉｐｌｅ）
．即ち倍数（「除数倍数」）信号が、除数倍数ラッチｌ
２内に格納される。この除数倍数信号は、好適には、そ
の除数信号に、右側へ１つの位置シフトされたそれ自身
の再整合版を加算することによって発生される。

例えば、除数信号がｒｏ．．．ＯＩＯＩＯＪである場合
、それ自身の再整合版はｒＯ．．．００１０１Ｊであり
、且つ除数倍数信号は「０．Ｏ１１、１１」である。

ラッチｌＯ及びｌ２は、除数信号及び除数倍数信号を、
それらをエンコード又はデコードすることなしに、保持
する。割算器ブロック１４（又は割算器ブロック１６）
にエンタすると、除数信号の２つの最大桁ビットはグレ
イコードにコード化される。このエンコード動作は、割
算器ブロックｌ４及び割算器ブロック１６内の商予測論
理アレイ１００（後述する如く第２図に示してある）内
において実施される。除数信号の２つの最大桁ビットの
みをエンコードする技術は、本発明を実施する上で非常
に重要である。なぜならば、このようなグレイコードの
コード化を実施するのに必要とされる論理の量は最小と
なり、且つ２つの最大桁ビットのみをグレイコードへコ
ード化することは、クリチカルパス（経路）へ何等の遅
延を付加することがないからである（なぜならば、該除
数は割算繰返しに亘って安定している）．同時に、この
グレイコードコード化技術は、商予測アレイ１００の簡
単化した実施化を可能としており、グレイコードによる
コード化が行われない場合に必要とされるものと比較し
て著しく少ないハードウエアを必要とするに過ぎない。

３番目のサイクル期間中、ｒＩｎｉｔｉａｌｉｚｅ　　
Ｌｏａｄ　（ロード初期化）」信号がマルチブレクサ回
路３６及び３８に対してアサート、即ち活性化され、５
６ビット被除数信号をマルチブレクサ３８を介して割算
器ブロックｌ６へ供給させ、且つゼロｒｒｅｍａｉｎｄ
ｅｒ　　ｃａｒｒｙ（残部キャリィ）」信号をマルチブ
レクサ３６を介して割算器ブロックｌ６へ供給させ、Ｓ
ＲＴ割算処理の最初の繰返しを開始させる．この割算処
理が開始した後に、ｒＩｎｉｔｉａｌｉｚｅ　　Ｌ○ａ
ｄＪ信号は活性化されることはなく、従ってマルチブレ
クサ３６及び３８は、部分残部キャリィ信号ＰＲＣＩＰ
及び部分残部和信号ＰＲＳＩＰを、夫々、割算プロセス
繰返し期間中に割算器ブロック１６へ供給する。

割算プロセスの各繰返しは２つのフェーズを有している
。各繰返しサイクルにおける第一フェーズ期間中におい
ては、除数信号及び除数倍数信号及びマルチブレクサ３
６及び３８の出力は割算器ブロックｌ６において処理さ
れる。各繰返しサイクルにおける第二フェーズ期間中に
おいては、除数信号及び除数倍数信号及びレジスタ２２
及び２４から供給される部分残部信号は割算器ブロック
ｌ４において処理される。

割算器ブロック１６は、その入力信号（除数信号及び除
数倍数信号及び回路３６及び３８の出力）から、以下の
出力信号を発生する．即ち、対の商ビット及び該商ビッ
トが正又は負の大きさを有するか否かを有する関連する
符号ビット（これら３つのビットは第１図においては集
約してｒｑ　Ｉ　ＰＪとして示してある）、部分残部和
信号（　ｒｃ２ＰＪ　）　、及び部分残部キャリィ信号
（　ｒｓ２ＰＪ　）である。最初の繰返しサイクル期間
中、マルチブレクサ３６及び３８の出力は、夫々、「０
」及び被除数である。爾後の繰返しサイクルにおいて、
回路３６及び３８の出力は、夫々、部分残部信号ＰＲＣ
ＩＰ及びＰＲＳＩＰである。部分残部和信号ｃ２Ｐ及び
部分残部キャリィ信号ｓ２Ｐは、夫々、シフトレジスタ
２２及び２４へ送給され、且つクロック信号ＰＨＩ２に
よって、夫々部分残部信号ＰＲＣ２Ｐ及びＰＲＳ２Ｐと
して、シフトレジスタ２２及び２４からクロツク出力さ
れる． 信号ＰＲＣ２Ｐ及びＰＲＳ２Ｐは、割算器ブロックｌ４
へ供給され、そこで、それらは、処理されて（除数信号
及び除数倍数信号と共に）、次の一対の商ビット及びこ
れらの商ビットが正又は負の大きさを有するか否かを表
わす次の関連する符号ビット（これら３個のビットは、
第１図において集約的にｒｑ２ＰＪとして示してある）
、次の部分残部和信号（ｒｃｌＰＪ）、及び次の部分残
部キャリィ信号（ｒｓｌＰＪ）を発生する．部分残部和
信号ｃｌＰ及び部分残部キャリィ信号ｓｌＰは、夫々、
シフトレジスタ１８及び２０へ送給され、次いでクロツ
ク信号ＰＨＩ　　１によって、夫々、部分残部信号ＰＲ
ＣＩＰ及びＰＲＳＩＰとして、レジスタ１８及び２０か
らクロツク出力される。クロツク信号ＰＨＩ　　１は、
好適には、クロック信号ＰＨＩ　　２に関して１８０度
位相がずれている。部分残部信号ＰＲＣＩＰ及びＰＲＳ
ＩＰは、夫々、マルチブレクサ３６及び３８へ入力とし
て供給される。

割算器ブロック１４は、除数からの２つの最大桁ビット
と、部分残部信号ＰＲＣ２Ｐ及びＰＲＳ２Ｐからの５つ
の最大桁ビットとを使用して、商ビットｑ２Ｐを選択す
る．割算器ブロックｌ６は、除数からの２個の最大桁ビ
ットと、部分残部信号ＰＲＣＩＰ及びＰＲＳＩＰ（又は
，被除数信号）からの５個の最大桁ビットとを使用して
、商ビットｑｌＰを選択する．割算器回路１４及びｌ６
は、部分的にグレイコードでコード化された除数信号、
除数倍数信号、及び被除数信号を受け付け、且つグレイ
コードでコード化された商信号ｑＩＰ及びｑ２Ｐ　（そ
の各々の信号は３個のビットを有している）を発生すべ
く構成されている．割算器回路１４（及び同一の割算器
回路１６）の好適な構成について第２図を参照してする
説明する。第２図においては，部分残部和信号ＰＲＳ及
び部分残部キャリィ信号ＰＲＣ　（マルチブレクサ３６
及び３８又は２２及び２４の出力）及び除数信号ＤＶＰ
は、商予測論理アレイ１．　０　０へ供給される．上述
した如く、商予測論理アレイ１００は、除数信号ＤＶＰ
の２つの最大桁ビットをグレイコードヘコード化する論
理回路を有している。

好適実施例においては、商予測論理アレイ１００は、更
に、３個のグレイコードへコード化した商ビットｑ（商
ビットｑは第１図におけるｑ２Ｐ又はｑｌＰに対応して
いる）をアサート、即ち活性化（入力信号ＰＲＳ，ＰＲ
Ｃ，及びＤＶＰに落して）するためのプログラマブル、
即ち書込み可能の論理アレイを有している．商ビットｑ
は、第１図に示したグレイコード論理ユニット３０にお
いてデコードされ、デコード論理ユニット３０によって
活性化されるそのデコードされたビットは、シフトレジ
スタ３２及び３４の適宜の１つへ供給される。これら３
つの商ビットをデコードするためにユニット３０内に必
要とされるハードウエアの量は最小であり、且つそのデ
コード動作は、システムの全体にタイミング問題を導入
することはない。

更に、第２図に示した如く、除数信号ＤＶＰ、除数倍数
信号ＤＶＭＰ及び商ビット信号ｒｑＪが除数倍数セレク
タ１０２へ供給される．回路１０２は、部分残部加算回
路１０４へ送給されるべき除数の予め計算した倍数を選
択する．加算回路１０４は、部分残部和信号ＰＲＳ及び
部分残部キャノイ信号ＰＲＣを受取り、且つそれらを、
セレクタ１０２からの除数倍数と加算して、次の部分残
部信号ｒｓＪ及び次の部分残部キャリィ信号ｒｃＪを発
生する。割算操作の最後の繰返しで、発生されるべき最
後の部分残部信号「Ｓ」　（及び残部キャリィ信号「Ｃ
」）は、夫々、残部和レジスタ２６及び残部キャリィ信
号レジスタ２８（第１図に示してある）内ヘラツチされ
る．各繰返しサイクルの終了時において、（即ち、２つ
の連続するフェーズの各グループの後に）、商ビット信
号ｒｑ　Ｉ　ＰＪ及びｒｑ２ＰＪがグレイ論理ユニット
３０においてデコードされ、且つそのデコードされた信
号は、各々の符号に依存して、負の割算器商レジスタ３
２又は正の割算器商レジスタ３４の何れかへシフト入力
される。論理ユニット３０は、各３ビット信号ｒｑｌ　
ＰＪ及びｒｑ２ＰＪに応答して、レジスタ３２への４ビ
ツト商大きさ信号及びレジスタ３４への４ビット商大き
さ信号をアサート、即ち活性化すべく構成されている． 倍精度モードにおいては、商ビット発生繰返しサイクル
は、５６個の商信号大きさビットが計算され且つレジス
タ３２及び３４の各々の中に蓄積される迄継続する。単
精度モードにおいては、商ビット発生繰返しは、２８個
の商信号大きさビットが計算され且つレジスタ３２及び
３４の各々の中に蓄積される迄継続する。２個の商大き
さビットが各フェーズの期間中に発生されるので、各繰
返しサイクル期間中に、４つのグレイコードにコード化
された商大きさビット信号（及び、関連する符号信号及
び残部信号）が発生される。従って、倍精度モード割算
は、１４回の繰返しサイクル（オーバーヘッドは包含し
ていない）を必要とし、且つ倍精度モード割算は、７回
の繰返しサイクル（才一バーヘッドは包含していない）
を必要とする。本発明回路は、選択した数のサイクルの
後にレシスタ２６，２８，３２．３４の内容を読出すこ
とによって、何れのモードにおいても動作すべく制御す
ることが可能である．第１図の実施例の倍精度動作の場
合、レジスタ２６，２８，３０，３４は、１４回のサイ
クル（十才一バーヘッドサイクル）の後に読出され、且
つ単精度動作の場合、レジスタ２６，２８，３０．３４
が７回のサイクル（十才一バーヘッドサイクル）の後に
読出される。

各モードにおいて、２つのエキストラなグレイコード商
大きさビット信号が発生され、且つレジスタ３２及び３
４の各々に蓄積される。これら２つの付加的なビット（
レジスタ３２及び３４の出力の最小桁ビット）は、Ｉ　
ＥＥＥ基準に従って丸めを行うために必要とされる［ガ
ード（Ｇｕａｒｄ）Ｊ及び［ラウンド（Ｒｏｕｎｄ）Ｊ
ビッ１−である。更に、第１図及び第２図には示してい
ない手段によって、残部信号ＲＳＰ及びＲＣＰ　（レジ
スタ２６及び２８がらの出力）がら従来の対応で、いわ
ゆる「スティッキイ　（Ｓｔｉｃｋｙ）Ｊビット（ＩＥ
ＥＥ基準に従って丸めを行うために必要とされる．）を
計算することが可能である。

ユニット３０からのデコードした商ビットは、実効的に
、レジスタ３２及び３４内において、連結され、従って
レジスタ３２及び３４の各々の内容は、マルチビットの
商大きさ成分ベクトルを表わす。最後の繰返しサイクル
に続いて、負の割算商レジスタ３２（信号ＤＱＮ）及び
正の割算器商レジスタ３４（信号ＤＱＰ）の内容が、マ
ルチブレクサ４０及び４２において、残部和レジスタ２
６及び残部キャリィレジスタ２８の内容とマルチプレク
ス、即ち多重化される。制御信号ｒＤＲＳＰ」に応用し
て、回路４０及び４２は、夫々、レジスク２６及び２８
からの残部信号か、又はレジスタ３４及び３２からの商
大きさ信号の何れかをアサート、即ち活性化する。回路
４０によって活性化されたマルチビット信号は、ｒＤＲ
ＡＰＪ（割算器結果部分Ａ）として示され、且つ回路４
２によって活性化されるマルチビット信号は「ＤＲＢＰ
Ｊ　　（割算器結果部分Ｂ）として示される。

回路４０及び４２によって活性化される残部和信号及び
残部キャリィ信号（制御信号ＤＲＳＰが「０」である場
合、信号ＲＳＰ及びＲＣＰ）を処理して、それらから、
該残部の符号を抽出することが可能である。その残部が
負である場合には、該商は１だけデクリメントされねば
ならない。その残部が正である場合には、該商はデクリ
メントされない． 回路４０及び４２によって活性化される商大きさ成分信
号（制御信号ＤＲＳＰが「１」である場合、信号ＤＱＰ
及びＤＱＭ）を処理して、正の大きさ成分信号ＤＱＰか
ら負の大きさ成分信号ＤＱＮを減算することによって、
最終商を発生することが可能である。次いで、従来の対
応で、丸め及び正規化を行うことが可能である。この最
終商の２つの最小桁ビットは、ガードビット及びラウン
ドビットとしてとられる。スティッキィビットは、以下
の規則に従って発生される。即ち、残部信号ＲＳＰ及び
ＲＣＰの和が０である場合には、それは０にセットされ
、且つ残部信号ＲＳＰとＲＣＰの和が０でない場合には
、それは１にセットされる。

グレイコード信号を使用することにより、商予測器１０
０を実現するために必要とされるトランジスタの数を著
し《減少させることが可能である。従って、本発明は、
以下に説明する表２及び３を比較することにより理解さ
れる如く、商ビット予測を一層効率的に実現することを
可能としている。表２は、第２図の回路の修正したもの
によって回路１００に対して置換することが可能なタイ
プの通常のコード化された信号（グレイコード信号では
ない信号）を処理するために従来の商予測器によって容
易に実現可能な真理値表である。

表３は、本発明の予測器１００（グレイコード信号を処
理するべ《構成されている）によって容易に実現可能な
真理値表である。

表 ２ 表 ３ 表２の商予測器を実現する場合よりも、表３の商予測器
１００を実現するのに必要とされるトランジスタは約３
０％少ないものと推定される。この理由は、プログラマ
ブル論理アレイは、ブール１，０及びｒｄｏｎ’　　ｔ
　　ｃａｒｅＪ　　（Ｘ）信号を処理するので，Ｎ次元
２進ハイパーキューブ（ｈｙｐｅｒｃｕｂｅ）に対応す
るトボロジを有しているということによって理解するこ
とが可能である．ＳＲＴ割算を実行する場合、通常のコ
ード化されたオペランド整数へ１を加算すること（又は
、ｎビット部分に２０を加算すること）により、ハイバ
ーキュープトポロジを打破り、全てのビット（又はそれ
らの多数）を変化させることが可能である。このトボロ
ジは、通常のコード化された才ベランドを取扱うための
従来のＳＲＴ割算回路の構成を複雑化させる．対照的に
，グレイコードオペランドを使用することにより、トポ
ロジが改善され、従って整数に１を加算することは、１
ビットを超えて変化させることはない。従って、グレイ
コードによる具体化においては、「ｌだけ才フ（ｏｆｆ
−ｂｙ−ｏｎｅ）　」公差は、単一の項ｒｄｏｎ’　　
ｔ　　ｃａｒｅＪ内に良好にマップする。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は、本発明のＳＲＴ割算回路の好適な実施例を示
した概略ブロック図、第２図は第１図の回路における２
つの割算器ブロックユニットの１つの好適実施例を示し
た概略ブロック図、である。 （符号の説明） １０．除数ラッチ １２　除数倍数ラッチ １４．１６　　割算器ブロック回路 ２６　残部和レジスク ２８　残部キャリィレジスタ ３０　グレイ論理ユニット ３２．３４　　シフトレジスタ ３６．３８・マルチブレクサ回路 １００．商予測器アレイ １０２　　除数倍数セレクタ １　０　４ 部分残部加算回路

Claims (1)

1. 【特許請求の範囲】 １、ＳＲＴ割算を実行する方法において、 （ａ）除数信号及び被除数信号からグレイコード商ビッ
   ト信号を繰返し発生し、尚前記除数信号は少なくとも２
   個のグレイコードビットを有しており、 （ｂ）最終商信号を発生する場合に使用するために前記
   グレイコード商ビット信号をデコードする、 上記各ステップを有することを特徴とする方法。 ２、特許請求の範囲第１項において、各繰返しサイクル
   が、第一フェーズと第二フェーズとを有しており、且つ
   ステップ（ａ）が、各繰返しサイクルの各フェーズ期間
   中に２ビット商信号と前記２ビット商信号用の符号ビッ
   トとを発生するステップを有することを特徴とする方法
   。 ３、特許請求の範囲第１項において、各繰返しサイクル
   が第一フェーズと第二フェーズとを有しており、且つス
   テップ（ａ）が、各繰返しサイクルの第一フェーズ期間
   中に第一マルチビット商信号と、第一部分残部和信号と
   、第一部分残部キャリィ信号とを発生し、尚前記第一マ
   ルチビット商信号は２つの商大きさビットと１つの符号
   ビットとを有しており、各繰返しサイクルの第二フェー
   ズ期間中に第二マルチビット商信号と、第二部分残部和
   信号と第二残部キャリィ信号とを発生し、前記第二マル
   チビット商信号が２つの商大きさビットと１つの符号ビ
   ットとを有している、上記各ステップを有することを特
   徴とする方法。 ４、特許請求の範囲第３項において、ステップ（ａ）が
   、更に、多重化信号を発生し、尚前記多重化信号は初期
   化信号の存在において前記被除数信号を表わし、且つ前
   記多重化信号は前記初期化信号の不存在において前記第
   二部分残部和信号及び前記第二部分残部キャリィ信号を
   表わし、前記除数信号及び前記多重化信号に応答して前
   記第一マルチビット商信号を発生し、前記除数信号、除
   数マルチ信号及び前記第一マルチビット商信号に応答し
   て前記除数信号の予め計算した倍数を選択し、前記多重
   化信号及び前記除数信号の前記選択した予め計算した倍
   数に応答して前記第一部分残部和信号及び前記第一部分
   残部キャリィ信号を発生する、上記各ステップを有する
   ことを特徴とする方法。 ５、特許請求の範囲第１項において、前記除数信号が５
   ６ビット信号であり、前記被除数信号が５６ビット信号
   であり、且つ少なくとも１６回の繰返しサイクルが倍精
   度モードでステップ（ｂ）の期間中に実行されて、少な
   くとも５６個のグレイコード商ビット信号を発生するこ
   とを特徴とする方法。 ６、特許請求の範囲第１項において、前記除数信号が５
   ６ビット信号であり、前記被除数信号が５６ビット信号
   であり、且つ少なくとも７回の繰返しサイクルが単精度
   モードでステップ（ｂ）期間中に実行されて、少なくと
   も２８個のグレイコード商ビット信号を発生することを
   特徴とする方法。 ７、特許請求の範囲第１項において、前記デコードした
   商ビット信号が、負の商ビット信号と正の商ビット信号
   とを包含しており、且つ （ｃ）前記正の商ビット信号を連結し、前記負の商ビッ
   ト信号を連結し、且つ前記連結した正の商ビット信号か
   ら前記連結した負の商ビット信号を減算することにより
   前記最終的商信号を発生する、ステップを有することを
   特徴する方法。 ８、特許請求の範囲第７項において、更に、最終繰返し
   サイクルにおいて発生された第二部分残部キャリィ信号
   及び最終繰返しサイクルにおいて発生された第二部分残
   部和信号からスティッキィビットを発生し、前記最終商
   信号の２つの最小桁ビットをガードビット及びラウンド
   ビットとして識別し、前記ガードビットとラウンドビッ
   トとスティッキィビットとを使用して前記最終商信号を
   丸め且つ正規化する、上記各ステップを有することを特
   徴とする方法。 ９、特許請求の範囲第１項において、前記除数信号の２
   つの最大桁ビットがグレイコードであることを特徴とす
   る方法。 １０、ＳＲＴ割算を実行する装置において、除数信号と
   被除数信号からグレイコード商ビット信号を繰返し発生
   する手段が設けられており、前記除数信号は少なくとも
   ２つのグレイコードビットを有しており、最終商信号を
   発生する場合に使用するために前記グレイコード商ビッ
   ト信号をデコードする手段が設けられていることを特徴
   とする装置。 １１、特許請求の範囲第１０項において、前記商ビット
   信号発生手段が、各繰返しサイクルの第一フェーズ期間
   中に第一マルチビット商信号を発生するための第一除数
   ブロック回路と、各繰返しサイクルの第二フェーズ期間
   中に第２マルチビット商信号を発生する第二除数ブロッ
   ク回路とを有することを特徴とする装置。 １２、特許請求の範囲第１１項において、前記第一除数
   ブロックが、各第一フェーズ期間中に第一部分残部和信
   号と第一部分残部キャリィ信号とを発生する手段を有し
   ており、前記第一マルチビット商信号が２つの商大きさ
   ビットと１つの符号ビットとを有しており、前記第２除
   数ブロックが、各第二フェーズ期間中に第二部分残部和
   信号と第二部分残部キャリィ信号とを発生する手段を有
   しており、且つ前記第二マルチビット商信号が２つの商
   大きさビットと１つの符号ビットとを有していることを
   特徴とする装置。 １３、特許請求の範囲第１２項において、前記除数信号
   が５６ビット信号であり、前記被除数信号が５６ビット
   信号であり、且つ前記商ビット信号発生手段が、倍精度
   モードで少なくとも１４回の繰返しサイクルを実行して
   少なくとも５６個の商大きさビットを発生することを特
   徴とする装置。 １４、特許請求の範囲第１２項において、前記除数信号
   が５６ビット信号であり、前記被除数信号が５６ビット
   信号であり、且つ前記商ビット信号発生手段が、単精度
   モードで少なくとも７回の繰返しサイクルを実行して少
   なくとも２８個の商大きさビットを発生することを特徴
   とする装置。 １５、特許請求の範囲第１２項において、更に前記第一
   除数ブロック回路と前記第二除数ブロック回路との間に
   接続されており前記被除数信号と前記第二部分残部和信
   号と前記第二部分残部キャリィ信号とを受取り、初期化
   信号に応答して前記被除数信号を活性化し、且つ前記初
   期化信号の不存在において前記第二部分残部和信号及び
   前記第二部分残部キャリィ信号を活性化させる多重化手
   段が設けられていることを特徴とする装置。 １６、特許請求の範囲第１５項において、前記第一除数
   ブロック及び前記第二除数ブロックが除数倍数信号を受
   取り、前記第一除数ブロック回路が、前記除数信号と前
   記多重化手段の出力に応答して前記第一マルチビット商
   信号を発生する商予測ユニットと、前記除数信号と、前
   記除数倍数信号と、前記第一マルチビット商信号とに応
   答して前記除数信号の予め計算した倍数を発生する除数
   倍数セレクタと、前記多重化手段の出力と前記除数信号
   の予め計算した倍数とを受取り且つ前記多重化手段の出
   力と前記除数信号の予め計算した倍数とに応答して前記
   第一部分残部和信号と前記第一部分残部キャリィ信号と
   を発生する部分残部加算回路とを有することを特徴とす
   る装置。 １７、特許請求の範囲第１０項において、更に、前記除
   数信号の２つの最大桁ビットをグレイコードにコード化
   する手段が設けられていることを特徴とする装置。