JPH03214665A - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents
電荷転送デバイスを含む半導体装置およびその製造方法Info
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- JPH03214665A JPH03214665A JP2009576A JP957690A JPH03214665A JP H03214665 A JPH03214665 A JP H03214665A JP 2009576 A JP2009576 A JP 2009576A JP 957690 A JP957690 A JP 957690A JP H03214665 A JPH03214665 A JP H03214665A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/891—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D44/00, e.g. integration of charge-coupled devices [CCD] or charge injection devices [CID
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、特に電荷転送デバイスと、パイボ一ラトラ
ンジスタと、ＭＯＳＦＥＴとを同一チップ上に集積形成
した電荷転送デバイスを含む半導体装置およびその製造
方法に関する。
ンジスタと、ＭＯＳＦＥＴとを同一チップ上に集積形成
した電荷転送デバイスを含む半導体装置およびその製造
方法に関する。
（従来の技術）
従来、電荷転送デバイス（ＣＴＤ）のひとってあるＣＣ
Ｄは、ｎチャネル型ＭＯＳＦＥＴと共に１チップ上に形
成されている。
Ｄは、ｎチャネル型ＭＯＳＦＥＴと共に１チップ上に形
成されている。
このような、ＣＯＤと共に形成されているＴ１チャネル
型ＭＯＳＦＥＴは、ＣＣＤディレイラインとＣＯＤ駆動
回路、サンプルホールド回路、出力回路、クロックドラ
イバー回路等を構成している。
型ＭＯＳＦＥＴは、ＣＣＤディレイラインとＣＯＤ駆動
回路、サンプルホールド回路、出力回路、クロックドラ
イバー回路等を構成している。
また、その電源電圧は、１２Ｖ、あるいは９Ｖ仕様であ
る。
る。
最近では、低消費電力化に伴い、ＭＯＳＦＥＴのＣＭＯ
Ｓ化、同時に別チップ上に形成されているバイポーラＩ
Ｃと電源電圧を揃えるために、電源電圧の５ｖ化が行な
われている。
Ｓ化、同時に別チップ上に形成されているバイポーラＩ
Ｃと電源電圧を揃えるために、電源電圧の５ｖ化が行な
われている。
しかしながら、電源電圧が５ｖ仕様と低くなってくると
、従来の１．２Ｖ，９Ｖ仕様に比較し、ＭＯＳＦＥＴで
構成されているサンプルホールド回路や、出力回路等の
オペアンプの出力の直線性が悪くなる。オペアンプの出
力の直線性が悪くなると、ダイソー１・テスト時におい
て、特性不良により、歩留りが落ちてしまう。
、従来の１．２Ｖ，９Ｖ仕様に比較し、ＭＯＳＦＥＴで
構成されているサンプルホールド回路や、出力回路等の
オペアンプの出力の直線性が悪くなる。オペアンプの出
力の直線性が悪くなると、ダイソー１・テスト時におい
て、特性不良により、歩留りが落ちてしまう。
また、ＣＯＤを用いたＣＣＤディレイラインにおいては
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、ほとんどが別チップ上に形成され
ているバイボーラＩＣとなっている。
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、ほとんどが別チップ上に形成され
ているバイボーラＩＣとなっている。
ここで、ＣＯＤと、バイポーラトランジスタとを同一チ
ップ上に形成し、例えばＭＯＳＦＥＴにより形成されて
いるサンプルホールド回路や、出力回路等のオペアンプ
を、動作の速いバイポーラトランジスタに置換えれば、
出力特性の直線性が悪かった点を改善でき、歩留りの向
上、および高性能化が可能となる。
ップ上に形成し、例えばＭＯＳＦＥＴにより形成されて
いるサンプルホールド回路や、出力回路等のオペアンプ
を、動作の速いバイポーラトランジスタに置換えれば、
出力特性の直線性が悪かった点を改善でき、歩留りの向
上、および高性能化が可能となる。
さらに、ＣＣＤの信号を処理するバイポーラＩＣをも同
一チップ上に形成すれば、スペースメリット、製造コス
トダウン、機能拡大、およびシステムの簡略化を達成す
ることができる。
一チップ上に形成すれば、スペースメリット、製造コス
トダウン、機能拡大、およびシステムの簡略化を達成す
ることができる。
５
ところが、ＣＣＤが存在していることにより、このＣＣ
Ｄの電荷転送における転送クロツクの漏れ等が原因で、
ＣＣＤと、バイボーラ１・ランジスタとを同一チップ上
に存在させることか困難となっていた。
Ｄの電荷転送における転送クロツクの漏れ等が原因で、
ＣＣＤと、バイボーラ１・ランジスタとを同一チップ上
に存在させることか困難となっていた。
これは、バイポーラトランジスタが、転送クロックの漏
れの影響を著しく受け、その特性が劣化し、製品として
の信頼性が不充分となってしまうためである。
れの影響を著しく受け、その特性が劣化し、製品として
の信頼性が不充分となってしまうためである。
（発明が解決ｌ２ようとする課題）
この発明は、上記のような点に鑑み為されたもので、電
荷転送デバ・イスと、バイポーラトランジスタとを同一
チップ上に、製品としての信頼性を低下させることなく
共存させた電荷転送デバイスを含む半導体装置およびそ
の製造方法を提供することを目的とする。
荷転送デバ・イスと、バイポーラトランジスタとを同一
チップ上に、製品としての信頼性を低下させることなく
共存させた電荷転送デバイスを含む半導体装置およびそ
の製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明の電荷転送デバイスを含む半導体装置は、
６
（イ） ｐ型の半導体基板と、
前記ｐ型基板上に形成されたｎ型のエピタキシャル層と
、 前記ｎ型エピタキシャル層内に形成され、かつ前記ｐ型
基板に接して形成された少なくとも２つの第１、第２の
ｐ型ウェル領域とを有し、前記ｎ型エピタキシャル層内
に形成されたｐチャネル型ＭＯＳＦＥＴと、ｎｐｎ型バ
イポーラトランジスタと、 前記第１、第２のｐ型ウェル領域内にそれぞれ形成され
たｎチャネル型ＭＯＳＦＥＴと、電荷転送デバイスと、 を具備することを特徴とする。
、 前記ｎ型エピタキシャル層内に形成され、かつ前記ｐ型
基板に接して形成された少なくとも２つの第１、第２の
ｐ型ウェル領域とを有し、前記ｎ型エピタキシャル層内
に形成されたｐチャネル型ＭＯＳＦＥＴと、ｎｐｎ型バ
イポーラトランジスタと、 前記第１、第２のｐ型ウェル領域内にそれぞれ形成され
たｎチャネル型ＭＯＳＦＥＴと、電荷転送デバイスと、 を具備することを特徴とする。
さらに（イ）項記載の電荷転送デバイスを含む半導体装
置において、 （口） 前記ｎ型エピタキシャル層内には、前記ｐ型基
板に接して形成された少なくとも１つのｐ型素子分離領
域が、さらに形成されていることを特徴とする。
置において、 （口） 前記ｎ型エピタキシャル層内には、前記ｐ型基
板に接して形成された少なくとも１つのｐ型素子分離領
域が、さらに形成されていることを特徴とする。
さらに（口）項記載の電荷転送デバイスを含む半導体装
置において、 （ハ） 前記ｐ型素子分離領域には、前記ｐ型基板と、
ｎ型エピタキシャル層との界面近傍に、ｐ型基板、ｐ型
素子分離領域よりも高不純物濃度であるｐ型埋込層が、
さらに設けられていることを特徴とする。
置において、 （ハ） 前記ｐ型素子分離領域には、前記ｐ型基板と、
ｎ型エピタキシャル層との界面近傍に、ｐ型基板、ｐ型
素子分離領域よりも高不純物濃度であるｐ型埋込層が、
さらに設けられていることを特徴とする。
また、（イ）、（口）、（ハ）項記載の電荷転送デバイ
スを含む半導体装置において、前記ｎ型エピタキシャル
層のｐチャネル型ＭＯＳＦＥＴおよびｎｐｎ型バイポー
ラ１・ランジスタが形成される領域には、この領域を構
成するｎ型エピタキシャル層と、ｐ型基板との界面近傍
に、ｎ型エピタキシャル層よりも高不純物濃度であるｎ
型埋込層が、さらに設けられていることを特徴とする。
スを含む半導体装置において、前記ｎ型エピタキシャル
層のｐチャネル型ＭＯＳＦＥＴおよびｎｐｎ型バイポー
ラ１・ランジスタが形成される領域には、この領域を構
成するｎ型エピタキシャル層と、ｐ型基板との界面近傍
に、ｎ型エピタキシャル層よりも高不純物濃度であるｎ
型埋込層が、さらに設けられていることを特徴とする。
また、その製造方法は、
ｐ型半導体基板上に、ｎ型エピタキシャル層を形成する
工程と、 前記ｎ型エピタキシャル層の少なくとも２つの第１、第
２のｐ型ウェル形成予定領域、および少なくとも１つの
ｐ型素子分離形成予定領域に対して選択的にｐ型不純物
イオン注入する工程と、イオン注入されたｐ型不純物を
活性化させ、第１、第２のｐ型ウェル領域と、ｐ型素子
分離領域を形成する工程と、 前記ｎ型エピタキシャル層内には、ｐチャネル型ＭＯＳ
ＦＥＴおよびｎｐｎ型バイポーラトランジスタを、また
、第１、第２のｐ型ウェル領域のそれぞれ内には、ｎチ
ャネル型ＭＯＳＦＥＴおよび電荷転送デバイスを形成す
る工程と、を具備することを特徴とする。
工程と、 前記ｎ型エピタキシャル層の少なくとも２つの第１、第
２のｐ型ウェル形成予定領域、および少なくとも１つの
ｐ型素子分離形成予定領域に対して選択的にｐ型不純物
イオン注入する工程と、イオン注入されたｐ型不純物を
活性化させ、第１、第２のｐ型ウェル領域と、ｐ型素子
分離領域を形成する工程と、 前記ｎ型エピタキシャル層内には、ｐチャネル型ＭＯＳ
ＦＥＴおよびｎｐｎ型バイポーラトランジスタを、また
、第１、第２のｐ型ウェル領域のそれぞれ内には、ｎチ
ャネル型ＭＯＳＦＥＴおよび電荷転送デバイスを形成す
る工程と、を具備することを特徴とする。
（作用）
上記のような電荷転送デバイスを含む半導体装置にあっ
ては、 まず、所定電位にバイアスされるｎ型エピタキシャル層
内にｐ型ウェル領域を形成し、このｐ型ウェル領域内に
電荷転送デバイスを形成するから、電荷転送デバイスか
ら発生するノイズが、上記ｎ型エピタキシャル層の所定
電位バイアス部分に吸収される。
ては、 まず、所定電位にバイアスされるｎ型エピタキシャル層
内にｐ型ウェル領域を形成し、このｐ型ウェル領域内に
電荷転送デバイスを形成するから、電荷転送デバイスか
ら発生するノイズが、上記ｎ型エピタキシャル層の所定
電位バイアス部分に吸収される。
９
よって、電荷転送デバイスと、これから発生するノイズ
の影響を顕著に受けるバイポーラ１・ランジスタとが同
一チップ上に共存可能となる。
の影響を顕著に受けるバイポーラ１・ランジスタとが同
一チップ上に共存可能となる。
また、上記ｎ型エピタキシャル層内に、さらにｐ型素子
分離領域を形成し、これにより所望の素子形成領域周囲
を囲めば、囲まれた上記領域において、任意なバイアス
設定が可能となる。
分離領域を形成し、これにより所望の素子形成領域周囲
を囲めば、囲まれた上記領域において、任意なバイアス
設定が可能となる。
さらに、上記ｐ型素子分離領域と、ｐ型基板との界面近
傍に、高不純物濃度のｐ＋型埋込層を形成すれば、ラッ
チアップ耐性がいっそう強化される。
傍に、高不純物濃度のｐ＋型埋込層を形成すれば、ラッ
チアップ耐性がいっそう強化される。
さらに、ｎ型エピタキシャル層内の素子形成領域と、ｐ
型基板との界面近傍に、高不純物濃度のｎ＋型埋込層を
形成しても、ラッチアップ耐性がいっそう強化される。
型基板との界面近傍に、高不純物濃度のｎ＋型埋込層を
形成しても、ラッチアップ耐性がいっそう強化される。
また、その製造方法では、ｎ型エピタキシャル層内にｐ
型ウェル領域と、ｐ型素子分離領域とを、同時に形成で
きるから、格別複雑な工程を増すことなく、上記電荷転
送デバイスを含む半導体装置を製造できる。
型ウェル領域と、ｐ型素子分離領域とを、同時に形成で
きるから、格別複雑な工程を増すことなく、上記電荷転
送デバイスを含む半導体装置を製造できる。
１ ０
（実施例）
以下、図面を参照してこの発明の実施例に係わる電荷転
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
まず、第１図（ａ）ないし（ｄ）を参照して、この発明
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
第１図（ａ）ないし（ｄ）は、第１の実施例に係わる装
置を製造工程順に示した断面図である。
置を製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、比抵抗２５Ω・ｃｍ
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板１を、温度約１０００℃で熱酸化することに
より、ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図
示せず）を形成する。
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板１を、温度約１０００℃で熱酸化することに
より、ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図
示せず）を形成する。
次いで、ｎｐｎ型バイポーラトランジスタ形成予定領域
、並びにｐチャネル型ＭＯＳＦＥＴ形成予定領域上に存
在する上記酸化膜を選択的に除去し、ｐ型基板１が露出
した開孔部（図示せず）を形成する。次いで、この開孔
部から、例えばアンチモ１１ ？を選択的にｐ型基板１内に拡散させて、シート抵抗２
０Ω／口のｎ＋型埋込層２ （２， 、２■）を形成す
る。次いで、上記酸化膜を剥離した後、ｐ型基板１上に
、リンを含んだ比抵抗５Ω・Ｃｍ程度のｎ型エピタキシ
ャル層３を、例えばＣＶＤ法により、約５μｍ成長させ
る。
、並びにｐチャネル型ＭＯＳＦＥＴ形成予定領域上に存
在する上記酸化膜を選択的に除去し、ｐ型基板１が露出
した開孔部（図示せず）を形成する。次いで、この開孔
部から、例えばアンチモ１１ ？を選択的にｐ型基板１内に拡散させて、シート抵抗２
０Ω／口のｎ＋型埋込層２ （２， 、２■）を形成す
る。次いで、上記酸化膜を剥離した後、ｐ型基板１上に
、リンを含んだ比抵抗５Ω・Ｃｍ程度のｎ型エピタキシ
ャル層３を、例えばＣＶＤ法により、約５μｍ成長させ
る。
次いで、第１図（ｂ）に示すように、ｎ型エピタキシャ
ル層３表面に、温度約１０００℃で熱酸化することによ
り、その表面に、厚さ５００人程度の酸化膜（図示せず
）を形成する。次いて、ホトレジスト（図示せず）を塗
布し、このホトレジストに対して写真蝕刻法により、ｎ
ｐｎ型バイポーラトランジスタのコレクタ取り出し領域
形成予定領域に対応した開孔部（図示せず）を形成する
。
ル層３表面に、温度約１０００℃で熱酸化することによ
り、その表面に、厚さ５００人程度の酸化膜（図示せず
）を形成する。次いて、ホトレジスト（図示せず）を塗
布し、このホトレジストに対して写真蝕刻法により、ｎ
ｐｎ型バイポーラトランジスタのコレクタ取り出し領域
形成予定領域に対応した開孔部（図示せず）を形成する
。
次いで、この間孔部から、例えばリンを選択的にｎ型エ
ピタキシャル層３内にイオン注入する。次いで、上記ホ
トレジストを剥離した後、再度ホトレジスト（図示せず
）を塗布し、このホトレジス！・に対して、今度はｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
ピタキシャル層３内にイオン注入する。次いで、上記ホ
トレジストを剥離した後、再度ホトレジスト（図示せず
）を塗布し、このホトレジス！・に対して、今度はｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
次いで、この開１２
？部から、例えばボロンを選択的にｎ型エピタキシャル
層３内にイオン注入する。次いで、上記ホトレジストを
剥離した後、例えばＣＶＤ法により、アンドープのＣＶ
Ｄ酸化膜（図示せず）を、３０００人程度堆積形成する
。次いで、温度１１９０℃程度でキャツプアニールを行
ない、ｎ＋型埋込層２■に達するｎ＋型コレクタ取り出
し領域、並びにｐ型基板］に達するｐ型ウェル領域５（
５１〜５３）を形成する。
層３内にイオン注入する。次いで、上記ホトレジストを
剥離した後、例えばＣＶＤ法により、アンドープのＣＶ
Ｄ酸化膜（図示せず）を、３０００人程度堆積形成する
。次いで、温度１１９０℃程度でキャツプアニールを行
ない、ｎ＋型埋込層２■に達するｎ＋型コレクタ取り出
し領域、並びにｐ型基板］に達するｐ型ウェル領域５（
５１〜５３）を形成する。
次いで、上記ＣＶＤ酸化膜を剥離した後、例えば公知の
ＬＯＣＯＳ法により、厚さ９０００人程度のフィールド
酸化膜６を形成する。
ＬＯＣＯＳ法により、厚さ９０００人程度のフィールド
酸化膜６を形成する。
また、フィールド酸化膜６形成に先立って、これの形成
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜６直下に図示するような反転防止層７
を形成してもよい。
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜６直下に図示するような反転防止層７
を形成してもよい。
次いで、温度９５０℃で熱酸化を行ない、フィールド酸
化膜６によって分離された素子領域表面上に、厚さ７０
０人程度の第１のゲート酸化膜８１ ３ ？形成する。次いで、ホトジスト（図示せず）をマスク
として、例えばリンをＣＣＤ部にイオン注入する。同様
に、ホトレジスト（図示せず）をマスクとして、例えば
ボロンをＣＭＯＳ部にイオン注入する。次いて、例えば
ＣＶＤ法により、第１層ポリシリコン層を、厚さ４００
０人程度堆積形成する。次いで、第１層ポリシリコン層
を、温度９５０℃で塩化ホスホリル（ＰＯＣｌ３）を不
純物ソースとしたリン拡散を行ない、導体化（ｎ＋型化
）する。次いで、写真蝕刻法で得たレジストマスク（図
示せず）と、ＲＩＥ法とにより、第１層ポリシリコン層
を、所定のゲート電極９（９、〜９３）パターンにパタ
ーニングする。
化膜６によって分離された素子領域表面上に、厚さ７０
０人程度の第１のゲート酸化膜８１ ３ ？形成する。次いで、ホトジスト（図示せず）をマスク
として、例えばリンをＣＣＤ部にイオン注入する。同様
に、ホトレジスト（図示せず）をマスクとして、例えば
ボロンをＣＭＯＳ部にイオン注入する。次いて、例えば
ＣＶＤ法により、第１層ポリシリコン層を、厚さ４００
０人程度堆積形成する。次いで、第１層ポリシリコン層
を、温度９５０℃で塩化ホスホリル（ＰＯＣｌ３）を不
純物ソースとしたリン拡散を行ない、導体化（ｎ＋型化
）する。次いで、写真蝕刻法で得たレジストマスク（図
示せず）と、ＲＩＥ法とにより、第１層ポリシリコン層
を、所定のゲート電極９（９、〜９３）パターンにパタ
ーニングする。
図中に示すゲート電極９パターンでは、ゲート電極９、
がＣＣＤの第１ゲート電極に、ゲート電極９■がｐチャ
ネル型ＭＯＳＦＥＴのゲート電極に、ゲート電極９３が
ｎチャネル型ＭＯＳＦＥＴのゲート電極に、それぞれ対
応する。
がＣＣＤの第１ゲート電極に、ゲート電極９■がｐチャ
ネル型ＭＯＳＦＥＴのゲート電極に、ゲート電極９３が
ｎチャネル型ＭＯＳＦＥＴのゲート電極に、それぞれ対
応する。
次いで、第１のゲート酸化膜８を、ゲート電極９パター
ンをマスクにして剥離する。次いで、第１４ １のゲート酸化膜８が剥離され、素子領域表面が露出し
た箇所に、温度９５０℃で熱酸化を行ない、厚さ７００
人程度の第２のゲート酸化膜１０を形成する。次いで、
ホトレジスト（図示せず）をマスクにして、ＣＣＤ部の
一部領域に、例えばボロンのイオン注入を行なう。次い
で、ホトレジスト（図示せず）を塗布し、これに対して
写真蝕刻法により、ｎｐｎ型バイポーラトランジスタの
ｐ型内部ベース領域形成予定領域に対応した開孔部を形
成する。次いで、この間孔部から、例えばボロンをイオ
ン注入する。次いで、上記ホトレジストを剥離した後、
温度９００℃でアニールし、ｐ一型内部ベース領域１１
を形成する。
ンをマスクにして剥離する。次いで、第１４ １のゲート酸化膜８が剥離され、素子領域表面が露出し
た箇所に、温度９５０℃で熱酸化を行ない、厚さ７００
人程度の第２のゲート酸化膜１０を形成する。次いで、
ホトレジスト（図示せず）をマスクにして、ＣＣＤ部の
一部領域に、例えばボロンのイオン注入を行なう。次い
で、ホトレジスト（図示せず）を塗布し、これに対して
写真蝕刻法により、ｎｐｎ型バイポーラトランジスタの
ｐ型内部ベース領域形成予定領域に対応した開孔部を形
成する。次いで、この間孔部から、例えばボロンをイオ
ン注入する。次いで、上記ホトレジストを剥離した後、
温度９００℃でアニールし、ｐ一型内部ベース領域１１
を形成する。
次いで、第１図（ｄ）に示すように、例えばＣＶＤ法に
より、第２層ポリシリコン層を、厚さ４０００人程度堆
積形成する。次いで、第２層ポリシリコン層を、温度９
５０℃で塩化ホスホリル（ＰＯＣ１３）を不純物ソース
としたリン拡散を行ない、導体化（ｎ”型化）する。次
いで、写真蝕刻法で得たレジストマスク（図示せず）と
、１５ ＲＩＥ法とにより、第２層ポリシリコン層を、所定のＣ
ＣＤの第２ゲート電極１２パターンにパターニングする
。次いで、ホトレジスト（図示せず）を塗布し、これに
対して写真蝕刻法により、ｎｐｎ型バイポーラトランジ
スタのｎ＋型エミッタ領域形成予定領域、ｎチャネル型
ＭＯＳＦＥＴおよびＣＣＤのｎ＋型ソース／ドレイン領
域形成予定領域等に対応した開孔部を形成する。次いで
、この開孔部から、例えばヒ素をイオン注入する。
より、第２層ポリシリコン層を、厚さ４０００人程度堆
積形成する。次いで、第２層ポリシリコン層を、温度９
５０℃で塩化ホスホリル（ＰＯＣ１３）を不純物ソース
としたリン拡散を行ない、導体化（ｎ”型化）する。次
いで、写真蝕刻法で得たレジストマスク（図示せず）と
、１５ ＲＩＥ法とにより、第２層ポリシリコン層を、所定のＣ
ＣＤの第２ゲート電極１２パターンにパターニングする
。次いで、ホトレジスト（図示せず）を塗布し、これに
対して写真蝕刻法により、ｎｐｎ型バイポーラトランジ
スタのｎ＋型エミッタ領域形成予定領域、ｎチャネル型
ＭＯＳＦＥＴおよびＣＣＤのｎ＋型ソース／ドレイン領
域形成予定領域等に対応した開孔部を形成する。次いで
、この開孔部から、例えばヒ素をイオン注入する。
次いで、上記ホトレジストを剥離した後、温度９００℃
で熱酸化を行なう。次いて、再度、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、今度
はｎｐｎ型バイポーラトランジスタのｐ＋型外部ベース
領域形成予定領域、ｐチャネル型ＭＯＳＦＥＴのｐ＋型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばボロンを
イオン注入する。次いて、上記ホトレジストを剥離した
後、例えばＣＶＤ法により、アンドープのＣＶＤ酸化膜
（図示せず）、およびＢＰＳＧ膜か１６ ？なる層間絶縁膜１５を連続的に堆積形成する。
で熱酸化を行なう。次いて、再度、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、今度
はｎｐｎ型バイポーラトランジスタのｐ＋型外部ベース
領域形成予定領域、ｐチャネル型ＭＯＳＦＥＴのｐ＋型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばボロンを
イオン注入する。次いて、上記ホトレジストを剥離した
後、例えばＣＶＤ法により、アンドープのＣＶＤ酸化膜
（図示せず）、およびＢＰＳＧ膜か１６ ？なる層間絶縁膜１５を連続的に堆積形成する。
次いで、温度９５０℃程度で、上記ＢＰＳＧ膜のメルト
、並びにリンゲッタを行なう。この時、先にイオン注入
された、ヒ素およびボロンが活性化され、それぞれｎ＋
型拡散層１Ｂ（１３１〜１３６）、Ｉ）＋型拡散層１４
（１４＋〜１４３）が形成される。
、並びにリンゲッタを行なう。この時、先にイオン注入
された、ヒ素およびボロンが活性化され、それぞれｎ＋
型拡散層１Ｂ（１３１〜１３６）、Ｉ）＋型拡散層１４
（１４＋〜１４３）が形成される。
ここで、図中に示すこれら拡散層１３、１４は、装置内
で以下の役目を持つ拡散層になる。
で以下の役目を持つ拡散層になる。
１３， 、１３２は、ＣＣＤのｎ＋型ソース／ドレイン
領域。
領域。
１３，は、上記ＣＣＤ領域の周囲に存在するｎ型領域を
所定電位にバイアスするための電極取り出し部。
所定電位にバイアスするための電極取り出し部。
１３４、１３，は、ｎチャネル型ＭＯＳＦＥＴのｎ＋型
ソース／ドレイン領域。
ソース／ドレイン領域。
１３６は、ｎｐｎ型バイポーラトランジスタのｎ＋型エ
ミッタ領域。
ミッタ領域。
１４１ １４■は、ｐチャネル型ＭＯＳＦＥＴのｐ
４型ソース／ドレイン領域。
４型ソース／ドレイン領域。
１７
？３，は、ｎｐｎ型バイボーラトランジスタのｐ＋型外
部ベース領域。
部ベース領域。
次いで、ホトレジスト（図示せず）を塗布し、これに対
して写真蝕刻法により、装置所定のコンタクト領域形成
予定領域に対応した開孔部、すなわちコンタクト孔を開
孔形成する。次いて、例えばスパッタ法により、アルミ
ニウムーシリコン（１％）膜を８０００人程度蒸着形成
する。次いで、写真蝕刻法で得たレジストマスク（図示
せず）と、ＲＩＥ法とにより、アルミニウムーシリコン
（１％）膜を所定の配線１６（１６■〜１６９）パター
ンにパターニンクスる。
して写真蝕刻法により、装置所定のコンタクト領域形成
予定領域に対応した開孔部、すなわちコンタクト孔を開
孔形成する。次いて、例えばスパッタ法により、アルミ
ニウムーシリコン（１％）膜を８０００人程度蒸着形成
する。次いで、写真蝕刻法で得たレジストマスク（図示
せず）と、ＲＩＥ法とにより、アルミニウムーシリコン
（１％）膜を所定の配線１６（１６■〜１６９）パター
ンにパターニンクスる。
最後に、温度４５０℃ホーミング処理を行ない、所望の
特性を実現させることにより、第１の実施例に係わる電
荷転送デバイスを含む半導体装置が製造される。
特性を実現させることにより、第１の実施例に係わる電
荷転送デバイスを含む半導体装置が製造される。
このような、第１の実施例に係わる装置であると、ＣＣ
Ｄ形成領域（図中ではｐ型ウェル領域５■）の周囲がｎ
型エピタキシャル層３て囲まれている。
Ｄ形成領域（図中ではｐ型ウェル領域５■）の周囲がｎ
型エピタキシャル層３て囲まれている。
１ ８
？かも、このｎ型の領域は、配線１６■によっつで所定
電位にバイアスされている。
電位にバイアスされている。
この結果、ＣＯＤから発生したノイズは、この所定電位
をバイアスする配線１６２に対し吸収される。
をバイアスする配線１６２に対し吸収される。
したがって、ＣＯＤ，すなわち電荷転送デバイスと、バ
イボーラトランジスタとを同一チップ上に、製品として
の信頼性を低下させることなく共存させることができる
。
イボーラトランジスタとを同一チップ上に、製品として
の信頼性を低下させることなく共存させることができる
。
また、ｐ型基板１上に、ｎ型エピタキシャル層３を成長
させるので、ｎｐｎ型バイポーラトランジスタでは、ｎ
型エピタキシャル層３の膜厚を種々変えることにより、
種々の耐圧系を選ぶこともできる。
させるので、ｎｐｎ型バイポーラトランジスタでは、ｎ
型エピタキシャル層３の膜厚を種々変えることにより、
種々の耐圧系を選ぶこともできる。
次に、第２図（ａ）および（ｂ）を参照して、第２の実
施例に係わる電荷転送デバイスを含む半導体装置を、そ
の製造方法とともに説明する。第２図（ａ）および（ｂ
）において、第１図（ａ）ないし第１図（ｄ）と同一の
部分については同一の参照符号を付し、重複する説明は
避ける。
施例に係わる電荷転送デバイスを含む半導体装置を、そ
の製造方法とともに説明する。第２図（ａ）および（ｂ
）において、第１図（ａ）ないし第１図（ｄ）と同一の
部分については同一の参照符号を付し、重複する説明は
避ける。
１９
第２図（ａ）および（ｂ）は、第２の実施例に係わる装
置を製造工程順に示した断面図である。
置を製造工程順に示した断面図である。
まず、第２図（ａ）に示すように、比抵抗２５Ω・Ｃｍ
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板］を、温度約１０００℃で熱酸化することに
より、ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図
示せず）を形成する。
のｐ型シリコン基板１を用意する。次いで、このｐ型シ
リコン基板］を、温度約１０００℃で熱酸化することに
より、ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図
示せず）を形成する。
次いで、ｎｐｎ型バイポーラトランジスタ形成予定領域
、並びにｐチャネル型ＭＯＳＦＥＴ形成予定領域上に存
在する上記酸化膜を選択的に除去し、ｐ型基板１が露出
した開孔部（図示せず）を形成する。次いで、この間孔
部から、例えばアンチモンを選択的にｐ型基板１内に拡
散させて、シート抵抗２０Ω／口のｎ＋型埋込層２（２
＋ ２２）を形成する。次いで、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、ｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
、並びにｐチャネル型ＭＯＳＦＥＴ形成予定領域上に存
在する上記酸化膜を選択的に除去し、ｐ型基板１が露出
した開孔部（図示せず）を形成する。次いで、この間孔
部から、例えばアンチモンを選択的にｐ型基板１内に拡
散させて、シート抵抗２０Ω／口のｎ＋型埋込層２（２
＋ ２２）を形成する。次いで、ホトレジスト（図示
せず）を塗布し、これに対して写真蝕刻法により、ｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
次いで、この間孔部から、例えばボロンをイオン注入し
、ｐ＋型埋込層１７（１７＋１７。）を形成する。次い
で、上記ホトレジスト２０ ？剥離した後、引き続き上記酸化膜を剥離し、ｐ型基板
１上に、リンを含んだ比抵抗５Ω・ｃｍ程度のｎ型エピ
タキシャル層３を、例えばＣＶＤ法により、約５μｍ成
長さける。
、ｐ＋型埋込層１７（１７＋１７。）を形成する。次い
で、上記ホトレジスト２０ ？剥離した後、引き続き上記酸化膜を剥離し、ｐ型基板
１上に、リンを含んだ比抵抗５Ω・ｃｍ程度のｎ型エピ
タキシャル層３を、例えばＣＶＤ法により、約５μｍ成
長さける。
次いで、第２図（ｂ）に示すように、例えば第１図（ｂ
）ないし（ｄ）と同様な工程によって、ＣＣＤ，ｎチャ
ネル型およびｐチャネル型ＭＯＳＦＥＴ，ｎｐｎ型バイ
ボーラトランジスタを、それぞれ形成する。
）ないし（ｄ）と同様な工程によって、ＣＣＤ，ｎチャ
ネル型およびｐチャネル型ＭＯＳＦＥＴ，ｎｐｎ型バイ
ボーラトランジスタを、それぞれ形成する。
なお、ｐ型ウェル領域５■はｐ＋型埋込層］７１に、ま
た、ｐ型ウェル領域５３はｐ＋型埋込層１７■に、それ
ぞれ達するように形成される。
た、ｐ型ウェル領域５３はｐ＋型埋込層１７■に、それ
ぞれ達するように形成される。
このような第２の実施例装置であると、上述した第１の
実施例装置の効果に加えて、特にＣＣＤ，ｎチャネル型
およびｐチャネル型ＭＯＳＦＥＴ，ｎｐｎ型バイポーラ
トランジスタの各々の形成領域間で、寄生効果を低減で
き、ラッチアップ耐性がより強化される。
実施例装置の効果に加えて、特にＣＣＤ，ｎチャネル型
およびｐチャネル型ＭＯＳＦＥＴ，ｎｐｎ型バイポーラ
トランジスタの各々の形成領域間で、寄生効果を低減で
き、ラッチアップ耐性がより強化される。
以上のように、第１、第２の実施例装置では、電荷転送
デバイス（図中ではＣＣＤ）と、バイポ２１ ？ラトランジスタとを同一チップ上に、製品としての信
頼性を低下させることなく共存させることができること
を説明した。
デバイス（図中ではＣＣＤ）と、バイポ２１ ？ラトランジスタとを同一チップ上に、製品としての信
頼性を低下させることなく共存させることができること
を説明した。
ところで、この目的を達成するには、第１図、第２図に
、それぞれ図示するｐ型ウェル領域５■は、必ずしも必
要ではない。
、それぞれ図示するｐ型ウェル領域５■は、必ずしも必
要ではない。
これは、上記目的を達成するためには、最小限、電荷転
送デバイス形成領域（図中ではｐ型ウェル領域５■）の
周囲がｎ型領域（図中ではｎ型エピタキシャル層）で囲
まれ、かつこのｎ型領域か所定電位にバイアスされてい
ればよいからである。
送デバイス形成領域（図中ではｐ型ウェル領域５■）の
周囲がｎ型領域（図中ではｎ型エピタキシャル層）で囲
まれ、かつこのｎ型領域か所定電位にバイアスされてい
ればよいからである。
しかし、ｐ型ウェル領域５，は、素子分離領域として機
能するものであるから、これを形成することによっても
たらされる利点もでてくる。
能するものであるから、これを形成することによっても
たらされる利点もでてくる。
次に、この利点について、第３図を参照して説明する。
第３図は、第１図（ｂ）の断面図を斜視図にしたもので
ある（ただしｎ１型コレクタ取り出し領域４は省略して
いる）。
ある（ただしｎ１型コレクタ取り出し領域４は省略して
いる）。
第３図に示すように、ＣＣＤ形成領域１００、２ ２
ｎチャネル型およびｐチャネル型ＭＯＳＦＥＴ形成領域
（以下、ＣＭＯＳ形成領域と称する）１０１、ｎｐｎ型
バイポーラトランジスタ形成領域１０２は、ｐ型ウェル
領域５１よって各々分離されている。
（以下、ＣＭＯＳ形成領域と称する）１０１、ｎｐｎ型
バイポーラトランジスタ形成領域１０２は、ｐ型ウェル
領域５１よって各々分離されている。
このように、上記形成領域１００〜１０３がｐ型ウェル
領域５Ｉで各々分離されていることによって、それぞれ
の形成領域において、任意なバイアス設定が可能である
。
領域５Ｉで各々分離されていることによって、それぞれ
の形成領域において、任意なバイアス設定が可能である
。
例えば第３図に示すように、ＣＣＤ形成領域１００がｖ
ＤＤ１に、ＣＭＯＳ形成領域１０１がＶＤＤ２に、ｎｐ
ｎ型バイポーラトランジスタ形成領域１０２がＶＤＤ３
に、それぞれ異なった電位がバイアスされている。
ＤＤ１に、ＣＭＯＳ形成領域１０１がＶＤＤ２に、ｎｐ
ｎ型バイポーラトランジスタ形成領域１０２がＶＤＤ３
に、それぞれ異なった電位がバイアスされている。
また、ｐ型基板１はＶＳＳ電位、例えば接地されている
。
。
そして、ｖＤＤ１は、例えばＣＣＤのノイズを充分に吸
収できるような電位に設定される。
収できるような電位に設定される。
また、ＶＤＤ２は、例えばＣＭＯＳを構成する、特にｐ
チャネル型Ｍ Ｏ Ｓ Ｆ Ｅ Ｔのパックゲートバ２
３ イアスに最適な電位に設定される。
チャネル型Ｍ Ｏ Ｓ Ｆ Ｅ Ｔのパックゲートバ２
３ イアスに最適な電位に設定される。
また、ＶＤＤ３は、例えばｎｐｎ型バイポーラトランジ
スタのコレクタを特定電位に釣る場合に、それに最適な
電位に設定可能とされる。
スタのコレクタを特定電位に釣る場合に、それに最適な
電位に設定可能とされる。
さらに、その製造方法から、上記素子分離領域として機
能するｐ型ウェル領域５、は、他のｐ型ウェル領域５２
、５３と同時に形成される。
能するｐ型ウェル領域５、は、他のｐ型ウェル領域５２
、５３と同時に形成される。
よってｐ型ウェル領域５１は、格別工程を増加させるこ
となく形成できる。
となく形成できる。
もちろんながら、第２の実施例装置の場合、ｐ＋型埋込
層１７，は、ｐ型ウェル領域５．に追随し、上記形成領
域１００〜１０３を囲んで形成される。
層１７，は、ｐ型ウェル領域５．に追随し、上記形成領
域１００〜１０３を囲んで形成される。
このｐ＋型埋込層１７１も、その製造方法から、他に形
成されるｐ型埋込層１７２と同時に形成されるので、格
別工程か増加することはない。
成されるｐ型埋込層１７２と同時に形成されるので、格
別工程か増加することはない。
［発明の効果コ
以上説明したように、この発明によれば、電荷転送デバ
イスと、バイボーラトランジスタとか同一チップ上に、
製品としての信頼性が低下するこ２４ ？なく共存した電荷転送デバイスを含む半導体装置およ
びその製造方法が提供される。
イスと、バイボーラトランジスタとか同一チップ上に、
製品としての信頼性が低下するこ２４ ？なく共存した電荷転送デバイスを含む半導体装置およ
びその製造方法が提供される。
第１図（ａ）ないし第１図（ｄ）は、この発明の第１の
実施例に係わる電荷転送デバイスを含む半導体装置を製
造工程順に示した断面図、第２図（ａ）および第２図（
ｂ）は、この発明の第２の実施例に係わる電荷転送デバ
イスを含む半導体装置を製造工程順に示した断面図、第
３図は、第１図（ｂ）ｆｉの斜視図である。 １・・・ｐ型シリコン基板、２ （２，，２■）・・・
ｎ＋型埋込層、３・・・ｎ型エピタキシャル層、５（５
■〜５３）・・・ｐ型ウェル領域（５１・・・ｐ型素子
分離領域）、８．１０・・・ゲー１・絶縁膜、９（９１
〜９３），１２・・・ゲート電極、１１・・・ｐ型内部
ベース領域、１３１．１３■〜１３，・・ｎ＋型ソース
／ドレイン領域、１３ｔ，・・・ｎ”型エミッタ領域、
１４１．１４２・・・ｐ＋型ソース／ドレイン領域、１
４３・・・ｐ”型外部ベース領域、１７ （１７’＋
，１７２ ）・・・ｐ＋型埋込層、２５ １ ０ Ｏ・・・ＣＣＤ形成領域、 １ ０ １・・・ＣＭＯＳ形成 領域、 １ ０２・・・ｎ ｐ ｎ 型バイポーラトランジスタ形成
領域。
実施例に係わる電荷転送デバイスを含む半導体装置を製
造工程順に示した断面図、第２図（ａ）および第２図（
ｂ）は、この発明の第２の実施例に係わる電荷転送デバ
イスを含む半導体装置を製造工程順に示した断面図、第
３図は、第１図（ｂ）ｆｉの斜視図である。 １・・・ｐ型シリコン基板、２ （２，，２■）・・・
ｎ＋型埋込層、３・・・ｎ型エピタキシャル層、５（５
■〜５３）・・・ｐ型ウェル領域（５１・・・ｐ型素子
分離領域）、８．１０・・・ゲー１・絶縁膜、９（９１
〜９３），１２・・・ゲート電極、１１・・・ｐ型内部
ベース領域、１３１．１３■〜１３，・・ｎ＋型ソース
／ドレイン領域、１３ｔ，・・・ｎ”型エミッタ領域、
１４１．１４２・・・ｐ＋型ソース／ドレイン領域、１
４３・・・ｐ”型外部ベース領域、１７ （１７’＋
，１７２ ）・・・ｐ＋型埋込層、２５ １ ０ Ｏ・・・ＣＣＤ形成領域、 １ ０ １・・・ＣＭＯＳ形成 領域、 １ ０２・・・ｎ ｐ ｎ 型バイポーラトランジスタ形成
領域。
Claims (5)
- （１）ｐ型の半導体基板と、 前記ｐ型基板上に形成されたｎ型のエピタキシャル層と
、 前記ｎ型エピタキシャル層内に形成され、かつ前記ｐ型
基板に接して形成された少なくとも２つの第１、第２の
ｐ型ウェル領域とを有し、 前記ｎ型エピタキシャル層内に形成されたｐチャネル型
ＭＯＳＦＥＴと、ｎｐｎ型バイポーラトランジスタと、 前記第１、第２のｐ型ウェル領域内にそれぞれ形成され
たｎチャネル型ＭＯＳＦＥＴと、電荷転送デバイスと、 を具備することを特徴とする電荷転送デバイスを含む半
導体装置。 - （２）前記ｎ型エピタキシャル層内には、前記ｐ型基板
に接して形成された少なくとも１つのｐ型素子分離領域
が、さらに形成されていることを特徴とする請求項（１
）記載の電荷転送デバイスを含む半導体装置。 - （３）前記ｐ型素子分離領域には、前記ｐ型基板と、ｎ
型エピタキシャル層との界面近傍に、ｐ型基板、ｐ型素
子分離領域よりも高不純物濃度であるｐ型埋込層が、さ
らに設けられていることを特徴とする請求項（２）記載
の電荷転送デバイスを含む半導体装置。 - （４）前記ｎ型エピタキシャル層のｐチャネル型ＭＯＳ
ＦＥＴおよびｎｐｎ型バイポーラトランジスタが形成さ
れる領域には、この領域を構成するｎ型エピタキシャル
層と、ｐ型基板との界面近傍に、ｎ型エピタキシャル層
よりも高不純物濃度であるｎ型埋込層が、さらに設けら
れていることを特徴とする請求項（１）ないし請求項（
３）記載の電荷転送デバイスを含む半導体装置。 - （５）電荷転送デバイスを含む半導体装置の製造方法で
あって、 ｐ型半導体基板上に、ｎ型エピタキシャル層を形成する
工程と、 前記ｎ型エピタキシャル層の少なくとも２つの第１、第
２のｐ型ウェル形成予定領域、および少なくとも１つの
ｐ型素子分離形成予定領域に対して選択的にｐ型不純物
イオン注入する工程と、イオン注入されたｐ型不純物を
活性化させ、第１、第２のｐ型ウェル領域と、ｐ型素子
分離領域を形成する工程と、 前記ｎ型エピタキシャル層内には、ｐチャネル型ＭＯＳ
ＦＥＴおよびｎｐｎ型バイポーラトランジスタを、また
、第１、第２のｐ型ウェル領域のそれぞれ内には、ｎチ
ャネル型ＭＯＳＦＥＴおよび電荷転送デバイスを形成す
る工程と、 を具備することを特徴とする電荷転送デバイスを含む半
導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009576A JPH07109860B2 (ja) | 1990-01-19 | 1990-01-19 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| US07/641,920 US5184203A (en) | 1990-01-19 | 1991-01-16 | Semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors--all formed in a single semiconductor substrate |
| KR1019910000692A KR940003378B1 (ko) | 1990-01-19 | 1991-01-17 | 전하전송 디바이스를 포함하는 반도체장치 및 그 제조방법 |
| EP91100577A EP0438167B1 (en) | 1990-01-19 | 1991-01-18 | Semiconductor device having a charge transfer device, mosfets, and bipolar transistors -- all formed in a single semiconductor substrate |
| DE69117988T DE69117988T2 (de) | 1990-01-19 | 1991-01-18 | Halbleitervorrichtung mit Ladungstransfer-Bauelement, MOSFETs und Bipolartransistoren - alle in einem einzelnen Halbleitersubstrat gebildet |
| US07/977,836 US5260228A (en) | 1990-01-19 | 1992-11-17 | Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009576A JPH07109860B2 (ja) | 1990-01-19 | 1990-01-19 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214665A true JPH03214665A (ja) | 1991-09-19 |
| JPH07109860B2 JPH07109860B2 (ja) | 1995-11-22 |
Family
ID=11724141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009576A Expired - Fee Related JPH07109860B2 (ja) | 1990-01-19 | 1990-01-19 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5184203A (ja) |
| EP (1) | EP0438167B1 (ja) |
| JP (1) | JPH07109860B2 (ja) |
| KR (1) | KR940003378B1 (ja) |
| DE (1) | DE69117988T2 (ja) |
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| US6021172A (en) | 1994-01-28 | 2000-02-01 | California Institute Of Technology | Active pixel sensor having intra-pixel charge transfer with analog-to-digital converter |
| USRE42918E1 (en) | 1994-01-28 | 2011-11-15 | California Institute Of Technology | Single substrate camera device with CMOS image sensor |
| US5471515A (en) | 1994-01-28 | 1995-11-28 | California Institute Of Technology | Active pixel sensor with intra-pixel charge transfer |
| US6456326B2 (en) | 1994-01-28 | 2002-09-24 | California Institute Of Technology | Single chip camera device having double sampling operation |
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| EP0242748A1 (en) * | 1986-04-17 | 1987-10-28 | Honeywell Inc. | Bipolar/Mos input circuit for photovoltaic detectors |
| JPH0770615B2 (ja) * | 1989-04-13 | 1995-07-31 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置の製造方法 |
-
1990
- 1990-01-19 JP JP2009576A patent/JPH07109860B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-16 US US07/641,920 patent/US5184203A/en not_active Expired - Lifetime
- 1991-01-17 KR KR1019910000692A patent/KR940003378B1/ko not_active Expired - Fee Related
- 1991-01-18 DE DE69117988T patent/DE69117988T2/de not_active Expired - Fee Related
- 1991-01-18 EP EP91100577A patent/EP0438167B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| JPH01194348A (ja) * | 1988-01-28 | 1989-08-04 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8441547B2 (en) | 1995-02-14 | 2013-05-14 | Nikon Corporation | Digital still camera |
Also Published As
| Publication number | Publication date |
|---|---|
| US5184203A (en) | 1993-02-02 |
| DE69117988T2 (de) | 1996-09-05 |
| DE69117988D1 (de) | 1996-04-25 |
| EP0438167B1 (en) | 1996-03-20 |
| JPH07109860B2 (ja) | 1995-11-22 |
| KR940003378B1 (ko) | 1994-04-21 |
| EP0438167A1 (en) | 1991-07-24 |
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