JPH03214669A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH03214669A
JPH03214669A JP1065840A JP6584089A JPH03214669A JP H03214669 A JPH03214669 A JP H03214669A JP 1065840 A JP1065840 A JP 1065840A JP 6584089 A JP6584089 A JP 6584089A JP H03214669 A JPH03214669 A JP H03214669A
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一彦 梶谷
Yasunori Yamaguchi
山口　泰紀
Kazuyoshi Oshima
大嶋　一義
Takashi Yamazaki
隆 山崎
Eiji Miyamoto
英治 宮本
Yuji Sakai
祐二 酒井
Jiro Sawada
沢田　二郎
Jun Eto
潤 衛藤
Shinji Horiguchi
真志 堀口
Shinichi Ikenaga
伸一 池永
Atsushi Kumada
淳 熊田
Manabu Tsunosaki
角崎　学
Yasuhiro Kasama
笠間　靖裕
Shinji Udo
有働　信治
Hiroshi Yoshioka
博志 吉岡
Hiromi Saito
斎藤　博身
Mitsuhiro Takano
高野　光広
Makoto Morino
誠 森野
Shinichi Miyatake
伸一 宮武
Tetsuo Matsumoto
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

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  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置とその欠陥救済法に関し、
例えば約１６ＭヒソＩ・のような大記憶容量を持つダイ
ナミソク型ＲＡＭ（ランダム・アクセス・メモリ）に利
用して有効な技術に関するものである。
〔従来の技術〕
約１６Ｍピントのような大きな記ｔＯ容量を持つダイナ
ミック型ＲＡＭの開発が進められている。
このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行『日経マイク
ロデバイス』誌の頁６７〜頁８１かある。
〔発明が解決しようとする課題〕
上記のような大記憶容量化に伴い、メモリチップも必然
的に大型化する。それに伴い、素子の微細化や配線の引
き回しによる速度の低下に格別の配慮が必要になるもの
である。すなわち、約１６Ｍビットものような大記憶容
量化を実現するには、１８ もはや約ＩＭビットや約４Ｍビットのグイナミソク型Ｒ
ＡＭに用いられた技術手法とは異なる新たな技術開発が
必要になるものである。
この発明の目的は、大記憶容量化を図った半導体記憶装
置を提供することにある。
この発明の他の目的は、高速化を図りつつ大記憶容量化
を実現した半導体記憶装置を提供することにある。
この発明の他の目的は、大記憶容量化を図った記憶装置
の合理的な欠陥救済法を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、大記憶容量の半導体記憶装置として、半導体
チップ又はその縦中心線により１／２に分けられた両領
域におげる縦中央部と横中央部とか１９ らなる十文字エリアに周辺回路を配置し、上記十文字エ
リアにより分割された４つの領域にはメモリアレイを配
置する。十文字エリアのうちメモリアレイに接した縁に
Ｘデコーダ及びＹデコーダを配置し、縦中央部又は横中
央部のＸデコーダに挟まれた領域にはメインアンプ、コ
モンソーススイソヂ回路、及びセンスアンプ制御信号発
生回路とマット選択制御回路等を配置する。上記周辺回
路のうち原理的にマイノリティキャリアを基板に注入す
る可能性を持つ回路を、上記十文字エリアの２本の中心
線上またはその近傍に配置する。上記十文字エリアによ
り４分割されるエリアに形成されたメモリアレイは、セ
ンスアンプを含んだ同じ大きさの複数からなる単位のメ
モリマットの集合体として構成する。上記単位のメモリ
マソＩ一は、マビット選択信号に基づきメモリセル選択
動作のための各種タイミング信号を発生ずる制御回路を
含むようにする。上記制御回路は、上記マット選択信号
により活性化させる。上記メモリマットの選択信号は、
専用のアドレスバッファを通して入力２０ されたアドレス信号をデコードして形成されるものとす
る。上記十文字エリアの領域内にホンディングパソドの
一部又は全部を配置させる。上記ボンディングパッドを
、ＬＯＧリードフレームとの間でポンディングする。上
記ポンディングパッドのうち、回路の電源電圧と接地電
位を与えるバンドは、それを必要とする回路ブロックに
応じて適当な間隔をおいて複数個設けられるとともに、
回路の電源電圧と接地電位をそれぞれ与える共通のＬＯ
Ｇリードフレームにそれぞれ接続させる。上記十文字エ
リアにより分割された４つの領域にはメモリアレイを配
置するとともに、半導体チップの四隅に段差を設ける。
外部端子から供給される電源電圧を受けて動作し、基準
電圧発生回路により形成された基準電圧を受ける１ない
し複数からなるインピーダンス変換用の出力バッファか
らなる内部降圧電圧発生回路を設ける。上記内部降圧電
圧発生回路は、メモリアレイ用動作電圧と周辺回路用動
作電圧とに対応してそれぞれに設ける。
上記内部回路により形成された出力すべき信号を２１ 上記外部端子から供給された電源電圧に対応した信号ｌ
／ベルに変換するレベル変換回路を通して出力すべき信
号がゲートに供給されるソースフォロワ形態の出力ＭＯ
ＳＦＥＴを駆動する。内部降圧電圧発生回路により形成
された降圧電圧は、テストモードによりデータ出力バッ
ファを出力ハイインピーダンス状態にしておいて、その
出力端子からブートストラソプ電圧又は外部電源電圧レ
ベルの信号によりスイッチ制御されるスイッチＭＯＳＦ
ＥＴを介して選択的に出力させる。ワード線やシェアー
ドセンスアンプの選択信号は、上記内部降圧電圧を昇圧
して形成された高電圧を動作電圧とする選択回路により
形成する。メインアンプを中心にして対称的に少なくと
も一対のメモリセルアレイを配置し、上記メインアンプ
を上記一対のメモリセルアレイの選択動作に対応してス
イ・７千制御されるスイッチ回路を介して上記一対のメ
モリセルアレイの人出力線に選択的に接続させる。
シェアードセンスアンプに対して、選択側と非選択側の
データ線の両方を接続させる動作モードを２２ 持たせる。ＣＭＯＳ構成からなり、センスアンプ、入力
バッファの初段回路、出力パソファの最終段回路、メイ
ンアンプの初段回路、入出力線のプルアップＭＯ　Ｓ　
Ｆ　ＥＴ、相補データ線及び相補入出力線のショートＭ
ＯＳＦＥＴ及びチャージポンプ回路を構成するダイオー
ド形態のＭ　Ｏ　Ｓ　Ｆ”　Ｅ　Ｔのしきい値電圧を低
いしきい値電圧にする。一対の平行に配置されるビット
線対は、ビン１〜線クロス方式により構成されるもので
あり、そのクロス部においてヒット線を構成する配線層
の上に構成される第１層目メタル配線層を用いてビット
線の入れ替えを行う。上記第１層目のメタル配線層は、
カラム選択線も構成するものであり、１本のカラム選択
線が２対のビット線対に対応して設けられ、上記ビット
線クロス部と異なる部分で一方のビッ１・線対から他方
のビット線対にオーバーラップするよう折り曲げられて
配置させる。積層型からなるメモリセルアレイ部とその
周辺回路との間には、グミ・一の配線層からなる段差緩
衝用領域を設ける。
欠陥救済法として、センスアンプを含んだ同じ２３ 大きさの複数からなる単位のメモリマットの集合体から
構成されるメモリアレイを持ち、各メモリマットに対し
て冗長用ワード線及び／又は冗長用データ線を設けると
ともに、上記全てのメモリマットから構成される冗長ワ
ード線及び／又はデータ線の総数より少なく、１つのメ
モリマットに設けられる冗長ワード線及び／又はデータ
線の数より多い数からなる冗長用デコーダを設けて、そ
れを上記各メモリマット又は複数のメモリマットからな
るブロックに共通に用いられるようにする。
ワード線又はカラム選択回路の出力部において、複数の
ワード線及び／又はカラム選択線とそれそれ交差する配
線を持つ予備ワード線及び／又ば予備カラム選択線を形
成しておき、不良ワード線及び／又は不良データ線が発
生したとき、物理的手段によって上記ワード線及び／又
はカラム選択回路の出力線を不良ワード線及び／又は不
良データ線に対応したカラム選択線から切断させるとと
もに予備ワード線及び／又は予備カラム選択線に接続さ
せる。カラム系の多重選択による多ピット同２４ 時テストモードのとき、複数のメモリブロックに分割さ
れたメモリセルアレイに対応し、多重選択されるデータ
線又はカラム選択線のうち欠陥データ線又はカラム選択
線のみ冗長データ線又は冗長カラム選択線に切り換える
ようにする。ロウ系及び／又はカラム系のアドレス信号
のうち特定ビットのアドレス信号、又は内部で形成され
るブロックアドレス若しくは上記アドレス信号とブロッ
クアドレスとの組み合わせによりデータ線を複数ブロッ
クに分割し、上記ブロックを指定する信号を利用して欠
陥が存在するブロックにおいてのみその欠陥データ線を
冗長データ線に切り換える。
〔作　用〕
上記した手段によれば、チップの中央から主要なタイミ
ング信号が４方に延びることになるからチップサイズの
大型化に伴う信月配線長さを実質的に短くできるから、
ＤＲＡＭの大記憶容量化と高速化を実現することができ
る。上記十文字エリアの２本の中心線上またはその近傍
にマイノリティキャリアを発生させる可能性のある回路
を配置２５ することによってメモリアレイへの影響を最小にできる
。センスアンプを含んだ同じ大きさの複数からなる単位
のメモリマットの集合体とすることによりその設計や制
御か簡単になる。ホンティングパソドが１−ＯＣリード
フレームに接続ざせられるからパッドを最適配置できる
。回路の電源電圧と接地電位を与えるパットを複数個設
けることより電源インピーダンスを低くてきる。コーナ
ーに設けられた段差により樹脂モールトからの応力を分
散できる。内部降圧電圧発生回路を設けることよって低
消費電力化と素子の微細化による耐圧破壊を防止できる
。メモリアレイ用動作電圧と周辺回路用動作電圧とに対
応して降圧電圧を形成することより電源ノイズマーシン
を大きくできる。レヘル変換して出力ＭＯＳＦＥＴを駆
動することより出力レヘルの確保と高速化ができる。テ
ータ出カバッファを出力ハイインピーダンス状態にして
内部電圧をモニターできる。ワーＩ−綿やシェアードセ
ンスアンプの選択信号を昇圧電源により形成することに
より高速化と安定化が可能になる。メ２６ インアンプを複数のメモリセルアレイ対応させることよ
り回路簡素化ができる。シェア−１・センスアンプを画
方データ線に接続されることよりセンスアンプのマージ
ンテストが実施できる。低しきい値電圧のＭＯ　Ｓ　Ｆ
　ＥＴを用いることよって高速化とレベル低下を最小に
抑えることができる。ビット線の上に形成されるメタル
配線層を用いてビット線の入れ替えを行うことより高集
積化が可能になる。上記メタル配線層をカラム選択線と
して用いることもできる。段差緩衝用頷域により配線の
段差切れが防止できる。
欠陥救済法として、冗長用デコーダを多数のメモリマッ
トに利用できるから冗長回路の簡素化が可能になる。不
良データ線又はワード線から予備データ線又はワード線
に直接切り換えることによって回路の簡素化と高速動作
化が実現できる。Ｙ系の多重選択による多ビソＩ・同時
テス１・モードのとき不良回路だけ切り換えるようにす
ることによって予備回路の簡素化ができる。ブロック指
定する信号を利用することよって簡単な構成による欠２
７ 陥救済が可能になる。
〔実施例〕
第１図には、この発明か適用されたクィナミック型ＲＡ
Ｍの一実施例の基本的レイアウト図が示されている。
この実施例においては、メモリの大容量化に伴うチップ
サイズの大型化による制御信号やメモリアレイ駆動信号
といった各種配線長が長くされることによって動作速度
も遅くされてしまうのを防ぐ等のために、ＲＡＭを構成
するメモリアレイ部とそのアドレス選択等を行う周辺部
との配置に次のような工夫を行うものである。
同図において、チップの縦中央部と横中央部とから形作
られる十文字エリアが設けられる。この十文字エリアに
は主に周辺回路が配置され、上記十文字エリアにより４
分割されたエリアにはメモリアレイが配置される。
上記の十文字エリアは、同図に示すようにエリア人ない
しＤのそれぞれに分けられる。ずなわら、エリアＡはチ
ップの横中央左側部であり、エリア２８ Ｂはチップの横中央右側部である。エリアＣはチップの
縦中央上側部であり、エリアＤはチップの縦中央下側部
である。そして、エリアＥは、上記チップの横中央部と
縦中央部とが交差するチップ中央部である。
この実施例のメモリチップは、上記エリア人ないしＥか
らなる十文字エリアにより４つに分割されたエリアにメ
モリアレイが構成される。特に制限されないが、上記４
つのメモリアレイは、後述するようにそれぞれが約４Ｍ
ビソＩ・の記憶容量を持つようにされる。これに応じて
４つのメモリアレイ全体では、約１６Ｍビットの大記憶
容量を持つものとされる。
上記十文字エリアのうち、それぞれのメモリアレイと隣
接する周辺部には、メモリアレイの選択動作を行うデコ
ータ及びドライバか配置される。
すなわち、エリアＡとＢのうち、」二下に分割された２
個つつのメモリアレイに対応して、Ｙ（カラム）デコー
ダ（Ｙｄｅｃ）とＹセレクト（カラム選択）ドライハ（
ＹＳドライバ）がそれぞれ配置２９ される。エリアＣとＤのうち、左右に分割された２個づ
つのメモリアレイに対応して、Ｘ（ロウ）デコーダ（Ｘ
ｄｅｃ）とワード線ドライバ（ＷＬトライハ）がそれぞ
れ配置される。それ故、４つに分割されたメモリアレイ
は、横方向にワー１・線が延長されて配置され、縦方向
にテータ線（ビット線又はディジソ１・線）が延長され
て配置される。
ただし、上記のように１つのメモリアレイが約４Ｍビッ
トもの大記憶容量を持つものであるため、１つのデータ
線等に接続されるメモリセルの数が膨大となり実際的で
ない。したがって、各メモリアレイは後述するように複
数からなるメモリマットからそれぞれ構成される。
上記十文字エリアの各エリア人ないしＥの残りの部分に
は次のような主要な回路ブロックかそれぞれ配置される
。エリアＡとエリアＢには、アＩ・レスバッファ、アド
レス比較回路（冗長用デコーダ）、制御クロソク発生回
路及びデータ入カバッファ等が配置される。エリアＣと
エリアＤには、コモンソーススイ・ノチ回路、センスア
ンプ制御信３０ 号回路、マット選択制御回路、メインアンプ等が配置さ
れる。そして、中央エリアＥには、Ｘデコーダ、Ｙデコ
ーダ用アドレス信号発生回路、内部降圧電源回路等が配
置される。
第２図には、この発明に係るダイナミソク型ＲＡＭの一
実施例の全体レイアウト図が示されている。すなわち、
上記エリアＡに対応した部分には、Ｙアドレスハッファ
、Ｙ冗長回路及びＹアドレスドライバ（論理段）とから
なるＹ系回路と、テスト機能回路及びＣＡＳ系制御信号
回路が設けられる。このエリアＡの中央寄りには、約５
■のような外部電源電圧ＶＣＣＢを受けてメモリアレイ
に供給される約３．３Ｖのような電圧に変換させる内部
降圧電圧Ｖ　Ｉ）　Ｌリミソタ回路と、ＤＶＩないしＤ
Ｖ３で示したＹアドレスドライバ、Ｘアドレスドライバ
及びマット選択ドライバがそれぞれ設けられる。
上記エリアＢに対応した部分には、Ｘアドレスバッファ
、Ｘ冗長回路及びＸアドレスドライハ（論理段）とから
なるＸ系回路と、ＲＡＳ系制御３１ 信号回路、ＷＥ系信号制御回路、データ入力バッファが
設けられる。このエリアＢの中央寄りには、約５■のよ
うな外部電源ＶＣＣＢを受けて周辺回路に供給される約
３．３■のような電圧に変換させる内部降圧電圧ｖＣＣ
リミッタ回路とＤＶ１ないしＤＶ３で示したＹアドレス
ドライバ、Ｘアドレスドライバ及びマット選択ドライバ
がそれぞれ設けられる。
上記エリアＡとＢのように、アドレスパソファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ソク発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができるから
高速化が図られる。
上記エリアＣに対応した部分には、このエリアＣの中心
軸に対して対称的に配置される合計８個３２ のメモリマットに対応した４個のメインアンプ、内部昇
圧電圧回路ＶＣＨＧ、基板電圧発生回路ＶＢＢＧ、及び
上記同様にエリアＣの中心軸に対して対称的に配置され
た残り合計８個からなるメモリマットに対応した４個の
メインアンプが設けられる。それ故、この実施例では１
つのメモリアレイには８個のメモリマットが配置され、
上記エリアＣを中心として対称的に配置される２つのメ
モリアレイにより、合計１６個のメモリマットが設りら
れるごとになる。このようにメインアンプを配置するこ
とによって、メインアンプの数を減らすことができると
ともに、その信号伝播距離も短くできるから高速化が可
能になる。
上記エリアＤに対応した部分には、このエリアＤの中心
軸に対して対称的に配置される合計８個のメモリマット
に対応した４個のメインアンプ、４個からなるデータ出
力バッファ、及び上記同様にエリアＤの中心軸に対して
対称的に配置された残り合計８個からなるメモリマッ１
・に対応した４個のメインアンプが設けられる。それ故
、この実３３ 施例では上述のように４個のメモリアレイから構成され
るから、メモリマットの数ば全体で３２個から構成され
る。
特に制限されないが、この実施例では、上記縦中央部の
エリアに小さな口で示したボンディングパッドが配置さ
れる。このボンティングパソドの詳細な配置は、第３図
のレイアウｌ・図に具体的に示されている。同図におい
て、口で示したボンティングパッドのうち、黒く塗りつ
ぶしたものは、外部電源供給用のパノドである。すなわ
ち、入力のレヘルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くずるために回路の接
地電位を供給するパソドＶＳＳは、合計で１３個一直線
上に並んで配置される。これらのパッドＶＳＳは、ｒ−
　ｏ　ｃ技術により形成される縦方向に延びる接地電位
用リードに接続される。これらパッド■ＳＳのうち、エ
リアＣとＤにそれぞれ１個設げられたパソドば、ワード
線のクリア、ワードドライバの非選択ワード線のカンプ
リングによる浮き上がり防止用の接地電位として用いら
れる。
３４ エリアＣ，　　Ｄにそれぞれ２個設けられたパッドは、
センスアンプのコモンソースＶＳＳ用として設けられ、
コモンソースの配線抵抗を下げ高速化を実現する。エリ
アＤには、上記の他データ出力パソファ用のもの２個、
エリアＥにはＸアドレスバッファ、Ｙアドレスバッファ
に接地電位を供給すると同時に電源発生回路に対応した
ものが設けられる。そして、エリアＣとＤにそれぞれ１
個、またエリア已に設けられる２個のバンドは、その他
の周辺回路に対応したものである。これにより、回路の
接地電位は内部回路の動作に対して電源インピーダンス
が低くされ、かつ上記のごとく５種頻に分けられた内部
回路間の■ＳＳ配線が、ＬＯＧリードフレームとポンデ
ィングワイヤとからなるローバスフィルタで接続される
ことになるからノイズの発生を最小に抑えるとともに、
内部回路間のｖＳＳノイズの伝播も最小に抑えることが
できる。
約５Ｖのような外部電源ＶＣＣＥに対応したバンドは、
上記電圧変換動作を行う内部降圧電圧発３５ 生回路ＶＣＣリミソタ、Ｖ　Ｄ　Ｌリミソタに対応して
中央部に２個、データ出力バッファに対応した位置に１
個設けられる。これも上記同様に電源インピーダンスを
低くするとともに、内部回路間の電圧（ＶＣＣ、Ｖ　Ｄ
　Ｌ及びＶＣＣＥ間）のノイズ伝播を抑えるためのもの
である。
アドレス入力用のパッドＡＯ−Ａｌｌは、中央部にまと
めて配置される。これは、ＸアドレスバッファとＹアド
レスバッファの配置に合わせて近接して設けることによ
って、信号の伝達距離を最小にし高速化を図るためのも
のである。
制御信号用のパッドＲＡＳ．．ＣＡＳ、ＷＥ．．ＯＥは
、それぞれに対応した回路に近接して配置される。デー
タ出力用のパソドＤＱＩ〜ＤＱ４は、各データ出力バッ
ファに設けられる。パソドＤは、×１ビット構成のとき
のデータ入力用であり、Ｑは×１ピント構成のときのデ
ータ出力用である。
以上が外部ピン用のパッドである。
この実施例では、上記のような外部ピン用の他にボンデ
ィングマスター用、モニタ用及びモニタ３６ 用パッド制御のために以下のバンドが設４．１られる。
ポンディングマスター用としてはパソドＦＰＯとＦＰＩ
が設けられる。ＦＰＯはＳＣ（スタティソクカラム）モ
ードを指定するだめのものであり、ＦＰＩはＮＢ　（ニ
ブル）モード及び×４ビソｌ・構成時のライトマスク機
能を指定するためのものである。モニタ用としてはバッ
ドＶＣＣ、ＶＤＬ、Ｖ　Ｌ、ＶＢＢ，ＶＣＨ及びＶＰＬ
がある。これらのパッドは、それに対応した各内部電圧
ＶＣＣ、ＶＤＬＸＶＬ，ＶＢＢＸＶＣＩ−１及びＶ　Ｐ
　Ｌ．をモニタずるためのものである。ＶＣＣは、約３
．３Ｖの周辺回路用電源電圧であり、ＶＤＬは約３．３
Ｖのメモリアレイ、すなわち、センスアンプに供給され
る電源電圧であり、ＶＣＨば上記内部電圧ＶＤＬを受け
て約５．３Ｖに昇圧されたワード線の選択レベル、シェ
アードスイッチＭＯＳＦＥＴを選択するブース１・電源
電圧、ＶＢＢは−２■のような基板ハソクハイアス電圧
、ＶＰＬはメモリセルのプレー１・電圧、ＶＬは約３．
３ＶのＶＣＣリミソタ、ＶＤＬリミソタ用基準電圧であ
る。モニタ用パソ３７ ドの制御用としてはパソドＶＢＴ，ＶＨＴ及びＶＰＬＧ
がある。これらの機能は、後のモニタ電圧機能の説明か
ら明らかになろう。
この実施例では、ホンディングパビット゛は、２列に配
置される。しかも、そのピッチを約半ピンチ分だけずら
して交互に配置する。言い換えるならば、複数個からな
るポンディングパソドをジグザグに配置する。これより
、パッド相互間の実質的な間隔を長くすることができる
。言い換えるならば、比較的狭いエリアに高い密度で多
数のボンディングパッドを配置することができるもので
ある。
ボンディングパッドは、ワイヤーポンデイング等のボン
ディングのための比較的大きな占有面積を必要とするこ
と、及び静電破壊防止回路を設けることが必要であるか
らそのピンチを比較的大きくとることが必要である。そ
れ故、この実施例のようなジクザグ配列とすることによ
って、比較的狭いエリアに多数のポンディングパッドを
配置することが可能になる。また、縦長のチップの縦中
央部にボンディングパッドを配置する構成では、士３８ 記のようにより多数のパッドを設けることができるもの
である。
第４図には、上記構成のメモリアレイに対するアドレス
割り付けの一実施例のブロック図が示されている。
この実施例のＲ　Ａ　Ｍは、前記のように約１６Ｍビソ
１・の記憶容量を持つ。そして、アドレス信号は、Ｘア
ドレス信号とＹアドレス信号とがアドレスストローブ信
号ＲＡＳとＣＡＳに同期して時系列的に供給されるとい
うアドレスマルチプレックス方式を採る。それ故、アド
レス信号としては、Ｘアドレス信号がＸＯ〜Ｘｌｌの１
２ビット、Ｙアドレス信号がＹＯ−Ｙｌｌの１２ビット
からそれぞれ構成される。同図において、アドレス信号
ＸＯ−Ｘｌｌは、外部から供給されるアドレス信号がハ
イレヘルのとき選択状態を意味するトルー信号であり、
アドレス信号ＸＯＢ−ＸＩＩＢは、外部から供給される
アドレス信号がロウレー・ルのとき選択状態を意味する
バー信号である。同様に、アドレス信号ＹＯ〜Ｙｌｌは
、外部から供給され３９ るアドレス信号がハイレベルのとき選択状態を意味する
Ｉ・ルー信号であり、アドレス信号ＹＯＢ〜ＹｉｌＢは
、外部から供給されるアドレス信号がロウレベルのとき
選択状態を意味するハー信号である。
メモリマ・冫ｌ・は、センスアンフ゜を挟んだ２つの領
域ＳＬとＳＲと、それに対応したＸデコーダ及びワード
線ドライバ及びカラム選択回路を最小の単位とし、上記
のように４分割されてなるメモリアレイには８個の単位
のメモリマットが配置される。これらの単位のメモリマ
ットは、ＭＳＯＬ，ＭＳＯＲないしＭＳ　３　Ｌ，　Ｍ
Ｓ　３　Ｒノように８種類に分けられる。上記のように
４つに分割されるメモリアレイがそれぞれ８個の単位の
メモリマットを持つがら、ＭＳＯＬ，ＭＳＯＲないしＭ
Ｓ３Ｌ，ＭＳ３Ｒは、それぞれ４個つつの単位のメモリ
マットに割り当てられる。
上記単位のメモリマビットのＸ７−コーダには、アドレ
ス信号ＸＯ〜Ｘ７の８ビソＩ・のアドレス信号と、セン
スアンプを挟んだ２つの領域を指定する４０ ＳＬ，ＳＲ信号と、そのメモリマットを指定するＭＳ　
Ｏ　Ｌ／Ｒ−ＭＳ　３　Ｌ／Ｒの信号が供給される。
１つのメモリマットは５１２本のワード線を持つ。
上記単位のメモリマットは、センスアンプを中心として
左右に相補データ線（ビッ１・線又はディジビット線）
が配置されるといういわゆるシェアードセンスアンプ方
式を採る。そして、この左右のアドレス指定用信号ＳＬ
，ＳＲにアドレス信号Ｘ８とＸ８Ｂが用いられる。それ
故、Ｘデコーダ回路は実質的にＸＯ−Ｘ８の９ビットの
アドレス信号を解読して１つのワード線の選択動作を行
う機能を持つ。
アドレス信号Ｘ９ないしＸｌｌの３ビットのアドレス信
号は、マット選択信号ＭＳ　Ｉ　Ｌ／Ｒを形成する。す
なわち、アドレス信号Ｘ９とＸ９Ｂは、同図に代表とし
て例示的に示されているメモリマットＭＳＯＬとＭＳＩ
Ｌのように隣接するメモリマットを選択し、アドレス信
号Ｘ１１とＸＩ　ＩＢば、同図に代表として例示的に示
されているメモリマットＭＳＯＬ及びＭＳＩＩ、とメモ
リマットＭ４１ ＳＯＲ及びＭＳＩＲのように上記隣接する２つのメモリ
マットをｌＭｉとして、左右からなる２′７ＬＪＡのメ
モリブロックの・うちのいずれかを選択する。そして、
アドレス信号ＸＩＯとＸｉ　ＯＢは、同図の縦中央部の
エリアにより分けられたメモリアレイのいずれかを選択
するために用いられる。上記のような３ビソＩ一からな
るアドレス信号の組み合わせにより、各単位のメモリマ
ットには、上記のような８通りのアドレス割り当てＭＳ
Ｏ〜３Ｌ／Ｒが指定される。
ロウアドレスス１・ローブ信号ＲＡＳに同期してＸアド
レス信号が取り込まれると、Ｘ系の選択動作が行われる
。このとき、上記のようなアドレス割り付けにより、上
記４つのメモリアレイのうち、アドレス信号ＸＩＯとＸ
ｉ　ＯＢに応じて上記縦中央部のエリアを挟んで２づつ
に分けられたメモリアレイのうちいすれ一方が選択され
る。そして、アドレス信号ＸｌｌとＸｉ　ＩＢに応じて
Ｒ又はＬが付加されたいずれか１つのメモリマットが選
択され、アドレス信号Ｘ９とＸ９Ｂにより隣接する４２ メモリマットのうち一方が指定されることになる。
したがって、全体で３２個のメモリマットのうち、４個
のメモリマットにおいてそれぞれ残りの９ビットからな
るアドレス信号（ＸＯ〜Ｘ８）により指定される１本の
ワード線が選ばれることになる。
各メモリアレイ　（合計８個のメモリマット）に対応し
て設けられるＹデコーダは、Ｙアドレス信号Ｙ２ないし
Ｙ９を解読してメモリアレイの相補データ線を選択する
。ずなわち、上記Ｙ２ないしＹ９からなる８ビビットの
アドレス信号の解読により、１／２５６のアドレス選択
動作を行う。ただし、カラム選択回路は、４ビン１・の
単位で相補データ線の選択動作を行うものである。それ
故、１つのメモリマットは、５１２Ｘ２５６Ｘ４の記憶
容量を持ち、１つのメモリアレイには８個のメモリマッ
トが設けられるから、メモリアレイ全体では５１２Ｘ２
５６Ｘ４Ｘ８＝４１９４３０４の約４ＭビソＩ・の記憶
容量を持つものとなる。したがって、ＤＲＡＭ全体では
４つのメモリアレイにより構成されるから約１６Ｍヒソ
Ｉ・の大記憶容量を４３ 持つものとなる。
ここで、メモリマットＭＳＯＬないしＭＳ３Ｌからなる
４つのメモリマットを１組とし、それと隣接するメモリ
マットＭＳＯＲないしＭＳ３Ｒからなる４つのメモリマ
ットを他の１組として合計８個のメモリマットにより１
つのメモリブロックが構成される。このメモリブロック
に対して４つがらなるメインアンプＭＡが設けられる。
上記のようなロウ系のアドレス確定により、上記のよう
な１つのメモリブロックを構成する８個からなるメモリ
マットＭＳＯＬないしＭＳ３ＬとＭＳＯＲないしＭＳ３
Ｒのうち、前記のようにアドレス信号ＸＩＯ，ＸＩＯＢ
とＸｌｌ，ＸＩＩＢ及びＸ９，Ｘ９Ｂからなる３ヒソ１
・のアドレスイ言号により１つのメモリマットが選択さ
れて上記４ビットからなる信号が上記４つのメインアン
プに対応して出力される。
Ｙアドレス信号のうち、アドレス信号ＹＯとＹｌにより
、上記４つのメインアンプＡＳＯ−ＡＳ３のうち１つが
選択される。そして、残りのアド４４ レス信号ＹＩＯとＹｌｌにより、４組からなるメインア
ンプ群ＮＡＯ−ＮＡ３のうち１つが選ばれる。このよう
にして、上記４ビットからなるアドレス信号ＹＯ，Ｙｌ
及びＹＩＯとＹｌｌにより合計１６個のメインアンプの
中の１つが活性化されて１ビットの読み出し信号がデー
タ出力回路を通して出力される。
なお、４ビット単位でメモリアクセスする場合には、特
に制限されないが、アドレスＹＩＯとＹ１１を無効にし
て、４組のメインアンプ群の中からアドＩ／ス信号ＹＯ
とＹ１により指定される合計４個のメインアンプの信号
をパラレルに出力させるようにすればよい。さらに、ニ
ブルモードでの読み出し動作では、特に制限されないが
、上記メインアンプをアドレス信号ＹＯとＹ１又はＹＩ
ＯとＹｌｌをアドレス歩進させてシリアルに４ビソ１・
を出力させることができる。
第７図には、上記電源供給線とそれに関連する内部電源
回路とパッドの関係を具体的に説明するための概略レイ
アウト図が示されている。
４５ １ば、外部電源用のパッドＶＣＣＥであり、そこから配
線層で内部降圧電源回路（ＶＣＣ）３に上記電源電圧を
供給する。内部降圧電源回路（■ＣＣ）３は、上記約５
■のような電源電圧■ＣＣＥの電源供給を受け、前記の
ような基準電圧ＶＬに従った約３．３ｖのような周辺回
路用の内部電圧ＶＣＣを形成する。この電圧ＶＣＣは、
配線５により横方向に延長されてアドレスバッファやデ
コーダ等への動作電圧供給に用いられる。また、配線５
ば、約中央部で２つに分岐して上下縦方向に延長される
。これは、前記のようなＸデコーダ、メインアンプ等の
電源供給に対応している。上記配線５は上記のように上
下方向に分岐して延長されるとともに、Ｙデコーダや、
冗長回路に対応した個所で複数分岐して横方向に延長さ
れる。
２は、外部電源用のパッドＶＣＣＥであり、そこから配
線層で内部降圧電源回路（ＶＤＬ）４に電源電圧ＶＣＣ
Ｅを供給する。内部降圧電源回路（ＶＤＬ）４は、上記
約５■のような電源電圧■ＣＣＥの電源供給を受け、前
記のような基準電圧４６ ＶＬに従った約３．３■のようなメモリアレイ　（セン
スアンプ）の動作電圧ＶＤＬを形成する。この電圧ＶＤ
Ｌは、配線６により全体として日の字状に配置される。
すなわち、配線６は、内部降圧電源回路（ＶＤＬ）４の
出力点からいったん横方向に延長し、上記縦方向に延長
される配ｖＡ５を内側に取り囲むような長方形状に配置
される。このようにして配線６は、上記日の字を形作る
ようにされる。７は、デーク出力バッファ及びガードリ
ング用の電源バットであり、そこから左右に延長される
ともとに、縦中央部のパッドやメインアンプ等を囲むよ
うに上下に平行に配置される。そして、上下の両端部で
はチップの全体を取り囲むように形成される。これによ
りガードリング機能が持たせられる。
第８図には、上記回路の接地線とそれに関連する内部電
源回路とパッドの関係を具体的に説明するための概略レ
イアウト図が示されている。
チップの中央部上下端に設けられた１１は、ワードクリ
ア、ワード線ラッチ用の接地電位供給用４７ のパソドＶＳＳであり、そこからいったん横方向に延び
て、ワードドライバに相当する個所で分岐して上下方向
に延長される。また、上記横方向に延長され、ワードク
リア部に相当する端部では上下方向に延びて互いに接続
される。１２は、センスアンプのコモンソース用の接地
電位パッドであり、センスアンプを活性化するための接
地電位を供給する。この実施例では、横中央部に対して
上下対称的に配置される。上側では、上記ハンドは２個
所設けられそこからそれぞれ横方向に延長され、センス
アンプに接地電位を供給するパワースイッチＭＯＳＦＥ
Ｔが設けられせる個所に対応して上下方向に延長される
。１３は、データ出力バッファに接地電位を供給するも
のであり、４つのデータ出力バッファに対応して配置さ
れる２個のパビットとそれを接続する配線から構成され
る。
１４は、内部降圧電源回路ＶＣＣ、ＶＤＬとアドレスバ
ッファ用の接地電位パッドであり、左右横方向に延長さ
れる配線に接続される。１５は、その他の回路用の接地
電位パットであり、上記デコー４８ ダ回路や、メインアンプ等上記以外の回路に接地電位を
供給するためのもである。それ故、接地電位を供給する
回路の対象が多く、かつ広範囲にわたっているため、パ
ッドの数も４個と多く、それらに接続される配線もそれ
ぞれの回路に対応して同図のように横、縦方向に比較的
複雑に延長される。この実施例では、上記のように接地
線は、それぞれの回路機能に応じてエないし５種頻に分
けられ、ＬＯＧ構成のリードフレームにより共通に接続
される。これにより、上記のように接地線が分けられた
回路間相互でのノイズリークすることが抑えられるから
ノイズマージンを大きくすることができる。例えば、ノ
イズマージンがきびしいアドレスバッファには、独立し
たパソド１４と比較的短い配線により接地電位が与えら
れるから十分な入力ノイズマージンを確保することがで
きる。
このことは、センスアンプ等のようにその動作によって
接地線に比較的大きなノイズを発生する個所を、上記の
ようなノイズにきびしい回路と実質的に分離することを
ねらったものである。
４９ 第９図（Ａ）と（Ｂ）には、上記のようなホンディング
パッドに対応して設けられる入力保護回路の具体的レイ
ア’７　１−図とその断面図か示されている。
この実施例において、特に制限されないが、レイアウト
図（Ａ）とその一部断面図（Ｂ）から明らかなように、
保護素子としてはＮ“−ＰＷＥ　ＬＬ（基板）一Ｎ１の
ラテラル型のハイポーラトランシスタが用いられる。こ
の場合、エミソタとしては電圧ＶＣＣＢとＶＳＳの双方
を用いる。入力に高電圧（正／負）が印加されると、こ
のラテラルトランジスタで電位が緩和されるが、この実
施例では、同図（Ａ）のレイアウ１・同に示すようにさ
らにポリシリコンからなる高抵抗素子で入力ゲートに伝
えられる電位を下げるようにしている。
この高抵抗素子の抵抗値は、入力信号の伝達スピート“
の観点からあまり高くできないが、３００Ωないし５０
０Ω程度が信号伝達機能と保護機能の点から妥当である
。
ＮＷＥＬＬ　（Ｎ型ウェル領域）の周辺に設けら５０ れるＮ゛により構成されるガードリングは、入力部の異
常電圧が周辺回路に悪影響を及ぼさないようにするため
のものである。このガードリングには外部から供給され
る電圧ＶＣＣＢか供給される。
この実施例のように、ホンディングバットをチップの中
央部に配置した場合、従来のようにチップの周辺部に設
ける場合に比べてサージ電圧の影響をメモリアレイや周
辺回路が受け易い。それ故、ボンディングパッドを上述
のようにウェル付き拡散層としてのガードリングで囲み
、そこに外部電源電圧ＶＣＣＥレベルを供給して基板を
通したサージ電圧の影響を小さくする。
また、この実施例のようにラテラル型のハイボーラトラ
ンジスタを用いたねらいは次の通りである。ラテラル型
トランジスタは、面積が小さくできるので、コレクク，
エミソタとなるＮ゛拡敗層の対向長（ベース幅）を大き
くして却位長当たりの電流値を小さくして電流の集中を
防くごと、及びそれを形成するのに特別なプロセスを追
加する必要がない。
５ １ なお、同図において、Ａ　Ｌ　２は２層目のアルミニュ
ウム層であり、ＡＬＬは１層目のアルミニュウム層であ
る。また、Ｓ　ｉ　Ｌばパノシヘーションの開口層であ
り、ＴＣは２層目アルミニ，、ウム層Ａ　Ｌ　２と１層
目アルミニュウム層ＡＬＩとを接続するスルーホールで
ある。
第１０図には、外部電源電圧ＶＣＣＥパッドに設けられ
る入力保護回路の具体的レイアウ１・図が示されている
。
ＶＣＣＥパッドに高電圧が印加されたとき、ＮＷＥＬＬ
−ＰＷＥＬＬ　（基板）　−　ＮＷ’Ｅ　Ｌ　Ｊ−，の
ラテラル型バイポーラ！・ランジスタで電荷を接地電位
■ＳＳに逃がすようにする。この保護素子はチップの縦
中央部上下端に設けられる。これにより、後述ずるよう
なＬＯＣ構造でチソプ中央部を縦方向に走るリードの入
口で高電圧が下降するようにできる。このような構成を
採るごとによって、電源パッドが複数個所設けられるの
に対して一対一に対応して保護素子を設けるのではなく
、リードの人口付近の一対からなるバットにのみ保護素
子５２ を設けることよりリートの中央部に対応したバンドには
高電圧がかからないようにすることができる。
第１１図には、半導体チップ周辺部のレイアウト図が示
され、第１２図には第１１図の一部と図示しないメモリ
セルの断面図が示されている。
この実施例では、上述のようにチップの縦横中央部に周
辺回路やボンディングパソ１・を配置する構成を採る。
それ故、チップの周辺部や四隅までメモリアレイが配置
されることになる。この場合、チップの四隅（コーナー
）では、パソケージのレジンによる応力でパフシヘーシ
ョン等にクラソクが発生ずる虞れがある。これを防ぐた
めに、言い換えるならば、機械的強度を強くするために
、同図に示すようにメモリアレイの工程を利用して、Ｆ
Ｇ（ＭＯＳ＋−ランジスタのポリシリコンゲート電極）
　、ＷＳ　ｉ／Ｐｏｌｙ　Ｓ　ｉ　　（相補データ線を
形成するポリサイド層）を設ける。そして、第１２図の
概略断面図に示されているように眉間絶縁膜を介して第
１層目のアルミニュウム層Ａ　Ｌ　ｉ　、第５３ ２層目のアルミュウム層ＡＬ２を重ね合わせる。
このようなゆるやかな段差をチップのコーナ一部に設ケ
ることにより、レジンによる応力が直接にメモリアレイ
部に加わるのを防く。また、コーナ一部のＦ　Ｃ．．Ｗ
Ｓ　ｉ　／　Ｐｏｌｙ　Ｓ　ｉの長さを長くすることに
より応力を分散することができる。
また、第１１図のレイアウト図及び第１３図の断面図に
示されているように、半導体チップの最外周にはＰ”拡
散層が配置され、そこに１層目アルニュウムＡＬＬ、２
層目アルミニュウム層Ａ　Ｌ２により基板ハイアス電圧
ＶＢＢが供給される。
そして、その内側にばＮＷＥＬＴ、がガードリングとし
て配置され、その中央部にオーミソクコンタクト用のＮ
＋が形成され、そこに１層目アルニュウムＡＬＩ、２層
目アルミニュウム層Ａ　Ｌ　２により外部電源電圧ＶＣ
ＣＥが供給される。
上記ＮＷＥＬＬによるガードリングは、基板ハックハイ
アス電圧発生回路Ｖ　Ｂ　Ｂ　Ｇにより形成された約−
２Ｖのような電圧が、何等かの理由に急激に変化したと
き、基板ハイアス電圧ＶＢＢが印５４ 加されるＰ＋拡散層から発生するマイノリティ（少数）
キャリアを吸収する作用を持つ。これにより、上記Ｐ′
拡散層から発生したマイノリティキャリアがメモリアレ
イ側に進行してメモリセルの記憶用キャパシタに蓄積さ
れた情報電荷と結合して、情報量が減少ないし破壊され
てしまうのを防止することができる。
第５図には、この発明に係るダイナミック型ＲＡＭにお
ける制御信号に着目したブロック図が示されている。同
図は、第２図等に示したレイアウト図に対応して描かれ
ている。
ＲＡＳ系のコントロール回路は、信号ＲＡＳを受けてＸ
アドレスバッファを活性化するために用いられる。Ｘア
ドレスバッファに取り込まれたアドレス信号はＸ系の冗
長回路に供給される。ここで、記憶された不良アドレス
との比較が行われて、冗長回路への切り換えることの有
無が判定される。
その結果と上記アドレス信号とは、Ｘ系のブリデコーダ
に供給される。こごで、ＸｉとＡＸｎｌからなるプレデ
コート信号が形成され、各メモリア５５ レイに対応して設けられるＸアドレスドライハＸｉ　Ｂ
，ＡＸｎ　１１介して、前記のようなメモリマットに対
応して設けられるそれぞれのＸデコーダに供給される。
同図においては、１つのドライハのみが代表として例示
的に示されている。
一方、上記ＲＡＳ系の内部信号は、ＷＥ系のコントロー
ル回路とＣＡＳ系のコントロール回路に供給される。例
えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ信号との入力順
序の判定から、自動リフレソシュモード（ＣＢＲ）、テ
ストモード（ＷＣＢＲ）等の識別が行われる。
テストモードのときには、テスト回路が活性化され、そ
のとき供給される特定のアドレス信号に従いテストファ
ンクションが設定される。
上記Ｘアドレスバッファに取り込まれたアドレス信号の
うち、メモリマットの選択を指示するアドレス信号はマ
ット選択回路ＭＳｉＬ／Ｒに伝えられ、ここから各メモ
リアレイに設けられた複数のメモリマットのうちいずれ
かが選択される。ここで、メモリマットに対応して設け
られるＣＳは、５６ コモンソーススイッチＭＯＳＦＥＴである。
前記第４図に示したアドレス割り付けのように、４つの
メインアンプＭＡは、それを中心にして左右対称的に設
けられた合計８個のメモリマットからの４対の相補デー
タ線（４ビット）に対応している。メモリマット選択信
号ＭＳｉＬ／Ｒにより上記８つのメモリマットのうち１
つが選ばれる。
このような選択動作を行うのが単位マット制御回路ＵＭ
Ｃである。同図には、４対のメインアンプＭＡが１組と
して例示的に示されており、残り３組のメインアンプは
破線によりブラックボソクスとして示している。
マット選択回１１ＭｓｉＬ／Ｒは、選択信号ＭＳＯＬ／
ＨないしＭＳ３　Ｌ／Ｒを形成する。例えばＭＳＯＬが
形成されると、第４図に示すＭ　Ｓ　Ｏ　ｆ−に対応し
た４つのメモリマットが選択される。これらの４つのメ
モリマットＭＳＯＬは、それぞれから４ビットの入出力
ノードを持つがらそれが上記４個づつのメインアンブＭ
Ａに対応される。
ＣＡＳ系のコントロール回路は、信号ＣＡＳを５７ 受けてＹ系の各種制御信号を形成するために用いられる
。信号ＣＡＳのロウレヘルへの変化に同期してＹアドレ
スパソファに取り込まれたアドレス信号は、Ｙ系の冗長
回路に供給される。ここで、記憶された不良アドレスと
の比較が行われて、冗長回路への切り換えの有無が判定
される。その結果と上記アドレス信号は、Ｙ系のプリデ
コーダに供給される。ここで、ＹｉとＡＹｎ　１からな
るプレデコード信号が形成される。このプリデコード信
号ＹｉとＡＹｎ　ｌは、４つがらなる各メモリアレイに
対応して設けられるＹアドレスドライハ（最終段）Ｙｉ
Ｂ．．ＡＹｎｌを介して、それぞれのＹデコーダに供給
される。同図においては、１つのＹドライハＹｉＢ，Ａ
Ｙｎ　ＩＢのみが代表として例示的に示されている。
一方、上記ＣＡＳ系のコントール回路は、前記のように
ＲＡＳ信号とＷＥ信号とを受けてその入力順序の判定か
らテストモードな判定すると、隣接するテスト回路を活
性化させる。
同図では、省略されているが、アドレス信号や５８ 制御信号が供給されるボンディングパッドは、チップの
中央部に集められて配置される。それ故、各パッドから
対応ずる回路までの距離を短《、ほソ均一にできる。こ
れにより、この実施例のようなレイアウトを採ることに
よって、アドレス信号や制御信号の取り込みが高速に行
われるとともに、多数ビソ１・からなるアドレス信号に
あっては多ビビットからなるアドレス信号相互において
生じるスキューを最小に抑えることができる。
また、同図に示すように、センスアンプ（ＳＡ）用の電
源ＶＤＬや周辺回路用電源Ｖ　Ｃ　Ｃも、チソプの中央
部に配置されている。これにより、チップの４隅に配置
される回路に対して等距離でしかも短い配線により各種
電圧供給を行うことができるものとなる。また、各回路
に応じて図示しないが、電圧安定化、言い換えるならば
、電源インピーダンスを下げるための比較的大きな容量
値を持つようなキャパシタがそれぞれの電源配線に沿っ
て回路内に分散されて設けられる。
第６図には、×１ビット構成時の動作シーケン５９ スに着目したブロック図が示されている。同図では、各
回路ブロックを主として信号名で示し、主要な回路を回
路名により示している。それ故、同図では書き込み／読
み出し信号の流れを示す信号経路は省略されている。
以下、第６図を参照して、この発明に係るダイナミソク
型ＲＡＭの動作の概略を説明する。
ロウ系のアドレス選択動作は、次のように行われる。
アドレス信号Ａｉ（ＡＯ〜Ａ１１）と、これらとは別に
特にアドレス信号Ａ９〜Ａｌｌ及びＡ８は、それぞれロ
ウアドレスス１・ローブ信号ＲＡＳに同期してアドレス
パソファに取り込まれ、ロウ系の内部アドレス信号ＢＸ
ｉ，ＭＳｉＬ，ＭＳｉＲ及びＳＬ，ＳＲとして保持され
る。上記アドレスバッファに取り込まれたアドレス信号
ＢＸｉは、一方において冗長回路に入力されて不良アド
レスに対するメモリアクセスか否かが判定される。上記
アドレス信号ＢＸｉば他方においてプリデコーダに供給
され、ブリデコード信号ＡＸＮＬが形成６０ され、各メモリマッ１・に対応して設けられるＸデＤ−
ダＸ−ＤＥＣに人力される。アドレス信号Ａ８〜Ａｌｌ
に対しては、上記のようにもう１組のバッファＭＳｉＬ
、ＭＳｉＲ及びＳＬＸＳＲが設けられてマット選択動作
を高速にする。すなわち、アドレス信号ＡＯ−Ａｌｌは
、冗長回路やプリデコード回路に供給され、冗長回路で
の多数のアドレス比較回路や、多数のゲート回路に入力
されることからその負荷が比較的重くされる。この実施
例では、上記のようにマット選択用のアドレスパンファ
ＭＳｉｌ、、ＭＳｉＲ及びＳ　Ｌ、ＳＲを設けることに
よって、上記冗長回路やブリデコーダ回路の入力容量等
による比較的大きな負荷による信号の遅れの影響を受番
ノなくなりるから上記のように高速となる。
ＸデコーダＸ−ＤＥＣには、その動作タイミングを制御
するマット選択信号Ｍ　Ｓ　ｉ　Ｌ　／　Ｒ及びＳＬ，
ＳＲから形成されたＸデコーダプリチャージ信号ＸＤＰ
とＸデコーダ引き抜き信号ＸＤＧが入力される。Ｘデコ
ーダＸ−ＤＥＣは、上記タイミ６１ ング信号ＸＤＰとＸＤＧより上記ブリデコード信号Ａ　
Ｘ　Ｎ　Ｌを解読してワード線の選択信号を形成する。
このとき、不良アドレスへのアクセスのときには、冗長
回路から出力される信号ＸＲｉＢか形成され、上記Ｘデ
コーダＸ−ＤＥＣの出力によるワード線の選択動作が禁
止されるとともに、冗長ワード線の選択動作が行われる
。このようなワード線の選択動作には、前記のような昇
圧された電圧ＶＣＨが用いられる。これによって、上記
ワード線にゲートが結合されたアドレス選択用ＭＯＳＦ
ＥＴの持つしきい値電圧に関係なく、メモリセルと相補
デーク線との間の信号電荷の授受がレベル損失なく行わ
れる。
上記マット選択信号ＭＳｉＬ／Ｒは、相補データ線プリ
チャージ信号ＰＣＢを形成する。すなわち、上記マソｌ
・選択信号ＭＳｉＬ／Ｒにより選択されるメモリマビッ
トが確定ずるから、その選択マビットの相補データ線に
のみにプリチャージ動作か解除（終了）される。上記ア
ドレス信号八８により指定されるメモリマットのうちの
左領域Ｓ　Ｌ又６２ は右領域ＳＲを指定する選択信号Ｓ　Ｌ／Ｓ　Ｒが形成
される。この信号ＳＬ／ＳＲとマット選択信号ＭＳｉＬ
／Ｒからセンスアンプに結合されるべき領域ＳＬ又はＳ
Ｒを選ぶスイッチＭＯＳＦＥＴを制御する選択信号ＳＨ
Ｒが形成される。ここで、この選択信号ＳＨＲは、前記
のような昇圧された電圧ＶＣＨが用いられる。これによ
り、センスアンプと選択された相補データ線との間でば
レヘル損失なく信号の授受が行われる。
センスアンプは、ＲＡＳ信号から作られたパワースイッ
チＭＯＳＦＥＴの制御信号ＰＮＩとＰＰ１と、上記ワー
ド線の選択信号及びマット選択信号Ｍ　Ｓ　ｉ　Ｌ　／
　Ｒの各条件の成立により活性化される。このとき、セ
ンスアンプは、前記のように内部で降圧された電圧ＶＤ
Ｌにより活性化される。
このとき、図示しないが、センスアンプの動作伴うピー
ク電流の低減のために２段階増幅動作が行われる。すな
わち、第１段階では比較的小さな電流を流すスイッチＭ
　Ｏ　Ｓ　Ｆ　Ｅ　Ｔをオン状態にして、センスアンプ
を活性化させ、その増幅出力が比較６３ 的大きくなった第２段階では比較的大きな電流を流すス
イッチＭＯ　Ｓ　Ｆ　ＥＴをオン状態にして高速増幅動
作を行わせる。
信号ＲＧは、ＹスイッチＭＯＳＦＥＴをオン状態にする
タイミングを決める信号である。すなわち、相補データ
線に十分な信号量が得られた後に信号ＲＧを発生させ、
後述するカラム系の選択動作のタイミングを制御する。
信号ＲＮ，ＲＦは、ノーマルリードモードと、リフレソ
シュモードの判定信号である。信号ＲＡＳがハイレベル
からロウレベルに変化する前に、信号ＣＡＳがハイレヘ
ルからロウレベルに変化スると信号ＲＦが形成されリフ
レソシ１モート′（ＣＡｓビフォワーＲＡＳリフレソシ
ュ）とされる。
この場合には、この後に行われるカラム系のアドレス選
択動作が信号ＣＥによって省略される。
信号ＲＡＳがロウレベルのときに、信号ＣＡＳがハイレ
ヘルからロウレヘルに変化するとノーマルモード信号Ｒ
Ｎが形成される。これに応じてリード／ライトの制御を
行う信号ＣＥが発生される。
６４ Ｙアドレスバッファに取り込まれたアドレス信号ＢＹｉ
は、Ｙ系の冗長回路とプリデコーダ回路に供給されてプ
リデコード信号ＡＹＮＬが形成される。信号ＡＣＩＢは
、メインアンプやＹデコーダ系の動作を制御する信号で
あり、信号ＣＥの立ち下がり時と信号ＣＥがハイレベル
のときにはアドレス信号が変化するとそれに応じて発生
ずる。
冗長回路において故済アドレスがないとき信号ＹｉＢを
発生し、救済アドレスのときＹＲｉＢが発生する。
ＹデコーダＹ−ＤＥＣは、欠陥救済がなければ、ブリデ
コード信号ＡＹＮＬを解読してＹ（カラム）選択信号を
形成し、欠陥救済が存在するならば上記プリデコード信
号ＡＹＮＬに対応したアドレス選択を無効にして救済用
のＹ（カラム）選択信号を形成する。
信号ＷＥからライト信号Ｗ２が形成される。信号ＣＡＳ
から信号Ｃ２を形成する。この信号Ｃ２は、Ｒ　Ａ　Ｓ
　／　Ｃ　Ａ．　Ｓ論理、リード／ライト判別及び各セ
ットア・ノブ、ホールド特性の制御に用いら６５ れる。信号Ｗ３Ｂは、リード・モディファイ・ライｌ・
動作、及びアーリイ・ライトを動作を行うための１ショ
ットパルスであり、これに基づいて内部のライトパルス
が発生される。
信号ＷＹＰは、データ入力バッファから入出力線■／○
までの制御に用いられ、信号ＷＹＰＢは入出力線Ｉ／Ｏ
から相補データ線の制御を受け持つ。信号ＤＬは書き込
み信号Ｄｉｎをデータ人力バッファに取り込むときのデ
ータセビットアソプ／ホールト時間を決める。データ入
力バッファに取り込まれた書き込みデータＤＯｉは、信
号ＷＹＰにより入出力＆？ＩＩ／Ｏに伝えられる。
この入出力線Ｉ／Ｏの書き込み信号は、Ｙデコーダ回路
Ｙ−ＤＥＣにより選択された相補ヒソｌ・線（相補デー
タ線）に伝えられ、この相補ビビット線に結合され、ワ
ード線が選択状態にされている１つのメモリセルに書き
込まれる。
信号ＹＰはＹデコーダ系の動作制御信号であり、信号Ｒ
ＹＰはメインアンプの動作制御信号である。
上記信号ＹＰはＹデコーダＹ−ＤＥＣを制御する６６ ものであるため、上記のようなライト動作のときもに発
生する。
信号ＲＹＰによりメインアンプの活性化信号ＭＡとＲＭ
Ａが形成され、メインアンプの活性化が行われる。信号
ＤＳは、メイアンプのデータの出力タイミングを制御す
る。
信号ＲＡＳ．．ＣＡＳ及びＷＥの相互の入力タイミング
関係からテストモードの信号ＲＮ，ＲＦと、信号ＷＮ．
ＷＦと、信号ＣＲ，ＬＦとがそれぞれ形成される。信号
ＲＮ．ＲＦと信号ＷＮ，ＷＦとは、ＣＢＲ　（ＣＡＳビ
フォワーＲＡＳリフレソシュ），ＷＣＢＲ　（ＷＥ，Ｃ
ＡＳビオワーＲＡＳ）の制御を行う。信号ＣＲ．ＬＦは
テスト系回路の制御、例えば上記ＷＣＢＲ時のアドレス
信号Ａ＋のセソ１・／リセビットを行う。テス１・系回
路に取り込まれたアドレス信号ＡＦｉぱ、テストモード
を決めるＦＭｉＢに変換されて、各種テスＩ・信号を発
生させる。
電源回路として、外部端子から供給される約５Ｖのよう
な電圧ＶＣＣＥから周辺回路用の約３．３６７ ■のような降圧電圧ＶＣＣが形成され、この降圧電圧か
らワード線の選択１／ベルを決める約５．２ｖのような
ブートスＩ・ラップ電圧ＶＣＨが形成される。また、こ
の電圧■ＣＣを用いて、約−２Ｖのような基板バックバ
イアス電圧ＶＢＢが形成される。また、上記のような外
部から供給される電圧ＶＣＣＥからメモリアレイ　（セ
ンスアンプ）用の約３．３■のような降圧電圧ＶＤＬと
、特にスタンバイ時に供給される降圧電圧ｖ　ｓ　”Ｆ
がそれぞれ独立に形成される。
上記の動作概略から、メモリアレイに構成された複数か
らなるメモリマットは、ワード線の選択動作を行うＸデ
コーダを含むものである。このＸデコーダには、第５図
のブロック図に示すように、チップの中央部に配置され
たマット選択回路ＭＳｉ　Ｌ　／　Ｒにより形成される
マット選択信号ＭＳｉＬ　／　Ｒ、ブリデコーダ回路に
より形成されたプリデコード出力ＡＸＮＬとＸｉＢが最
終ドライハ段を通して供給される。上記中央部に配置さ
れた各回路に対応して、アドレス入力用のボンディング
６８ パッド及び制御信号ＲＡＳやアドレスバッファ及び冗長
回路が集中して配置される。これにより、アドレス信号
を伝達する配線長を短くできるから高速化が可能になる
。例えば、従来のＤ　Ｒ　Ａ　Ｍのように長方形からな
るチップの両短辺にボンディングパッドを配置し、それ
に応じてアドレス端子や制御端子を振り分りるというレ
イアウト方式では、チップの大きさに応じて信号の伝達
距離が長くなってしまう。ずなわぢ、ボンディングパッ
ドからアドレスバッファの人力端子までの距離が長いも
のと短いものが混在する。また、アドレスバッファから
アドレスデコーダまでの距離もアドレスパッツァの位置
に従い、長いものと短いものとが存在することとなる。
このようなレイアウト方式では、信号線の引き回しによ
る最も信号経路の長いものに動作速度が律束されてしま
うことと、タイミングマージンを取る必要から、約１６
Ｍビットのような大記憶容量化を図ったものでは、その
チップの大きさに比例して動作速度が遅くなってしまう
ものである。
６９ これに対して、この実施例のＤＲＡＭでは、上述のよう
にアドレス入力用のポンディングパソドや制御入力用の
ポンディングパソドをチップの中央部に集中的に配置し
、それに対応してアドレスバッファやコントロール回路
を近接して設ける構成を採るものである。この構成では
、チップの中央部から約放射状に信号線が延びる構成と
なるから、信号伝播距離をチップの大きさの約１／２に
短くすることができる。配線抵抗は配線長に比例して大
きくなり、配線容量は配線長に比例して大きくなる。そ
れ故、信号伝播遅延時間は、原理的には信号伝播距離の
自乗に比例して遅くなる。したがって、上記のように実
質的な信号伝播距離をチップの大きさの１／２に減らせ
るということは信号伝播遅延時間を１／４にも減らせる
ことを意味するものである。
この実施例では、マビット選択信号ＭＳｉＬ／Ｒにより
選択される単位のメモリマットのみを活性化する構成を
取る。そして、マビット選択信号ＭＳｉＬ／Ｒに基づき
各メモリマノト毎にそのマット７０ のアドレス選択動作に必要な信号ＳＨＲ，ＰＣＢ、セン
スアンプ活性化信号を発生させる。この構成では、上記
のような中央に配置されたマット選択回路から比較的近
い距離に配置されるメモリマットと、遠い距離を持って
配置されるメモリマットとの間で、上記のような信号Ｓ
ＨＲ，ＰＣＢ及びセンスアンプの活性化パルス等にタイ
ミングマージンを取る必要がない。言い換えるならば、
活性化されるメモリマットは、上記のようなマット選択
信号ＭＳｉＬ／Ｒが供給された時点から動作を開始し、
それ以降の単位マッ［・内で最適化されたタイミング系
によりアドレス選択のための各種信号が発生される。
この構成では、チップの中央部に配置されるマット選択
回路は、前記の実施例にあっては３２マットに対して８
通りのマット選択信号を供給するだけでよいから信号負
荷が軽減できるとともに信号線数を少なくできる。これ
により、各マットに伝えられる選択信号の遅延を少な《
できる。そして、上記のように選択されるメモリマット
は、各７ ■ マット毎に最適化されたタイミングで動作し、マット相
互でのタイミングマージンを採る必要がないから高速の
メモリアクセスが可能になる。
また、第４図に示したメモリマットのアドレス割り付け
のように、軸対称的な関係にある２つのメモリマッ１・
、例えばＭ　Ｓ　Ｏ　ＬとＭ　Ｓ　Ｌ　Ｌ、ＭＳ２Ｌと
ＭＳ３Ｌが１つのサブブロックを構成する。
このサブブロックを１つのメモリアレイに対して４個設
ける。この構成では、上記軸対称的な２つのメモリマッ
トのうち１つのメモリマットしか活性化されない。これ
により、１つの制御回路を２つのメモリマットに対して
共通に用いることができる。
上記のよ・うな２つのメモリマットからなるサフブロッ
クにおいて、縦中央エリアにより分離されたメモリアレ
イ間で軸対称的な関係にあるもの、例えばＭＳＯＬ，Ｍ
ＳＬＬ，ＭＳ２Ｌ及びＭＳ３Ｌを１つのメモリブロック
として、１つの制御回路を設ける構成としてもよい。こ
の場合にも、上記のような４つのメモリマットＭＳＯＬ
．．ＭＳＩ７２ Ｌ，ＭＳ２Ｌ及びＭＳ３Ｌのうち、活性化されるのは１
つのメモリマットのみあるので、上記同様に１つの制御
回路を共通に用いることができる。
この場合には、メモリアレイ全体で８個のメモリブロッ
クが構成される。
制御回路としては、例えば上記のよ・うな相補テータ線
のプリチャージ動作、センスアンプの活性化、シェアー
ドセンスアンプ制御、Ｘデコーダの活性化、ワードドラ
イバの活性化、Ｙデコーダの活性化、共通入出力線Ｉ／
Ｏの選択及びメインアンプの選択と活性化等の各種信号
のうち少な《とも１つのを形成するものであれば効果が
あり、全てを形成することによりいっそうの効果を上げ
ることが可能になる。
上記のように単位のマットの集合体としてメモリアレイ
を構成する場合、マット選択回路の回路変更、言い換え
るならば、マット選択論理の変更のみにより、動作する
マッ１・数を変更することが容易になる。これにより、
品種展開くロウパヮー化等）が容易にできるものである
。
７３ また、ワード線やデータ線を選択するだめのＸデコーダ
やＹデコーダを単位のメモリマットに隣接して設けるも
のとしてもよいし、複数の岸位マビットで共通してもよ
い。この実施例では、各マット毎にＸデコーダを設け、
Ｙデコーダはメモリアレイ毎に設けることとし、８つの
メモリマットに共用して効率の良いレイアウトとしてい
る。
第１４図には、この発明に係るグイナミソク型ＲＡＭの
他の一実施例の基本的レイアウト図が示されている。
この実施例では、前記第１図と同様にチップの縦中央部
と横中央部からなる形作られる十文字エリアにより分割
される４つメモリアレイにおいて、それぞれにＹデコー
ダが設けられる。この構成では、Ｙデコーダは、各メモ
リアレイの中央部に配置されるのでカラム選択線を短く
できる。これにより、Ｙ系の選択動作を高速化すること
ができるものである。このような構成に対応して、Ｙ系
のブリデコード信号は、上記縦中央部に設けられた配線
チャンネルを通って各Ｙデコーダ回路に供給７４ される。なお、上記縦中央部に接した側に設けられせる
のは前記同様なＸデコーダである。
この構成においても、上記チップの中央部にポンディン
グパソドや、それに対応したアドレスバッファ等の入力
回路や、メモリマット又はサブブロックやメモリブロッ
ク選択回路を配置することによって、前記同様な高速化
が図られるものである。
第１５図には、この発明に係るグイナミソク型ＲＡＭの
他の一実施例の基本的レイアウｌ・図が示されている。
この実施例では、前記第１図と同様にチップの縦中央部
と横中央部から形作られる十文字エリアにより分割され
る４つのメモリアレイにおいて、それぞれのメモリアレ
イの中央部にＸデコーダが設けられる。この構成では、
単位のメモリマッ１・におるけワード線の長さが半分に
短くされるからワード線の負荷が軽くなり、ワード線の
選択動作の高速化が可能になる。このような構成に対応
して、Ｘ系のブリデコード信号は、Ｘデコーダ部に７５ 設けられた配線チャンネルを通って各メモリマットに対
応したＸデコーダ回路に供給される。なお、上記横中央
部に接した側に設けられるのは前記同様なＹデコーダで
ある。
この構成においても、上記チップの中央部にボンディン
グパッドや、それに対応したアドレスパソファ等の入力
回路や、メモリマット又はサブブロックやメモリブロッ
ク選択回路を配置することによって、前記同様な高速化
が図られるものである。
第１６図には、この発明に係るグイナミソク型ＲＡＭの
更に他の一実施例の基本的レイアウト図が示されている
。
この実施例では、前記第１図と同様にチップの縦中央部
と横中央部からなる形作られる十文字エリアにより分割
される４つメモリアレイにおいて、それぞれのメモリア
レイを４分割するように縦、横方向にＸ．ｌ！：Ｙデコ
ーダが設けられる。この構成では、ワード線長やカラム
選択線の長さが半分にできるから、それに対応して負荷
が軽くなるため７６ ワード線選択やカラム選択動作を高速に行うことができ
る。この構成において、各メモリアレイのうち、上記Ｘ
とＹデコーダにより分割される４つのメモリエリアのう
し、１つのメモリエリアが選ばれるようにし、その中央
部に、上記のような相補データ線のプリチャージ動作、
センスアンプの活性化、シュアードセンスアンプ制御、
Ｘデコーダの活性化、ワードドライバの活性化、Ｙデコ
ーダの活性化、共通入出力線Ｉ／Ｏの選択及びメインア
ンプの選択と活性化等の各種信号形成する制御回路を設
けることができる。
この構成においても、上記チップの中央部にボンディン
グパッドや、それに対応したアドレスバッファ等の入力
回路や、メモリマット又はサブブロックやメモリブロッ
ク選択回路を配置することによって、前記同様な高速化
が図られるものである。なお、上記１４図ないし第１６
図において、ＸとＹのデコーダを入れ換えて構成するも
のであってもよい。
上記のような基本的レイアウトの変形例のいず７７ れかを採用する場合でも、チップの縦と横中央部からな
る十文字領域によりメモリアレイを４分割し、そこに周
辺回路やポンディングパビットを構成するものである。
特に、アドレス用パッドやアドレスバッファやそれを受
けるプリデコーダや、ブリデコード信号を各デコーダに
供給する最柊段ｌライバを中央に配置する構成では、メ
モリアクセスのための信号の伝播経路が、放射状に」二
下左右の４隅に向かってそれぞれ最短距離で、かつほ５
等距離を持って延びるものである。これにより、前記し
たような動作の高速化が可能になるものである。
また、内部電源としても、メモリアレイ　（センスアン
プ）の動作電圧ＶＤＬや周辺回路の動作電圧ＶＣＣを形
成する降圧電圧発生回路も、上記チソプのほ＼′中央部
に配置するものである。この構成では、前記第７図の実
施例に示したように電源供給用の配線長も短くできる。
これにより、電源インピーダンスを低く抑えることがで
きるから、回路の高速化と低ノイズ化を図ることができ
るも７８ のとなる。
第１７図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第１７図（Ａ）には、メモリマットの基本的構成図が示
されている。同図において、Ｓはセンスアンプ、Ｍはメ
モリセルアレイ、Ｗはワー１・′線駆動回路（含むＸデ
コーダ）、Ｃは制御回路である。
同図（Ａ）の例では、センスアンプＳがメモリセルアレ
イＭの左横側に設けられる。それ故、この実施例のメモ
リマットは、前記実施例のようなシェアードセンスアン
プ方式を採らない。
同図（Ｂ）は、上記メモリマットのセンスアンプＳが中
心になるようにしてメモリセルアレイＭを左右対称に配
置してサブブロックを構成するものである。この場合、
センスアンプＳは左右のメモリセルアレイＭに対して選
択的に用いられるというシェアードセンスアンプ方式と
しもよいし、それぞれのメモリセルアレイＭに対応して
２つの７９ センスアンプＳが隣接して配置されるものとしてもよい
。このようなサブブロックが複数個を組み合わせて前記
のようなメモリアレイを構成するものである。この構成
において、左右のメモリセルアレイを選択的に行うよう
にすると、制御回路Ｃを共通化ができる。
同図（Ｃ）は、上記（Ｂ）のサブブロックに対してＭｎ
Ｊ　？ｆｆｌ１回路Ｃの部分が中心になるようにして上
下対称にワード線駆動回路ＷとメモリセルアイレＭ及び
センスアンプＳが配置されるよう同図（Ａ）のメモリマ
ットを組み合わせて１つのメモリブロックを構成するも
のである。この場合、上下対称にされる一対のサブブロ
ックのそれぞれは、２つのメモリアレイにそれぞれ構成
されるものとしてもよい。４つに分割された形となるメ
モリセルアレイＭ（単位のメモリマット）のうち、１つ
が選ばれるようにアドレス割り付りを行うことによって
、センスアンプＳはスイッチＭＯ　Ｓ　Ｆ　ＥＴを介し
て左右のメモリセルアレイに選択的に結合されるという
シェアードセンスアンプ方式とじて８０ 共通化し、ワード線駆動回路Ｗも上下のメモリセルアレ
イに対して共通化してもよい。この構成では、制御回路
は４つのメモリマットからなるメモリマットに対して共
通化できる。ただし、この場合、Ｙ系のデコーダ回路が
マット又はブロック内に存在しないから、Ｙ系の信号回
路は除かれる。
第１８図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第１８図（Ａ）には、メモリマットの他の一実施例の基
本的構成図が示されている。同図の例では、センスアン
プＳに隣接して制御回路Ｃが設けられる。また、メモリ
セルアレイＭの上下両側にワード線駆動回路Ｗが設けら
れる。このワード線駆動回路Ｗは、ワード線の高速選択
動作のために１本のワード線を両端から選択／非選択に
するようにする。この構成に代え、メモリセルアレイＭ
のワード線を中点で上下に２分割し、分割されたそれぞ
れのワード線を上記２つのワード線駆動回８１ 路Ｗが選択するようにしてもよい。この場合には、ワー
ド線の長さが短くされることによって、ワード線の高速
選択動作が可能になる。また、ワード線を１本おきに上
下２つのワード線駆動回路により選択するようにしても
よい。この構成では、上下に分けられるワード線駆動回
路に対して、選択されるワード線のピンチを２倍に広く
できる。すなわち、比較的大きな占有面積を必要とする
ワード線駆動回路を上下に分割することにより、より小
さなピッチにより配置されるワード線を駆動することが
できる。この実施例のメモリマットは、前記同様にシェ
アードセンスアンプ方弐を採らない。
同図（Ｂ）は、上記メモリマットの制御回路Ｃを中心に
してメモリセルアレイＭ及びそれに設けられるセンスア
ンブＳを左右対称に振り分けて配置してサブブロックを
構成するものである。この場合、制御回路Ｃが共通化さ
れるものである。制御回路Ｃを上下に振り分けて配置し
、センスアンブＳも共通化して両メモリセルアレイに対
して選８２′ 択的に用いられるというシェアードセンスアンプ方式と
しもよい。
同図（Ｃ）は、上記サブブロックのワード線駆動回路Ｗ
の部分を中心にして上下対称にメモリセルアレイＭ、セ
ンスアンプ及び制御回路Ｃを配置することより１つのメ
モリブロックを構成するものである。この場合、４つに
分割された形となるメモリセルアレイＭ（単位のメモリ
マット）のうち、サブブロックを構成するものが２つの
メモリアレイにそれぞれ構成されるようにしてもよい。
上記メモリブロックのうち１つのメモリセルアレイＭが
選ばれるようにアドレス割り付けを行うことによって、
制御回路は４つのメモリマットからなるメモリブロック
に対して共通化できる。ただし、この場合、Ｙ系のデコ
ーダ回路がマット又はブロック内に存在しないからＹ系
の信号回路は除かれる。
第１９図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウ１・図８３ が示されている。
ＩＩ　Ｑ図（Ａ）には、メモリマットの他の一実施例の
基本的構成図が示されている。同図の例では、メモリセ
ルアレイＭの左右にセンスアンプＳが設けられる。それ
故、メモリセルアレイＭの相補データ！ｖｌ（ビット線
）は中央で分割される。これにより、センスアンプの入
力に結合される相補データ線のメモリセルの数を半分に
減らせるから、その寄生容量が低減してその負荷が軽く
なるとともにメモリセルからの読み出し信号量を大きく
できるためセンスアンプＳの高速化が図られる。この構
成に代え、相補デーク線の両端にセンスアンプＳを接続
して、相補データ線の両端から読み出し信号の増幅を行
うようにしてもよい。この構成では、センスアンプの電
流が分散されので高速動作化と低ノイズ化が可能になる
。
また、相補データ線の一対おきにセンスアンプを左右に
振り分けて配置してもよい。この場合には、センスアン
プのピンチの緩和を図ることができる。言い換えるなら
ば、センスアンプを上記の８４ ように振り分けるとこによって、１つのセンスアンプを
２対の相補テータ線に対応したエリアに形成できるから
、相補データ線のピッチをいっそう高密度にすることが
できる。メモリセルアレイＭの下側にワード線駆動回路
Ｗが設けられそれを囲むように制御回路Ｃが配置される
。
同図（Ｂ）は、上記メモリマットの−・方のセンスアン
プＳを中心にするようにして２つのメモリマットを左右
対称に配置してサブブロックを構成するものである。こ
の場合、制御回路Ｃが共通化されるものである。左右の
メモリセルアレイのワード線が択一的にしか選択されな
い場合、中央のセンスアンプＳを共通化して両メモリセ
ルアレイに対して選択的に用いられるという変形シェア
・−ドセンスアンプ方式を採るものとしてもよい。この
場合、中央に設けられるセンスアンプを補助的な増幅作
用に用いる構成とした場合には、１つのメモリセルアレ
イの相補データ線の一端にセンスアンプの入出力が直結
され、他端にはスイッチＭＯＳＦＥＴを介してセンスア
ンプの入出力が結合８５ されでも何等問題ない。
同図（Ｃ）は、上記サブブロックの制御回路Ｃの部分を
中心にして上下対称に配置して、４つのメモリマットか
らなるメモリブロックを構成するものである。この場合
、４つに分割された形となるメモリセルアレイＭ（単位
のメモリマット）のうち、サブブロックを構成するもの
が２つのメモリアレイにそれぞれ構成されるようにして
もよい。
上記メモリブロックの・うち１つのメモリセルアレイＭ
が選ばれるようにアドレス割り付けを行うことによって
、制１卸回路は４つのメモリマットからなるメモリブロ
ックに対して共通化できる。ただし、この場合、Ｙ系の
デコーダ回路がマット又はブロック内に存在しないから
Ｙ系の信号回路は除かれる。
第２０図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成され゛Ｃなるメモリブロ
ックの他の一実施例のレイアウト図が示されている。
第２０図（Ａ）には、メモリマットの他の一実８６ 施例の基本的構成図が示されている。同図の例では、メ
モリセルアレイＭの左右にセンスアンプＳが設けられ、
メモリセルアレイＭの上下にワード線駆動回路Ｗが設け
られる。それ故、メモリセルアレイＭの相補データ線（
ビビット線）は中央で分割される。これにより、センス
アンプの入力に結合される相補データ線のメモリセルの
数を半分に減らせるから、その寄生容量が低減してその
負荷が軽くなるとともにメモリセルからの読み出し信号
量を大きくできるためセンスアンプＳの高速化が図られ
る。この構成に代え、相補データ線の両端にセンスアン
ブＳを接続して、相補データ線の両端から読み出し信号
の増幅を行うようにしてもよい。この構成では、センス
アンプの電流が分散されので高速動作化と低ノイズ化が
可能になる。
また、前記同様に高集積化のために相補データ線の両端
に交互にセンスアンプを配置する構成としてもよい。
ワード線駆動回路Ｗは、ワード線の高速選択動作のため
に１本のワード線を両端から選択／非選８７ 択にするようにする。この構成に代え、メモリセルアレ
イＭのワード線を中点で上下に２分割し、分割されたそ
れぞれのワード線を上記２つのワード線駆動回路Ｗが選
択するようにしてもよい。この場合には、ワード線の長
さが短くされることによって、ワード線の高速選択動作
が可能になる。
また、前記同様にワード線の両端に交互にワード線駆動
回路を配置し、ワード線の高密度配置を行うようにする
ものであってもよい。
メモリセルアレイＭの下側のワード線駆動回路Ｗと左側
のセンスアンプを囲むように制御回路Ｃが配置される。
同図（Ｂ）は、上記メモリマットの左側の制御回路Ｃを
中心にするようにして２つのメモリマットを左右対称に
配置してサブブロックを構成するものである。この場合
、制御回路Ｃが共通化されるものである。左右のメモリ
セルアレイのワード線が択一的にしか選択されない場合
、中央のセンスアンプＳを共通化して両メモリセルアレ
イに対して選択的に用いられるという変形シェアードセ
８８ ンスアンプ方弐を採るものとしてもよい。この場合、中
央に設けられるセンスアンプを補助的な増幅作用に用い
る構成とした場合には、１つのメモリセルアレイの相補
テータ線の一端にセンスアンプの入出力が直結され、他
端にはスイッチＭＯＳＦＥＴを介してセンスアンプの入
出力が結合されても何等問題ない。
同図（Ｃ）は、上記サブブロックの下側の制御回路Ｃの
部分を中心にして」二下対称に配置して、４つのメモリ
マットからなるメモリブロックを構成するものである。
この場合、４つに分割された形となるメモリセルアレイ
Ｍ（単位のメモリマット）のうち、サブブロックを構成
するものが２つのメモリアレイにそれぞれ構成されるよ
うにしてもよい。上記メモリブロックのうち１つのメモ
リセルアレイＭが選ばれるようにアドレス割り付けを行
うことによって、制御回路は４つのメモリマットからな
るメモリブロックに対して共通化できる。ただし、この
場合、Ｙ系のデコーダ回路がマット又はブロック内に存
在しないからＹ系の信号８９ 回路は除かれる。
第２１図には、サブブロックの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第２　１図（Ａ）には、センスアンプＳを中心にして左
右に配置されたメモリセルアレイＭと、各メモリセルア
レイＭの下側に配置されたワード線駆動回路Ｗ、及びそ
の下側に配置される制御回路Ｃからなる前記第１７図（
Ｂ）に示すようなサブブロックを左右対称的又は並列的
に配置し、右側に上記複数のメモリセルアレイＭに対し
て共通に用いられるＹデコーダを設けるものである。
同図（Ｂ）は、第１８図（Ｃ）示したメモリブロックに
、共通化されたＸデコーダを設けるものである。この実
施例では、Ｗは単にワード線駆動回路でありデコード機
能を持たない。この実施例において、４つのメモリセル
アレイＭのちち、１つしかワード線を選択しない場合に
は、２つのメモリセルアレイでワード線駆動回路を共通
化する９０ ものであってもよい。
前記第１７図ないし第２１図のようなメモリマット、サ
ブブロック及びメモリプロソクの構成を採る場合でも、
適当なマット選択信号により単位のメモリマットのみを
活性化する構成を取ることができる。このようにマット
選択信号に基づき各メモリマット毎にそのマットのアド
レス選択動作に必要な信号ＳＨＲＸＰＣ，センスアンプ
活性化信号を発生させる。この構成においては前記同様
に中央に配置されたマット選択回路から比較的近い距離
に配置されるメモリマットと、遠い距離を持って配置さ
れるメモリマットとの間で、上記のような信号ＳＨＲ，
ＰＣ及びセンスアンプの活性化信号等にタイミングマー
ジンを取る必要がない。
言い換えるならば、活性化されるメモリマットは、上記
のようなマット選択信号が供給された時点から動作を開
始し、それ以降は単位マット内で最適化されたタイミン
グ系により単位マット活性化のための各種信号が発生さ
れる。したがって、チップの中央部に配置されるマット
選択回路は、上記９ １ のような複数のマットの中のいずれかを活性化させる選
択信号を供給するだけでよいから信号負荷が軽減でき、
各マットに伝えられる信号の数とその遅延を少なくでき
る。そして、前記同様に選択されるメモリマットは、各
マット毎に最適化されたタイミングで動作し、マット相
互でのタイミングマージンを取る必要がないから高速の
メモリアクセスが可能になるものである。
第２２図には、この発明に係るＤＲＡＭに用いられるＳ
ＯＪ　（スモール・アウトライン・Ｊベンドパソケージ
）リードフレームの平面図が示されている。
同図において、二点鎖線で示したのが搭載されるＤＲＡ
Ｍチップである。上下左右からチップの中央を横方向に
延長するよう形成された一対からなるリードは、接地電
位用ＶＳＳと電源電圧電源電圧ＶＣＣＢの供給用リード
として用いられる。
このようにチップの中央を横切るようにリードが配置さ
れることに応じて、前記第３図に示した複数からなる電
源用バソドＶＳＳ，ＶＣＣＥと複数９２ 個所でポンディングされる。また、電源端子としては、
上記のようにＶＣＣＢ及びＶＳＳ共に２端子からなり、
リードフレームのような低抵抗値からなる配線材料によ
り、チップに対して複数個所に接地電位ＶＳＳや、電源
電圧ＶＣＣＢが与えられるから、それらの電位が与えら
れる回路の電源インピーダンスを小さく抑えることがで
きる。これにより、回路の動作電流による電源線に発生
するノイズを小さく抑えることができる。
また、信号の授受を行うリードは、同図においてチップ
の上下から中央に向かって接続端が延びるようにされて
いる。これにより、チップの中央部に集められたアドレ
ス信号端子や、制御端子への接続が効率良く行われるこ
とになる。
第２３図（Ａ）ないし（Ｃ）には、上記のようなリード
フレームと半導体チップの接続例が示されている。
同図（Ａ＞の例では、リードフレーム２２とチソプ２３
の表面とは、フィルム２４を介在させて接着剤Ａ２６と
接着剤Ｂ２７によりそれそれ接続９３ する。そして、リードフレームの端子は、金ワイヤ２５
によってチソプ２３のホンディングパッドと接続される
。
同図（Ｂ）の例では、リードフレーム２２は、接着剤Ｃ
２９によってチソプ２３の表面に形成された絶縁体８に
接続させるものである。そして、リートフレームの端子
は、金ワイヤ２５によってチップ２３のホンティングパ
・７トと接続される。
同図（Ｃ）の例では、リードフレーム２２は、モールド
樹脂２１によってボンティング用の接続を行うリード表
面を除く個所が覆われており、接着剤Ｄ３０によりチソ
プ２３の表面に接続されるものである。そして、上記リ
ードフレームの端子は、金ワイヤ２５によってチンプ２
３のホンディングパソドと接続される。
このようなリードフレームを用いた場合には、リードフ
レームを半導体チップの配線の一部とするようにその表
面に配置することができる。これにより、前記第３図の
ようにボンディングパッドをチップの中央部に配置して
も何等問題なく、リ９４ ードへの接続が可能なるものである。
第２４図（Ａ）には、上記のようなリードフレームを用
いたＬＯＧ　（リード・オン・チップ）構造のＤＲＡＭ
の外観図が示され、同図（Ｂ）は、その内部透視図が示
されている。
同図において、３１は、モールド樹脂であり、３２は外
部端子（リードフレーム）、３３はチップである。チソ
プ３３は絶縁用のフィルム３４を介してリードの下側と
前記のような接着剤を用いて結合されている。内部にお
いて、各リードの先端は金ワイヤ３５によりチソプ３３
のボンディングバ・ノド３８に接続される。３６はバス
ハーリ一ドであり、前記のような電圧ＶＣＣＥや■ＳＳ
供給リードに用いられる。３７は吊りリードであり、３
９はインディソクスである。
第２５図（Ａ）には、外部端子のピン配置図が示されて
いる。特に制限されないが、前記の１６Ｍビントのダイ
ナミック型ＲＡＭは、２８ビンのパソケージに収められ
る。同図（Ｂ）には、そのピンが配列された側から見た
側面図が示され、同９５ 図（Ｃ）には、ピンが配列されない側から見た断面図が
示されている。
第２６図には、この発明に係るダイナミック型ＲＡＭに
おけるＺＩＰ（ジグザグ・インライン・パンケージ）型
を用いた場合の×１ビット構成のものと、×４ビット構
成のものとのピンの配置図が示されている。同図におい
て、ＮＣは空きピンを示し、×４ビット構成のＤＲＡＭ
で矢印を付した個所は、×１ビット構成のものと同じ信
号ピンであることを意味する。
第２７図には、この発明に係るグイナミソク型ＲＡＭに
おけるＳＯＪ型パソケーシを用いた場合の×１ビット構
成のものと、×４ビット構成のものとのピンの配置図が
示されている。同図において、ＮＣは空きピンを示し、
×４ビット構成のＤＲＡＭで矢印を付した個所は、×１
ビット構成のものと同じ信号ビンであることを意味する
。
以上のようなＬＯＧ構造のリードフレームを用いた場合
、チップの縦方向を延長するようなハスパーＩノ−１・
を回路の接地電位ＶＳＳに用い、かつ９６ ＤＲＡＭチップ側では、その動作単位に対応して接地電
位供給用のパッドを設けて複数個所から接地電位を供給
する構成を採る。この構成では、低インピーダンスのリ
ードフレームから各動作単位毎の回路に直接的に接地電
位が与えられるから、接地電位側のレベルマージンを大
きく取ることができる。また、チップの縦方向を延長す
るようなもう一方のハスバーリードを外部電圧ＶＣＣＥ
用い、かつそれを必要とする回路、例えばデータ出力バ
ッファ、内部降圧電圧発生回路ＶＣＣ，ＶＤＬ等に対応
して電源パッドを設ける。これにより、電源インピーダ
ンスを低くして内部動作による電源ノイズを低減できる
。特に、出力信号を形成する出力バッファは、比較的大
きな負荷を駆動するよう大きな駆動電流を流すようにさ
れる。それ故、上記出力バッファに対して、それ専用の
電源パソドＶＣＣＥ及びＶＳＳを設けるとともに、それ
に近接して配置することより、ノイスの発生の低減と、
発生したノイズが他の回路に悪影響を及ぼすことを防止
することができる。
９７ 以下、この発明に係るダイナミソク型ＲＡＭを具体的回
路図とその動作波形図を参照して詳細に説明する。
以下の具体的回路図において信号ＷＫＢのように最後に
Ｂの文字が付加されたものはロウレヘルがアクティブレ
ベルとされるハー信号である。
第２８図には、ＲＡＳ系のコントロール回路の一実施例
の一部回路図か示されている。また、第７０図には、Ｒ
ＡＳ系の各信号の一実施例のタイミング図が示されてい
る。
ＲＡＳ　（ロウアドレスストローブ）信号は、ＣＭＯＳ
インハータ構成の入力回路に供給される。
この入力バッファ用のＣＭＯＳインハータ回路は、特に
制限されないが、しきい値電圧の絶対値が約０．５Ｖの
ようなＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳ
ＦＥＴとから構成される。そして、そのコンダクタンス
比を等しく設定することよって約１．６Ｖのようなロジ
ンクスレソショルト電圧を持つようにされる。この実施
例のＤＲＡＭにおける周辺回路用の電源電圧ＶＣＣは、
上記口シノ９８ クスレッショルド電圧１．６■の約２倍である３．３■
に設定される。このことは、他の制御信号ＣＡＳ，ＷＥ
及びアドレス信号、及び書き込みデータを受ける各入力
バッファにおいても同様である。
上記のようなロジックスレソショルド電圧は”ｒ”　′
ｒＬレベルの信号に対応している。
なお、この実施例のような大容量化を図ったＤＲＡＭで
は素子の微細化が図られている。それ故、内部のインパ
ータ回路を構成するＭＯＳＦＥＴのように素子定数のハ
ラツキをきらう回路では、チャンネル長Ｌｇ−Ｌきい値
電圧ｖｔｈ特性の平坦な部分を使うようにする。このた
め、チャンネル長Ｌｇが比較的長くなり、それに応じて
しきい値電圧ｖ．ｔｈが比較的高くなり、上記のような
比較的低い電圧ＶＣＣで動作させる場合、動作速度が遅
くなってしまう。
そこで、上記のように高速化が要求される入力バッファ
の初段インバータ回路を構成するＭＯＳＦＥＴは、特に
制限されないが、そのチャンネル不純物濃度を内部回路
に用いられるインハータ回９９ 路を構成するＭＯ　Ｓ　Ｆ　ＥＴ等より少なくする等し
て、上記のような低しきい値電圧を持つように設定する
ものである。このような低しきい値電圧のＭＯＳＦＥＴ
は、他の制御信号やアドレス信号の入力初段回路におい
ても同様に用いられる。また、上記同様に動作速度やレ
ベル低下の観点から低しきい値電圧を持つＭＯＳＦＥＴ
は、この実施例のようなＣＭＯＳ構成のＩ）ＲＡＭにお
ける出力ハッファの出力段ＭＯＳＦＥＴ、メインアンプ
の初段ＭＯＳＦＥＴ，人出力線Ｉ／ＯのブルアソプＭＯ
ＳＦＥＴ，相補デーク線のショー１−　Ｍ　Ｏ　Ｓ　Ｆ
　Ｅ　Ｔ、チャージポンプ回路に用いられるダイオード
形態のＭＯＳＦＥＴにも用いられる。なお、上記のよう
な低しきい値電圧を得る方法は、上記のようなイオン打
ち込み技術によりチャンネルの不純物濃度を変えるよう
にするもの他種々の実施形態を採ることができるもので
ある。
信号ＲＡＳは、それがロウレベルにされるとＤＲＡＭが
動作状態になり、それがハイレベルにされるとＤＲＡＭ
が非動作状態にされる。
１　０　０ 上記入力バッファとしてのインバータ回路を通したＲＡ
Ｓ信号は、信号ＷＫＢをゲート制御信号とずるナンド（
ＮＡ．ＮＤ）ゲート回路を通してその人力と出力とが交
差接続された２つのナンドゲート回路からなるラッチ回
路に取り込まれる。
上記信号ＷＫＢは、基板ハソクバイアス電圧ＶＢＢのレ
ベルが浅いときハイレヘルにされる。それ故、インバー
タ回路の出力がロウレヘルになり、ナンドゲート回路の
出力をハイレベルに固定するので、信号ＲＡＳの受け付
りを禁止する。すなわち、基板バンクハイアス電圧が十
分でないときは、内部回路の動作が保証できないためＲ
ＡＭアクセスを禁止するものである。また、ナンドゲー
ト回路の出力は、その入力部に設けられたＰチャンネル
ＭＯＳＦＥＴのゲートに正帰還される。上記Ｐチャンネ
ルＭＯ　Ｓ　Ｆ　ＥＴと動作電圧ＶＣＣとの間には、ゲ
ートに定常的に接地電位が与えられることによって抵抗
素子として作用するＰチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　
Ｔが直列に設けられる。これにより、信号ＲＡＳかいっ
たん上記ゲート回路に取り込ま１　０　１ れると、そのロジンクスレソショルト電圧をロウレベル
側にシフトさせることにより信号の反転をしに《＜シて
いる。
基板バックバイアス電圧ＶＢＢのレベルが所望の深いレ
ベルにあると、信号ＷＫＢはロウレヘルになる。これに
より、ナンドゲート回路がゲ゛−　１−を開くので、上
記人カバッファを通したＲＡＳ信号がラッチ回路に取り
込まれる。信号ＲＥは、リライト保証信号であり、この
信号のハイレベルによって内部ＲＡＳ信号が保持される
。
上記ラッチ回路を通した信号Ｒ１は、Ｘアドレスバッフ
ァ、マビット選択、ＣＡＳ，ＷＥ，Ｄｉｎといった各人
カバッファの制御に用いられる。すなわち、信号Ｒ１の
ハイレベルにより、各回路が活性化される。ＲＩＢは、
その反転信号である。
上記信号Ｒ１から縦列形態にされたインパーク回路（以
下、単にインハー夕回路列という）により遅延信号ＲＩ
Ｄ及びインハーク回路とフリソプフロソブ回路とにより
信号Ｒ２が形成される。信号Ｒ１とＲＩＤとにより後述
ずるようなＸアドレ１　０　２ スバッファの制御、すなわち、Ｘアドレス信号のセット
アソプ／ホールドを決定する。
信号Ｒ２は、ワード線のセッ１・／リセットを制御する
ために用いられる。また、書き込みレベルの補償のため
、ワード線のリセットタイミングを遅延させている。
信号Ｒ２から、フリソプフロソブ回路、インハータ回路
及びナンドゲート回路を用いて信号ＦｔＪＳが形成され
る。この信号ＦＵＳは、後述するような冗長回路の初期
値を設定するために用いられる。この信号ＦＵＳは、信
号Ｒ２から一定パルス幅を持つ１ショソ１・パルスとさ
れ、不良アドレスを記憶するヒューズに一定期間だけ電
流を流すようにして、その切断の有無に従ってレヘルを
ラッチ回路に保持させる。これにより、不良アドレス記
憶回路のイニシャライズが行われる。このような１ショ
ットパルスを用いるごとにより、切断されないヒューズ
に定常的な直流電流が流れないので低消費電力化が図ら
れる。
信号Ｒ２からインハー夕回路列とフリソプフロ１ ０３ ソプ回路を用いて信号Ｒ３が形成される。この信号Ｒ３
は、相補データ線系（センスアンプＳＡ、プリチャージ
ＰＣ１シェアードセンスＳＨＲ等や、冗長デコーダプリ
チャージＲＤＰの制御に用いられる。ワード線のリセッ
ト（Ｒ２）から遅延を十分にとり、相補データ線のリセ
ビットを行うため、リセットタイミングを遅延させてい
る。
上記信号Ｒ１とＲ３とナントケート回路とインパータ回
路とから信号ＲＤＰが形成される。
第２９図には、ＲＡＳ系のコントロール回路の一実施例
の他の一部回路図が示されている。
信号ＷＭは、ワード線のセッ１・タイミングをモニタし
て、相補データ線（センスアンプ）の動作を制御するた
めに用いられる。それ故、信号ＷＭは、ＸＥ，ＸＲＥＯ
ＢないしＸＲＥ３Ｂから形成される。ＸＥ．．ＸＲＢＯ
ＢないしＸＲＥ３Ｂは、後述するような冗長回路により
形成されるものであり、救済アドレスでないとき信号Ｘ
ＲＥＯＢないしＸＲＥ３Ｂがハイレヘルで、信号ＸＥに
より信号ＷＭが形成され、救済アｌ・レスのときには信
１　０　４ 号ＸＥがロウレヘルでＸＲＥＯＢないしＸＲＥ３Ｂのい
すれか１つがロウレベルにされることにより信号ＷＭが
形成される。
上記信号ＷＭと信号Ｒ３から信号ｐｏが形成される。信
号ＰＮ１とＰＰＩは、上記信号ＰＯを遅延して形成され
るものであり、センスアンプの第１段階の増幅タイミン
グを決める。また、上記信号ＰＮＩとＰＰＩは、マルチ
プレクサ回路によりフリソプフロソプ回路で形成した比
較的大きな遅延信号又は上記マルチプレクサと３つのイ
ンパータ回路列により形成された比較的小さな遅延時間
を持つ信号ＰＮ２、ＰＰ２を形成するために用いられる
。これらの信号ＰＮ２、ＰＰ２は、センスアンプの第２
段階の増幅タイミングを決めるものである。上記マルチ
プレクサは、テストモードのときに切り換えられて、セ
ンスアンプのピーク電流を可変にするために用いられる
。
第３０図には、ＲＡＳ系のコンｌ・ロール回路の一実施
例の他の一部回路図が示されている。
上記信号ＰＮ２は、フリソプフロンプ回路とイ１０５ ンバータ回路列からなる遅延回路により遅延されて信号
ＲＧが形成される。この信号ＲＧは、Ｙ（カラム）スイ
ッチをオン状態するタイミングを決めるものである。相
補データ線にセンスアンプの増幅動作により十分な信号
量か得られた時、Ｙ（カラム）スイッチを開いて入出力
線Ｉ／Ｏに信号を出力するようにするものである。
信号ＲＧは、フリソプフロソプ回路により遅延され信号
ＲＥが形成される。この信号ＲＧは、リライト保証信号
であり、ＲＡＳのタイムアウト時に用いられる。ずなわ
ら、ロウ系のアドレス選択動作によってメモリセルが選
択されるダイナミソク型メモリセルでは、その選択動作
によって情報記憶キャパシタの情報電荷はいったん破壊
されかかるが、センスアンプの増幅出力をそのまま受け
取るというリライ１・によって情報保持電荷の回復が行
われる。したがって、上記のようなりライトが行われる
前にＲＡＳ信号がハイレヘルにされても、上記信号ＲＥ
のハイレヘルにより上記リライト動作の動作時間を確保
するものである。
１０６ 第３１図には、Ｘアドレスバッファを構成する単位回路
の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号ＡＩと、信号Ｒ１
を受けるナンドゲート回路は、大カバッファを構成する
。すなわち、ナンドゲート回路は、信号Ｒ１がハイレベ
ルになるとゲートを開いて、外部端子ＡＩから供給され
るアドレス信号を内部に取り込む。このようなゲー１・
機能を持つ入力バッファにおいても、そのロジックスレ
ッショルド電圧は、前記のように約１．６■に設定され
るものであり、その動作電圧ＶＣＣは前記のように約２
倍の３．３■に設定される。これにより、動作電圧ＶＣ
Ｃの中点にロジンクスレソショルド電圧が設定されるか
ら、動作電圧を効率よく使用でき入力レベルマージンを
大きくできる。
信号ＸＬＢにより出力ハイインピーダンス状態の制御が
行われる３状態出力回路は、上記アドレス信号ＡＩを取
り込む入力ゲート回路とされる。
信号ＲＬＢにより制御される上記同様な３状態出力回路
は、リフレソシュアドレス信号ＡＰＩを取１　０　７ り込む入力ゲート回路とされる。上記２つの入力ゲート
回路を介して選択的に取り込まれたア１・レス信号は、
ＣＭＯＳインハー夕回路の入力に伝えられる。このＣＭ
ＯＳの入力と出力との間には、信号Ｘ　Ｒ　Ｌ　Ｂによ
り制御される同様な３状態出力回路を帰還ループが設け
られることによって、アドレスラッチ回路が構成される
。
このアドレスラッチ回路の出力からは、インハータ回路
やナンドゲート回路を通して、内部アドレス信号ＢＸＩ
，ＢＸＩＢが形成される。
信号ＲＩＤと信号ＣＩから上記３状熊出力回路を制御す
る制御信号ＸＲＬＢ，ＸＬＢ及びＲＬＢが形成される。
ここで、■はＯないし１１の数値を示す。言い換えるな
らば、同図の回路は、アドレス信号ＡＯないしＡｌｌに
それぞれ対応した単位回路である。
アドレス信号ＡＯないしＡｌｌに対応した単位回路は、
それぞれの出力がＸ系の冗長回路に供給され、記憶され
た不良アドレスとの照合アドレス信号として用いられる
。また、アドレス信号Ａ８な１　０　８ いしＡｌｌには、メモリマットの選択信号等を形成する
以下のようなアドレスバッファ回路も設けられる。
第３２図には、アドレス信号Ａ９とＡＩＯに対応したア
ドレスパソファ回路の一実施例の回路図が示されている
。
外部端子から供給されるアドレス信号を受けるアドレス
入力回路、リフレッシュアドレス信号ノ入力回路及びそ
れぞれに共通に設けられるラッチ回路は、前記第３１図
と同様であるのでその説明を省略ずる。上記ラソチ回路
に取り込まれたアドレス信号から、インバーク回路やナ
ンドゲート回路によりマット選択信号ＭＳＯＢないしＭ
Ｓ３Ｂが形成される。また、ロウ系の信号Ｒ３、ＲＤＩ
及びＣ１から上記ラッチ回路を構成する入力ゲートの制
御信号ＸＲＬＢ，ＸＬＢ及びＲＬＢが形成される。
第３３図には、ア１・゜レス信号Ａｌｌに対応したアド
レスバッファ回路の一実施例の回路図が示されている。
１　０　９ 外部端子から供給されるアドレス信号を受けるアドレス
入力回路、リフレッシュアドレス信号の入力回路及びそ
れぞれに共通に設けられるラッチ回路は、前記第３１図
と同様であるのでその説明を省略する。上記ラッチ回路
に取り込まれたアドレス信号から、インバータ回路やナ
ントゲ−１・回路により信号ＢＸＩ　Ｉ　ＬＢ．．ＢＸ
Ｉ　ＩＲＢが形成される。これらの信号ＢＸＩ　ＩＬＢ
．．ＢＸＩ　ＩＲＢは動作するマットの左右選択を行う
。これらの信号ＢＸＩＩＬＢとＢＸＩＩＲＢとは、Ｎチ
ャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＦ，Ｔと
からなるＣＭＯＳ伝送ゲート回路を介して出力される。
上記ＣＭＯＳ伝送ゲー１・回路は、信号ＲＣによりスイ
ッチ制御される。上記伝送ゲート回路の出力側には、上
記信号ＲＣを受けるリセットＭＯＳＦＥＴが設りられる
。
上記信号ＢＸＩ　ＩＬＢ，ＢＸＩ　ＩＲＢと信号ＭＳＩ
Ｂから、マビット選択信号ＭＳＬＩＬ．．ＭＳＩＲが形
成される。ここで、■は図示のようにＯないし３を示ず
から、前記のような８通りのマット１　１　０ 選択信号が形成される。また、ロウ系の信号Ｒ３、ＲＤ
Ｉ及びＣ１から上記ラッチ回路を構成する入力ゲートの
制御信号ＸＲＬＢ，ＸＬＢ及びＲＬＢが形成される。
なお、ノーマルモードのとき信号ＲＣは、ロウレベルに
される。それ故、上記伝送ゲート回路を介してアドレス
信号ＡＬＬやＡＲｌ１に対応した左右マットの選択信号
ＢＸＩ　ＩＬＢ．．ＢＸＩＩＲＢが形成される。これに
対して、テストモードのとき、信号ＲＣはハイレヘルに
される。それ故、上記伝送ゲート回路がオフ状態になり
、リセビットＭＯＳＦＥＴにより信号ＢＸＩ　ＩＬＢ，
ＢＸＩ　ＩＲＢは共にロウレベルになる。このことは、
左右のマットＭＳＩＬとＭ　Ｓ　Ｉ　Ｒが同時に選択状
態になることを意味する。これにより、テストモードの
ときのりフレソシュサイクルが、信号ＲＣがロウレヘル
にされるノーマルモードのときの４０９６サイクルに対
して半分の２０８４ザイクルとなるものである。このよ
うに、この実施例では、リフレッシュサイクルの切り換
えが可能にされるも１ １ １ のである。
第３４図には、アドレス信号八８に対応したアドレスバ
ッファ回路の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号を受レフるアドレ
ス入力回路、リフレッシュアドレス信号の入力回路及び
それぞれに共通に設けられるラッチ回路は、前記第３１
図と同様であるのでその説明を省略する。上記ラッチ回
路に取り込まれたアドレス信号から、インバータ回路や
ナンドゲート回路により信号ＳＬＢ．．ＳＲＢが形成さ
れる。これらの信号ＳＬＢ，ＳＲＢは選択されたマット
内の左右の選択信号ＳＬとＳＲを生成するためのもので
ある。また、上記同様のロウ系の信号Ｒ３、ＲＤ１及び
Ｃ１から上記ラッチ回路を構成する入力ゲートの制御信
号ＸＲＬＢＸＸＬＢ及びＲＬＢが形成される。
上記のアドレス信号ＡＯないしＡｌｌは、上述めように
ブリデコーダや冗長回路におけるアドレス比較回路等の
ように多数のＭＯ　Ｓ　Ｆ　ＥＴのゲー１ １ ２ トに伝えられる。これにより、アドレスバッファは、大
きな容量性負荷を駆動することになるため、内部アドレ
ス信号の信号変化が比較的遅くされることになる。そこ
で、上記のようにアドレス信号Ａ８ないしＡｌｌ用にマ
ット選択用のアドレスバッファ回路を設けることによっ
て、ワード線選択に先立って行う必要があるマット選択
を高速に行え、アクセスタイム高速化を達成できるもの
である。
第３５図には、ロウ系のプリデコーダの一部の実施例の
回路図が示されている。
信号ＡＸＮＬＤとＡＸＮＬＵは、Ｘデコーダを制御する
ためのものであり、アドレス信号ＢＸＩＯとＢＸＩＯＢ
とにより上下のマソットの選択を行うためのものである
。
信号ＡＸＩＨとＡＸＩＨＢとは、Ｙ系冗長デコーダの制
御〔センスアンプ、Ｙ（カラム）選択線不良の救済に対
応するもの〕を行う。ここで、Ｉば８ないし１ｌを示す
ものである。上記信号ＡＸＩＨとＡＸＩＨＢは、一対の
ナンドゲート回路が１　１　３ らなるラッチ回路を信号ＢＸＩＢとＢＸＩによりセビッ
ト／リソセットさせることにより形成される。
Ａ　Ｘ　１　０　Ｈは、またＹデコーダの上下マットの
制御、信号ＡＹＮＬと信号ＹＩＢを制御する。信号ＡＸ
ＩＨは、Ｙデコーダ市ＩＩ？卸のためのＲＡＳの１サイ
クル期間をラッチする。
第３６図には、Ｘ系の冗長回路の一実施例の回路図が示
されている。第７２図には、それに対応した動作タイミ
ング図が示されている。
この実施例における冗長回路の基本的な考え方は、以下
の通りである。
各メモリマビットにおるけ左右のメモリエリアにはそれ
ぞれ４つの冗長ワード線が設けられる。
従来のＤＲＡＭの１つの欠陥救済法では、各冗長ワード
線に一対一に対応して冗長デコーダを設ける。
これでは、この実施例のように多数のメモリマットから
なるよう大記憶容量を持つものでは、冗長デコーダの数
が膨大になってしまう。
従来のＤＲＡＭの他の欠陥救済法ではヒューズとしては
、冗長デコーダのイ不一ブルとアドレス１　１　４ 信号ＸＯ〜Ｘ７に対応して設ける。このままでは、アド
レス信号Ｘ８〜Ｘｌｌにより指定可能な２４−１６個の
ブロックでは同時に冗長ワード線が選択されてしまうた
め、冗長ワード線の効率が低下するとともに、冗長ワー
ド線に欠陥が存在する確率が上がるため欠陥救済効率が
低下してしまう。
そこで、上記アドレス信号ｘ８〜Ｘｌｌに対応してヒュ
ーズを追加し、上記１６個のブロックのうち、１個だけ
で冗長ワード線の選択を行うようにする。すなわち、不
良ワード線が存在するブロック（マビット）のみで冗長
ワード線への切り換えを行うようにする。この動作は、
各ブロックに共通して設けられた信号ＸＲＯＤＢ−ＸＲ
３ＤＢ（ＢＸＩＯ）ないしＸＲＯＵＢ−ＸＲ３ＵＢ　（
ＢＸＩＯＢ）とマット選択信号（ＭＳｉＬ／Ｒ，ＳＬ　
／　Ｓ　Ｒ　）とにより可能となる。
このように、Ｘアドレス方向をアドレスｘ８〜Ｘｌｌの
４ビットで１６分割すると、各ブロックには４本の冗長
ワード線があるため、冗長デコーダの数は、最大で４　
Ｘ　１　６　＝　６　４個設置できる。
１１５ これにより、冗長デコーダの数は、最低４個から最大６
４個までの任意の数（４の倍数が望ましい）に設定可能
となる。ここで、４〜６４個の中で救済効率が最大値（
歩留まりが最大）を採るように本実施例では１２個が選
ばれた。このような欠陥救済法の救済効率は、従来方式
の他の欠陥救済法において冗長ワード線の数を１２本設
けた場合（冗長デコーダの数も１２個）とは一等しくで
きる。すなわち、冗長デコーダの数は同じで冗長ワード
線の数を１／３に低減できるものである。
上記第３６図において、ヒューズＦＵＳＥは、特に制限
されないが、ポリシリコン層から形成され、記憶すべき
不良アドレス等に対応してレーザー光線の照射により選
択的な切断が行われる。
ヒューズＦＵＳＥは、１ショソｌ・パルスの信号ＦＵＳ
によりオン状態にされるＭＯＳＦＥＴを通してイニシャ
ライズが行われ、ヒューズＦＵＳＥが切断されていると
インバータ回路の出力ハイレヘルによりオン状態になる
ＭＯＳＦＥＴによって接地電位に固定される。ヒュース
ＦＵＳＥが切断１ １６ されていないと、それによりインバータ回路の入力はハ
イレヘルに固定される。
信号ＲＤＰにより、同図上側のヒューズＦＵＳＥが切断
されていないと、欠陥救済が行われないことを意味し、
このとき信号ＸＲＤＪＢはロウレベルになる。ここで、
Ｊは０から１１を示し、冗長デコーダの数１２個に対応
ずる。欠陥救済があるとヒューズＦＵＳＥが切断されて
おり、信号ＲＤＰにより信号ＸＲＤＪＢがハイレヘルに
なる。
同図において上側のヒュースは、イネーブル用であり、
下側のヒューズは不良アドレスの記憶用である。欠陥敦
済時にイネーブル用のヒューズを切断させる。信号ＸＲ
ＤＪは、冗長デコーダＪにプログラムされたアドレスと
入力アドレスＸＯ〜Ｘｌｌが一致したときハイレヘルに
なる。同図において、信号Ｘ　Ｎ　Ｄ　０　．１〜ＸＮ
Ｄ２Ｊがソースに入力されるＭＯＳＦＥＴはＮチャンネ
ルＭＯＳＦＥＴである。信号ＸＲＤＪＢは、ブリチャー
シのときハイレヘルになり、アクティブ時に入力アドレ
ス信号ＸＯ−Ｘｌｌのうち、冗長デコーダＪに１　１　
７ プログラムされたアドレスと１ビットでも異なるものが
あると、すなわち、欠陥救済アドレスが選択されなかっ
たとき口ウレヘルになる。信号ＸＲＤＢＪは、上記全ビ
ット一致するとハイレベルのままになる。信号ＸＲＤＪ
は、プリチャージのときロウレヘルとなり、救済アドレ
スが選択されない場合はロウレベルのままとなる。
非救済時においては、イネーブル用のヒューズを切断し
ない。これにより、信号ＸＲＤＪＢはロウレベルに固定
され、信号ＸＲＤＪはロウレベルに固定される。信号Ａ
，Ｂ６及びＢ７は、冗長ワード線のテスト用に用いられ
る。テストモードのとき信号ＳＴＢをロウレベルにする
。これにより、Ｊ＝０．３，６．９の冗長デコーダを救
済状態とし、Ｘ６とＸ７の組み合わせ（０．０）（１０
）　　（０　　１）　　（１　　１）でアドレスヒュー
ズを等価的に切断状態にし、それぞれＸＲＯ−ＸＲ３の
４本の冗長ワード線に対応させ、冗長ワード線を選択で
きるようにする。このとき、Ｉ＝８〜１１のアドレス比
較回路では、入力アドレスに無関１　１　８ 係に一致状態とすることにより、上述のように１６個の
フロソク全てで冗長ワード線を選択するようにしている
。このようにするごとによって、ｌ６ブロックのうち１
ブロックでしが冗長ワード線のテストができなくなるの
を回避することができるものとなる。
この実施例では、冗長ワード線は必ずしもその全部が使
われるごのがなく、むルろ全部が使われないことの方が
多い。このことに着目し、この実施例では、上述のよう
に冗長デコーダを複数のメモリマットに設けられた冗長
ワード線の選択に対して共通に用いるものである。
この実施例では、ア１・レス比較回路が２個設けられる
。この理由は、下記の通りである。従来の冗長デコーダ
では１個のアトルス比較回路により一致のみの判定を行
い、一致したことを受けて通常のワード線の選択パスを
止めていた。この方式では、通常のワード線選択パスの
禁止のために１段論理とレーシング防止のためにタイミ
ングマージンが必要になる。そこで、この実施例では、
１ １９ 致検出用と不一致検出用の２個のアドレス比較回路を設
ける。一致検出があると冗長ワード線の選択を行い、不
一致検出があると通常ワード線の選択を行うようにする
。これにより、１段論理を減らし、かつ、従来のような
レーシングを起こすタイミング関係を無くし、ワード線
の選択動作を高速化することができるものとなる。
第３７図と第３８同には、ワード線と冗長ワード線の選
択を行うデコーダ回路の回路図が示されている。
第３７図の回路において、信号ＸＥはノーマル時でのワ
ード線選択タイミング信号である。上記イネーブル用ヒ
ューズを切断状態にしたとき、不良ワード線以外をアク
セスしたときは、信号ＸＲＤＯＢ−ＸＲＤＩＩＢの全て
がロウレヘルになる。
これに応じてＪ＝０〜１１のどの冗長デコーダもイネー
ブル用ヒューズＦＵＳＥを切断していない、言い換える
ならば、非救済のときには信号ＢＸＯかＢＸＯＢがロウ
レヘルになることより、信号ＸＥがハイレヘルにされる
。これと、信号ＢＸＯ１　２　０ Ｂ　Ｘ　ｌ　ニよりブリデコード信号ＸＫＤＢ．ＸＫＵ
Ｂ　（ＢＸＩＯ，ＢＸＩＯＢで上下に分かれる）が作ら
れる。信号ＷＣＫＤＢ，ＷＣＫＵＢは、これに対応する
ワード線クリア（ワード線の遠端）信号である。
第３８図の回路において、信号Ｘ　Ｒ　Ｅ　Ｌ　Ｂは、
１２個の冗長デコーダを３個づつ分けて作られる４本の
冗長ワード線の選択用の信号である。この信号と信号Ｂ
ＸＩＯ，ＢＸＩＯＢにより上下マットに対応して冗長ワ
ード線選択信号ＸＲＬＤＢＸＲＬＵＢ及び冗長ワード線
クリア信号ＷＣＲＩ、ＤＢ．ＷＣＲＬＵＢが作られる。
第３９図には、センスアンプを活性化させるタイミング
発生回路の一実施例の回路図示されている。
マット選択信号ＭＳＩと信号Ｒ３から第１段階の増幅動
作を行わせるタイミング信号ＰＮＩにより形成される信
号を受けてオン状態になるＮチャンネルＭＯ　Ｓ　Ｆ　
ＥＴにより接地電位が与えられ、第２段階の増幅動作を
行わせるタイミング信号Ｐ１２１ Ｎ２により形成される信号を受けてオン状態とになるＮ
チャンネルＭＯＳＦＥＴにより接地電位が与えられる。
マビット選択信号ＭＳＩと信号Ｒ３から第１段階の増幅
動作を行わせるタイミング信号ＰＰＩにより形成される
信号を受けてオン状態になるＰチャン不ルＭＯＳＦＥＴ
により動作電圧ＶＤＬが与えられ、第２段階の増幅動作
を行わせるタイミング信号Ｐ　Ｐ　２により形成される
信号を受けてオン状態になるＰチャンネルＭＯＳＦＥＴ
により動作電圧ＶＤＬか与えられる。
なお、図示しないが、接地電位あるいは動作電圧ＶＤＬ
を与えるＮチャンネルＭＯＳＦＥＴ，ＰチャンネルＭＯ
ＳＦＥＴのゲートを制御する回路の少なくとも最終段の
インハータの接地電位（Ｎチャンネル側）、動作電圧（
Ｐチャンネル側）は、上記センスアンプに与える接地電
位あるいは動作電圧ＶＤＬが与えられ、上記Ｎチャンネ
ルＭＯＳＦＥＴあるいはＰチャンネルＭＯ　Ｓ　Ｆ　Ｅ
Ｔをオフ状態とする場合、電源ノイズにより誤ってオン
状態にさせないよう電源線を共通化している。
１２２ 第１段階でオン状態になるＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴとはそのコンダクタンスが比
較的小さくされることによって比較的小さな電流を供給
するようにされる。第２段階でオン状態になるＮチャン
ネルＭＯ　Ｓ　Ｆ　ＥＴとＰチャンネルＭＯＳＦＥＴは
、比較的大きなコンダクタンスを持つようにされること
によって比較的大きな電流を供給するようにされる。
上記マット選択信号ＭＳＩ（ＩはＯＬ／ＯＲ〜３　Ｌ／
３　Ｒ）により、３２マビットのうちの４つのメモリマ
ットのセンスアンプが活性化される。
第４０図と第４１図には、メモリマットに設けられる制
御回路の一実施例の回路図が示されている。
第４０図の回路は、マット選択信号ＭＳＩＬ／Ｒと、信
号ＳＬ，ＳＲ及びロウ系のタイミング信号Ｒ１とＲ２か
ら以下の信号を形成する。ここでは、前述のような３２
マビットの中の１個のマット内の閉じた信号として説明
する。それ故、信号ＭＳ　Ｉ　Ｌ／Ｒ以外はサフィック
スＩを省略する。
上１　２　３ 記信号からは、Ｘデコーダプリチャージ信号ＸＤＰＬ／
Ｒ，Ｘデコーダ引き抜き信号ＸＤＧＬＢ／ＲＢ、相補デ
ータ線プリチャージ信号ＰＣＢを形成する。また、ワー
ド線駆動信号ＷＰＨＬ／Ｒや信号ＭＳＨは、前記ブート
ストラップ電圧ＶＣＨを動作電圧とするラッチ形態のノ
アゲート回路により信号のレベル変換が行われる。これ
らレベル変換された高レヘルの信号は、上記ブー１・ス
トランプ電圧ＶＣＨを動作電圧とするインバータ回路を
介して出力される。それ故、この実施例のメモリマット
においては、選択されるワード線は、ロウレベルの非選
択レヘルからいつきに上記昇圧された選択レベルに変化
する。これによって、従来のようにワード線選択信号を
用い、それを遅延させた信号との組み合わせによりブー
トストラップ電圧を得る構成に比べてワード線の選択動
作の高速化が可能になる。
第４１図の回路は、前記ブリデコード信号やＸデコーダ
プリチャージ信号ＸＤＰＬ／Ｒ，Ｘデコーダ引き抜き信
号ＸＤＧＬＢ／ＲＢから選択ざれ１２４ るワード線ＷＬ、冗長ワード線Ｒ　Ｗ　Ｌを形成するデ
コーダ及び駆動回路である。
ワード線駆動回路は、その動作電圧が前記のような昇圧
電圧Ｖ　Ｃ　Ｈを用いているので、前記のように選択ワ
ード線をロウレベルの接地電位ＶＳＳから昇圧電圧ＶＣ
Ｈまで直線的に立ち上げるものである。
選択信号ＭＳ｝｛とＳＬ及びＳＲにより形成されるシェ
アード線駆動信号ＳＨＬ／Ｒも上記同様な昇圧電圧ＶＣ
Ｈを動作電圧とするものである。それ故、センスアンプ
と選択される相補データ線との間では、スイッチＭＯＳ
ＦＥＴのしきい値電圧によるレベル損失なく信号の授受
が可能になるものである。
第４２図には、メモリセルアレイの一実施例の回路図が
示されている。
メモリセルは、情報記憶用のキャパシタとアドレス選択
用ＭＯＳＦＥＴとから構成される。アドレス選択用ＭＯ
ＳＦＥＴのドレインは、一対の平行に配置される相補デ
ータ線の一方に接続される。
１　２　５ アドレス選択用ＭＯＳＦＥＴのゲートは、ワード線に接
続される。情報記憶用キャパシタの他端（プレート）に
はプレーｌ・電圧が供給される。
同図には、一対の相補データ線と４本のワード線ＷＬＯ
ないしＷＬ３及び冗長ワード線ＲＷＬＯないしＲＷＬ３
が例示的に示されている。
ワード線と一対の相補データ線との間のオーハーラソプ
によるカソプリングは、コモンモードで相補データ線に
現れるので後述する差動センスアンプにより相殺できる
ものである。なお、相補データ線は、一定の間隔で交差
させられて入れ換えが行われるものである。このように
することによって、相補データ線相互のカップリングの
影響を除くことが可能になる。
上記ワード線の遠端側には、ワード線クリア用のスイッ
チＭＯＳＦＥＴが設けられ、前記のクリア信号ＷＣＬＯ
〜ＷＣＬ３及びＲ　Ｗ　Ｃ　Ｌ　Ｏ〜ＲＷＣ　Ｌ　３が
供給される。
シェアード線駆動信号ＳＨＬを受けるスイッチＭＯＳＦ
ＥＴを介して相補データ線は、センスア１　２　６ ンプの入出力ノードに結合される。センスアンプは、そ
の１つが代表として例示的に示されているように、Ｐチ
ャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　ＴとＮチャンネルＭＯＳ
ＦＥＴからなるＣＭＯＳインパ゛一夕回路の入力と出力
とを交差接続させて構成される。
なお、この実施例においてセンスアンプは上記のような
単位回路をいう場合と、このような単位回路のソースが
共通化されてなるメモリマ・ノト単位でみた場合とがあ
ることに注意されたい。
上記センスアンプにおけるＰチャンネルＭＯＳＦＥＴの
コモンソースＰＰには、前記のようなＰチャンネルＭ　
Ｏ　Ｓ　Ｆ　Ｅ　Ｔからなるパワースイッチを介して動
作電圧ＶＤＬの供給が行われ、ＮチャンネルＭＯＳＦＥ
ＴのコモンソースＰＨにハ前記のようなＮチャンネルＭ
ＯＳＦＥＴからなるパワースイッチを介して接地電位Ｖ
ＳＳの供給が行われることによってセンスアンプの増幅
動作が開始される。
この実施例では、４対の相補データ線を単位として４対
からなる入出力線１００，ＩＯＯＢない１　２　７ し１０３，ＩＯ３Ｂに接続させるカラムスイッチＭＯＳ
ＦＥＴが設けられる。それ故、上記４対のカラＪ、スイ
ッチＭ　Ｏ　Ｓ　Ｆ　Ｅ　ＴＯケーＩ・には、共通にＹ
（カラム）選択線ＹＳが接続される。これに対応して、
冗長データ線も４対から構成され、図示しないが４組設
けられ選択信号ＹＳＲＯないしＹＳＲ３が設けられる。
第４３図には、リフレソシｌ〜カウンタ凹路の・実施例
の回路図が示されている。
このＣＢＲカウンタ回路は、リフレソシュモードのとき
、ＲＡＳ信号に対応した信号ＲＦＤＢをクロソクとして
その計数動作い、リフレソシュアドレス信号ＡＲＪを形
成する。信号ＣＡＩは、キャリー人力信号であり、信号
ＣＡＪはキャリーアウト信号である。このような単位回
路を１２個縦列接続し、アドレス信号ＡＯないしΔ１１
に対応したりフレソシエアドレス信号ＡＲＯないしＡＲ
ｌ１を発生させる。この実施例ては、４０９６ビットス
キャンのりフレノシコ．動作が行われる。
第４４図には、ＣＡＳ系のコンｌ・ロール回路の１　２
　８ 一実施例の一部回路図が示されている。また、第７５図
には、ＣＡＳ系のアドレス選択動作の一実施例のタイミ
ング図が示されている。
ＣＡＳ　（カラムアドレスストローブ）信号は、ＣＭＯ
Ｓインバータ回路からなる入力回路に供給される。この
入力バッファ用のＣＭＯＳインバータ．回路は、前記同
様に約１．６■のようなロジンクスレソショルト電圧を
持つようにされる。その動作電圧■ＣＣは、上記口ジン
クスレッショルド電圧１．６Ｖの約２倍である３．３■
に設定され、ＴＴＬレベルの信号に対応している。信号
ＣＡＳは、それがロウレベルにされるとＹ系の回路の動
作が開始される。
上記入カパッファとしてのインバータ回路を通したＣＡ
Ｓ信号は、前記ＲＡＳ信号と同様な回路が用いられる。
ただし、ＲＡＳ回路の信号ＷＫＢに相当する信号は省略
され、回路の電源電圧ＶＣＣが定常的に供給される。
信号ＣＡＳから信号Ｃ１、Ｃ２が形成される。
信号Ｃ１は、後述するようにニフルカウンタ、信１　２
　９ 号ＤＯＥＸＷ３Ｂ．．Ｗ５Ｂや信号ＣＥの制御に用いら
れ、信号Ｃ２Ｂは、信号ＷＹＰの制御に用いられ、信号
Ｃ２ば信号Ｗ３Ｂ，ＹＬ及びＤＬ等の制御に用いられる
。信号ＣＥから信号ＡＣＩＢが形成され、それにより信
号ＹＰ及びＲＹＰが形成される。
信号ＡＣＩＢは、メインアンプ、Ｙデコーダ系の動作を
制御する信号であり、信号ＣＢにより発生される。この
信号ＡＣＩＢにより内部で１ショビットパルス（ＲＹＰ
，ＹＰ）を作りリードを行う。
信号ＹＰは、Ｙデコーダ系の動作制御信号であり、ライ
ト動作のときにも発生する。信号ＲＹＰはメインアンプ
の動作制御信号である。
第４５図には、Ｙアドレスバッファを構成する単位回路
の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号ＡＩと、信号Ｒ１
を受けるナンドケート回路は、入力バッファを構成する
。すなわち、ナンドゲート回路は、信号Ｒ１がハイレベ
ルになるとケートを開いて、外部端子ＡＩから供給され
るアドレス信号を内部１　３　０ に取り込む。この信号Ｒ１は、スタンハイ状態での電流
を低減するためのものである。すなわち、信号Ｒ１がロ
ウレベルにされるスタンバイ状態では、アドレス端子Ａ
Ｉの信号に入力回路が応答しなくされる。このようなゲ
ート機能を持つ入力バッファにおいても、そのロジンク
スレソショルド電圧は、前記のように約１．６■に設定
されるものであり、その動作電圧■ＣＣは前記のように
約２倍の３．３■に設定される。これにより、動作電圧
■ＣＣの中点にロシソクスレソショルド電圧が設定され
るから、動作電圧を効率よく使用でき入力レベルマージ
ンを大きくできる。
信号ＹＬにより出力ハイインピーダンス状態の制御が行
われる３状態出力回路は、上記アト゛レス信号ＡＩを取
り込む入カゲー１・回路とされる。アドレス信号の取り
込み信号ＹＬにより制御される上記同様な３状態出力回
路は、上記入カゲー１・回路を通したアドレス信号を受
けるＣＭＯＳインバータ回路の入力と出力との間の正帰
還ループを構成してアドレスラッチ動作を行う。このア
ドレス１ ３ １ ラッチ回路の出力からは、インハータ回路を通して、内
部アドレス信号ＢＹＩ、ＢＹＩＢが形成される。
上記内部アドレス信号ＢＹＩ、ＢＹＩＢと、信号ＣＢか
ら信号ＡＣｊＢが形成される。
信号ＹＬを発生させる回路は、第５４図に示されており
、この信号ＹＬの発生モードに応じてＹアドレスバッフ
ァは４つの動作モードをもつ。第１のモードはノーマル
モードであり、信号ＹＬがＣＡＳ信号に対応して変化し
、スタティソクカラム動作を可能にする。第２のモード
はニブルモードであり、このときには最初のＣＡＳ信号
により信号Ｙ　Ｌが形成されて取り込んだアドレス信号
を保持する。第３のモードはＣＢＲモードであり、この
ときにはＣＡＳ信号をυセットして後にロウレベルにす
ると信号ＹＬが発生されてアドレス信号の取り込みを行
う。第４のモードは、ＷＣＢＲであり、信号Ｒ１と信号
Ｙ　ＬＯ間で有効とされるアドレス信号をテストモード
を指定する信号として取り込むものである。
１　３　２ 第４６図ないし第４９図には、ｙ冗長回路及びブリデコ
ード回路の一実施例の回路図が示されており、データ線
、カラム選択線（以下、単にＹｓ線という場合がある）
やセンスアンプの不良救済を行うものである。この実施
例におけるＹ系の冗長回路の基本的な考え方は、前記Ｘ
冗長回路と同様である。
すなわち、ブロックは、Ｘ８〜Ｘｌｌにより分けられる
１６ブロックからなる。このうちＩブロックの不良デー
タ線が冗長データ線により救済される。したがって、ア
ドレス比較回路にはアドレス信号ＡＸ８Ｈ，ＡＸ８ＨＢ
−ＡＸＩ　Ｌ　ＡＸＩＩＢが入力される。
入出力線Ｉ／Ｏが４ペアあるのに対応して１つのカラム
選択線でば４ベアの相補データ線が選択される。このた
め、４ペアの相補データ線の単位で救済される。それ故
、アドレスＹＯとＹ１は縮退されるため、アドレスＹＯ
とＹ１に対応したヒューズは設けられない。また、×４
ビソ１・構成やニブルモードで縮退されるアドレスＹＩ
Ｏ　　Ｙｌ１　３　３ １に対応ずるヒューズも設けられない。したがって、１
ブロック内で冗長ＹＳ線は４本同時に出ることになる。
実際のレイアウトでは、１ブロックはワード線方向に４
分割（ＹＩＯ，Ｙｌｌ）され、チップ内に長手力向に分
散配置される。このことは、前記第４図に示したブロッ
クのアドレス割り付けから明らかであろう。
後述するような６４ビット同時テストモードでは、更に
アドレス￥２とｙ３も縮退される。しかし、アドレスＹ
２とＹ３に対応するヒューズも無くずと、ｌブロック内
で冗長ｙｓ線を１６本同時に出すことになる。すなわち
、冗長データ線が１６Ｘ４　（Ｉ／Ｏの数）一６４ペア
同時に救済される事になり、冗長データ線を多数用意し
なければならなくなるので効率が悪くなる。そこで、ア
ドレスＹ２とＹ３に対しては、６４ビット同時テスト時
に実際の相補データ線不良がある相補デーク線に対応ず
るＹＳ線のみ冗長ＹＳ線に切り換え、残りは通常のｙｓ
線を選択（アドレスＹ２とＹ３縮退による４ＹＳ線のマ
ルチ選択）を行う。これ１　３　４ により、ＹＳマルチ選択方弐の６４ビビットテストモー
ドを設けるにもかかわらず冗長データ線の数を４倍も用
意ずる必要がなくなる。
ＹＳ線は、上記のように複数のブロックにまたがってい
るため、もしＹＳ線不良が発生ずると同じＹＳ線に属す
る複数ブロックでデータ線不良となる。これを救済する
ために、ブロック毎に冗長デコーダを割り付けると、冗
長デコーダの数が多数になってしまい救済効率が落ちる
。これを防くために、ブロック分け用アドレスｘ８〜Ｘ
ｌｌには、それぞれヒューズを２個づつ設けており、下
側のヒューズＦ’　Ｕ　Ｓ　Ｅを切断すると、対応ずる
Ｘアドレスの比較を行わなくする。このようにして、例
えばｘ８、Ｘ９、ｘ１１の下側ヒューズＦＵＳＥを切断
すれば、１本のｙｓ線に属する８ブロックが縮退され、
１つの冗長デコーダで救済できるようになり効率向上が
図られる。同様に、センスアンプの不良に対しては、Ｘ
８のみ下側ヒュースＦＵＳＥを切断すれば、センスアン
プの左右のデータ線が１つの冗長デコーダで救済するこ
とがで１　３　５ きる。
第４６図において、上側回路は、イネーブルに対応し、
下側回路はアドレスＹ４ないしＹ９に対応している。第
４７図において、上側回路は、アドレスＹ２，Ｙ３に対
応し、下側回路はアドレスｘ８〜Ｘｌｌに対応している
。
ヒューズＦＵＳＥは、１ショソ｝〜パルスの信号Ｆ　ｔ
Ｊ　Ｓによりオン状態にされるＭ．　Ｏ　Ｓ　Ｆ　Ｅ　
Ｔを通してイニシャライズが行われ、ヒューズＦ　Ｕ　
Ｓ　Ｅが切断されているとインハータ回路の出力ハイレ
ベルによりオン状態になるＭＯＳＦＥＴによって接地電
位に固定される。ヒュースＦＵＳＢが切断されていない
と、それによりインパータ回路の入力はハイレヘルに固
定される。
敦済時において、冗長デコーダにプログラムされたアド
レスと入力アドレスとが一致すると、信号ＲＤＪがハイ
レヘルになり、不一致であると信号Ｒ　Ｄ　Ｊ　カロウ
レベルになる。非救済時におイテは、信号ＲＤＪはロウ
レヘルに固定される。
６４ビット同時テスト時において、信号ＹＭＢ１　３　
６ がロウレベルに、信号ＹＦＩＪ，ＹＦＩＪＢはアドレス
Ｙ２とＹ３に対応ずるヒューズの状態を出力する。アド
レスＹ２とＹ３はアドレス比較されない（縮退される）
。冗長データ線のテス１・のとき、アドレスＸ８〜Ｘｌ
ｌは縮退される。アドレスＹ２とＹ３の状態が（０，Ｏ
）（Ｌ　　Ｏ）（０．１）（ｉ　　ｌ）に対応して、Ｊ
＝０．　　３，　　６．　　９の冗長デコーダが救済状
態となり、４本の冗長ＹＳ線に対応している。このこと
は、前記Ｘ冗長回路と同様な構成である。
第４８図において、信号ＲＤＯ〜ＲＤ２、Ｒ　Ｄ３〜Ｒ
Ｄ５、ＲＤ６〜ＲＤ８及びＲＤ９〜ＲＤＩ１のそれぞれ
に対応して冗長ＹＳ線選択信号ＹＲＤＯＢ〜ＹＲＤ３Ｂ
が形成される。
信号ＹＲＤは、それがハイレベルにされると冗長選択時
に通常のＹＳ線の選択を禁止する。ただし、６４ビット
同時テスト時には、信号ＹＭＢのロウレベルにより、信
号ＹＲＤはロウレヘルに固定され、通常のＹＳ線も同時
に選択される。
信号ＲＡＯＪＢ−ＲＡ３ＪＢは、アドレスＹ２１　３　
７ とＹ３に対応したヒューズＦＵＳＥの状態をモニタする
。ノーマルモードでは、信号ＹＭＢのハイレベルにより
ハイレヘルに固定される。６４ビソ１・同時テスト時に
は、救済アドレスか選択された時信号ＲＤＪのハイレベ
ルによりアドレスＹ２とＹ３のヒューズの状態をデコー
トして、どれか１つの出力がロウレベルにされる（不良
アドレスのＹ２，Ｙ３のグリデコート信号に相当する）
。
信号ＲＹ２ＯＢ−ＲＹ２３Ｂは、Ｊ＝０〜ｌ１の１２組
の冗長デコーダのうち、たまたまＹ２とＹ３を除くアド
レスが一致して、Ｙ２とＹ３のみ異なるアドレスか救済
されていた時、信号ＲＹ２０Ｂ〜ＲＹ２３Ｂのうち２本
以上をロウレベルにすることができるようにＪ＝Ｏ〜］
１のＯＲ（オア）論理を採るものである。すなわち、例
えばア１・レスＹ２とＹ３で縮退される４本のＹＳＷＡ
のうち２本が救済されていた場合、その２本を冗長ＹＳ
線へ、残り２本は通常のＹＳ線に振り分けるために用い
られる。
また、冗長ＹＳ線のチェノクのために、言い換１　３　
８ えるならば、テストモードにおいて冗長ＹＳ線を選択し
て、そこに設けられたメモリセルへの書き込み／読み出
しテストを行うようにするため、アドレス信号Ｘ８ない
しＸｌｌのどのアドレス指定に対しても冗長ＹＳ線（Ｙ
ＳＲＯ〜ＹＳＲ３）が選ばれることが必要になる。また
、冗長ＹＳ線の指定用にアドレス信号Ｙ２とＹ３の２ビ
ソｌ・が用いられる。すなわち、｝言号Ｂｌ　　（１＝
２．３）とＡ　（Ｌ＝８．９．１０．１１の冗長デコー
ダに対応）にＳＴＢ　（冗長テスト信号）又はＶＣＣが
供給される。これにより、不良アドレスのヒューズを切
ドすることなく、上記のテストモード時のアドレス信号
により等価的にヒューズを切断したのと同様となり、上
記アドレス指定された冗長ＹＳ線の選択動作を行うこと
ができるものとなる。この回路は、基本的には前記Ｘ系
の冗長回路と同様であるので、各信号の詳細な説明を省
略する。
この発明に係る欠陥救済法を別の観点から説明すると、
以下の通りである。
第９１図（Ａ）には、上記Ｙ系の多重選択によ１　３　
９ る多ビット同時テストモードのときの欠陥教済の一例を
別の観点から説明するための概念図が示されている。
同図においては、横軸がＸアドレスを示し、縦軸がＹア
ドレスを示している。この実施例のように約１６Ｍビッ
トのような記憶容量を持つＲＡＭを構成する場合、Ｘは
４０９６アドレス、Ｙも４０９６アドレスからなる。従
来の欠陥，１′！ｉ済技術では、Ｘ及びＹの１つの不良
アドレスに対して冗長回路に切り換える。それ故、例え
ば、Ｙ系の１つのアドレスに欠陥が存在すると、それに
設けられる４０９６個のメモリセルが結合されるビット
線のアクセスを禁止し、４０９６個のメモリセルが同様
に結合された冗長ビット線に切り換える構成となるもの
である。これでは、冗長回路の規模が大きくなるため、
同図の実施例ではＸ系のアドレス上位２ビットと、Ｙ系
のアドレスの上位２ビットを用いてＸ及びＹアドレスを
４分割づつすることによりｌ６のメモリブロックに分割
し、各ブロック単位でデータ線を指定できるようにする
もの１　４０ である。
また、上記のような多ビビット同時テストのときあるい
はＹ系のアドレスの上位２ビットを縮退させ×４ビット
構成とした時にはＹ系が多重選択される。したがって、
その中に１つでも欠陥が存在する場合、従来の欠陥救済
法では、全部を冗長回路に切り換えるものである。それ
では、Ｙ系の多重選択テスト用あるいは×４ビソ１・構
成用のためだけに欠陥の存在しないビット線も冗長ビッ
ト線に切り換えることが必要になる。そこで、同図に点
線で示すようにＹ系を４アドレス同時に選択するとき、
欠陥ビソｌやＹＳ選択線が存在するブロックだけ冗長ビ
ット線Ｒ　Ｂ　Ｌに切り換え、同時選択される残り３ア
ドレスに対応したビット線はノーマルビット線ＮＢＬを
選択ずるようにずるものである。なお、上記のようなブ
ロック構成により、Ｘアドレスにより分割される他のメ
モリブロックはビット線が非選択になるものである。こ
のような構成により、欠陥が存在するもののみが冗長ピ
ント線に切り換えられるから、用意する冗長１　４　１ ビット線を大幅に少なくできるものである。
第９１図（Ｂ）には、上記ノーマルモードのときのビソ
ｈｍの欠陥救済の他の一実施例を説明するだめの概念図
が示されている。
同ＩＤ　（Ｂ）の例では、同じＹアドレスに属するピン
ト線のうち、Ｘアドレスにより分割される４つのブロッ
クのうち、欠陥が存在するブロックのみが冗長ビット線
ＲＢＬに切り換えられ、他のブロックはノーマルビット
線ＮＢＬが選択される。
このようなブロック単位での欠陥救済により、用意する
冗長ビット線あるいはＹＳ選択線を少なくすることがで
きるものである。
第９１図（Ｃ）には、上記ノーマルモードのときのワー
ド線の欠陥数済の他の一実施例を説明するための概念図
が示されている。
同図（Ｃ）の例では、同しＸアドレスに属するワード線
のうち、Ｙアドレスにより分割される４つのブロックの
うち、欠陥が存在するプロ・ノクのみが冗長ワード線Ｒ
ＷＬに切り換えられ、他のブロックはノーマルワード線
ＮＷＬが選択される。
１　４　２ このようなブロック単位での欠陥救済により、用意する
冗長ワード線を少なくすることができるものである。た
だし、この実施例のようなＸアドレス信号がＹアドレス
信号に先行して多重化されて入力されるＤＲＡＭでは、
上記Ｙアドレス信号をそのまま利用することができない
。そこで、内部でＹアドレスと等価なブロックアドレス
ともいうべきアドレスを前記同様なヒューズ手段を用い
ること等によりプログラムしておくごとによって上記同
様な欠陥救済法を実現できるものである。
第４９図には、メインアンプの選択信号を形成する回路
を含むＹ系の一部ブリデコーダ回路の一実施例の回路図
が示されている。
信号ＡＳＫ　（ＡＳＯ〜ＡＳ３）は、１群のメンアンプ
選択（４ベアのＩ／Ｏ線のうちの１ペア選択）を行う。
信号ＡＹ　２　０　Ｕ／Ｄ−ＡＹ　２　３　Ｕ／Ｄは、
アドレスＹ２とＹ３のプリデコートを行う。
アト゛レスＸ１０により上下マットに分けられている。
６４ビット同時テスト時には、信号ＹＭＢで上記Ｙ２と
Ｙ３のプリデコードが無視され、第４１　４　３ ８図の信号ＲＹ２　０Ｂ−ＲＹ２　３Ｂがそのままの論
理で出力される。
信号ＹＯＵＢ−Ｙ３ＵＢ，ＹＯＤＢ−Ｙ３ＤＢは、アド
レスＹ４とＹ５をプリデコードし、信号ＹＰに従って出
力されるブリデコード信号であり、データ線選択タイミ
ングとされる。信号ＣＢは、そのリセビットタイミング
を規定するものである。
信号ＹＯＵＢ−Ｙ３ＵＢ．．ＹＯＤＢ−Ｙ３ＤＢは、信
号ＹＲＤがハイレヘルのときにはハイレベルとなり通常
のＹＳ線を選択を禁止する。
６４ビビット同時テス１・時には、アドレスＹ２とＹ３
で縮退されるＡＹＳ線が非救済なら、信号ＡＹ２０Ｕ／
Ｄ〜ＡＹ２３Ｕ／Ｄの４本かハイレベルとなり４本のＹ
Ｓ線が選択されるが、救済さていると対応するＡＹ２０
Ｕ／Ｉ）〜ＡＹ２３Ｕ／Ｄのうち１本〜４本が出力され
ず、代わって冗長ＹＳ線が１本〜４本選択され、冗長Ｙ
Ｓ線と通常ＹＳ線とが同時に選択される。ＡＹ６０Ｕ／
Ｄ〜ＡＹ８３Ｕ／Ｄは、アドレスＹ６〜Ｙ９のブリデコ
ード信号である。信号ＹＲ　Ｏ　Ｕ／ＤＢ−ＹＲ　３　
Ｕ１　４　４ ／ＤＢは、冗長ＹＳ線を選択する。これは、信号Ｙｏｕ
／ＤＢ〜Ｙ　３　Ｕ／Ｄ　Ｂに対応ずる。
第５０図には、Ｙデコーダの単位回路と冗長ＹＳ線選択
回路が示されている。
上記のようなブリデコード信号は、３人力のナンドゲー
ト回路によりデコードされる。このデコード出力とＹ選
択タイミング信号ＹＫＵＢ　（Ｋ＝０〜３）とはノアゲ
ート回路に供給され、それぞれのノアゲート回路からカ
ラム選択信号ＹＳＯ〜ＹＳ３が形成される。前記冗長デ
コーダ回路により形成された信号から冗長用のカラム選
択信号ＹＳＲＯ−ＹＳＲ３が形成される。
第５１図には、ニブルカウンク回路の一実施例の回路図
が示されている。
ノーマルモードでは、内部アドレス信号ＢＹ■に対応し
たアドレス信号ＮＡＫが出力される。ニブルモードでは
、第１サイクルの内部アドレス信号ＢＹＩを初めにカウ
ントアンプする。×４ピント構成でメモリアクセスを行
うとき、スイッチの形態で示したマスタースライスによ
って信号ＮＡ１　４　５ Ｋはハイレベル（ＶＣＣ）に固定される。
第５２図には、Ｙ系の制御信号を形成するコントロール
回路の一実施例の回路図が示されている。
信号ＭＡは、メイアンプ動作制御信号である。
信号ＤＳはメインアンプのデータの出力を制御する信号
である。信号ＭＡは、信号ＡＣＩＢ　（ＲＹＰ）の発生
に伴い発生する。信号Ｒ１ば、メインアンプのリセビッ
トタイミングを決める。
信号ＤＳは、信号ＭＡにより発生する。信号Ｃ１とＲ１
は、そのリセビットを行うものである。
すなわち、メインアンプのデータ出力の制御は、ＲＡＳ
とＣＡＳとの両方のハイレヘルでリセビットするもので
ある。
信号ＷＲは、リード／ライ１・の判別信号である。
初段を信号Ｒ１により制御し、スタンハイ状態での消費
電流の低減を図っている。
信号ＤＯＥは、テータ出力バッファを制御するものであ
り、リードモードのとき発生される。×１ビット構成の
場合、信号Ｃ１とＷＲとの論理積により発生される。×
４ヒソ１・構成のときには、１　４　６ 出力イネーブル信号ＯＥ−Ｃｌ・ＷＲの論理積により発
生させられる。ｔＯＥＨ　　（信号ＷＥからの信号ＯＥ
ホールド時間）対策のためにＷＥ系信号ＤＬにより、制
御信号ＯＥのラッチを行うようにするものである。
第５３図には、動作モードの判定回路の一実施例の回路
図が示されている。
信号ＲＮ，ＲＦと信−ｑＷＮ，ｗＦは、ノーマル動作、
ＣＢＲ動作、ＷＣＢＲの動作の制御を行う。
信号ＲＮとＲＦは、信号ＣＥ及びＹＥの制御を行い、信
号ＣＲＢとＬ　Ｆ　Ｂは、テスト系回路の制御、具体的
にはＷＣＢＲ時のアドレスのセビット／リセットを制御
する。
第５４図には、Ｙ系のコントール回路の一部の実施例回
路が示されている。
信号ＹＬは、前記第４５図に示すようなＹアドレスバッ
ファに対してアドレスのラッチを行わせるものである。
前記のように各動作モードによってその発生タイミング
等が異なる。その動作波形の一例が第７７図に示されて
いる。
１　４　７ 高速ベージモード（ノーマルモード）に対応してＣＡＳ
に同期してＹアドレスのラッチを行わせる。ニブルモー
ドに対しては、ＲＡＳサイクルの期間中Ｙアドレスをラ
ソチする。この理由は、ニブルモードでは、ニブルカン
タでアドレス信号が生成されるからである。スタティッ
クカラムモードでは、ライト時のめＹアドレスをラソチ
する。
ＣＢＲ時のカウンタテスＩ−モードのとき、Ｙアドレス
をラッチする。ＷＣＢＲモードのときには、ＲＡＳサイ
クル期間中Ｙアドレスをラソチするものである。
信号ＤＬは、データ人カバッファのデータのセットアッ
プ／ホールドを制１ヰする。高速ページモードやニブル
モードでは、ＣＡＳがロウレベル、かつＷＥがロウレベ
ルによリセットし、ＣＡＳのハイレベルによりリセット
する。スタティソクカラムモードでは、Ｃ　Ａ．　Ｓの
ロウレヘル又はＷＥのロウレベルによりセビットし、ラ
イト動作の終了でリセソ１・する。
信号ＯＬＢは、ライトしたデータがＤＯに出力１　４　
８ しないようにラッチを行う信号である。これは、リード
・モディファイ・ライト動作に対応している。スタティ
ソクカラムモードではｔＷｏｌ＋　　（信号ＷＥから出
力ホールド時間）に対応している。
第５５図と第５６図には、ＷＥ系のコントール回路の一
部の実施例回路が示されている。
第５５図において、ＷＥ　（ライトイネーブル）信号は
、ＣＭＯＳインバータ回路からなる入力回路に供給され
る。この入力バッファ用のＣＭＯ　Ｓインバータ回路は
、前記同様に約１．６■のようなロジックスレッショル
ド電圧を持つようにされる。
この実施例のＤＲＡＭにおける周辺回路用の電源電圧Ｖ
ＣＣは、上記口ジンクスレソショルド電圧１．６Ｖの約
２倍である３．３■に設定され、ＴＴＬレベルの信号に
対応している。
信号Ｗ１とＷ２は、ライ１・動作を制御するものである
。スタンバイ状態のときＷ１とＷ２はロウレベルにされ
る。動作時には、信号ＷＥの変化にに同期して変化する
。信号Ｗ１は、ＲＡＳ／ＷＥ論理制御（ＷＮ／ＷＦ）を
行い、信号Ｗ２はＣＡ１　４　９ Ｓ／ＷＥ論理制御を行う。ｔＡｓｃ　　（カラムアドレ
スセソ１・アップ時間）ｆ！保のためライトセ・ビット
を遅らせている。信号Ｗ３Ｂは、信号Ｗ２により形成さ
れた１ショビットパルスであり、これより信号Ｗ４Ｂが
形成される。
第５６図において、信号ＷＹＰは書き込み信号がデータ
入力バッファから入力出力線Ｉ／Ｏに伝えられるまでの
制御を行い、ＷＹＰＢは書き込み信号が入出力線Ｉ／Ｏ
からビット線に伝えられるまでの制御を行う。
信号ＩＯＵば、ライト動作後の入出力線■／○のプリチ
ャージを行う。これは次のリードサイクルに対応するた
めである。信号ＷＬはスタテイ・ノクカラムモードの時
のアドレス、データのラッチを行うものである。第７６
図には、ライト動作の一例のタイミング図が示されてい
る。
第５７図には、データ人力バッファの一実施例の回路図
が示されている。
入力回路は、ナンドゲ−ｌ・回路により構成され、前記
他の入力回路と同様なロシソクスレソショル１　５　０ ド電圧を持つ。このゲートの制御信号Ａは、×１ビット
構成では、４つの入力バッファのうち１つが信号Ｒｌと
なり、残り３つは回路の接地電位■ＳＳが与えられるこ
とによって、実質的に無効にされる。×４ビット構成と
して用いるときには、信号Ａは４つの入力バッファの全
部に対応して信号Ｒ１とされる。動作状態にされる人カ
バッフプの人力部にナントゲート回路を用い、それに信
号Ｒ１を供給するのは、前記同様にスタンバイ状態での
電流消費を低減させるためである。信号ＤＬにより、書
き込みデータのセットアップ／ホールドの制御が行われ
る。
信号ＭＫＩは、×４ビット構成時にライトマスクモード
の制御に用いられる。信号ＲＡＳセットのときの信号Ｄ
ＱＩ−ＤＱ４のデータにより、ライ１・／非ライトの制
御を行う。信号ＤＩ（０〜３）は、更にニブルアドレス
ＮＡＩ単位に分割される。
第５８図には、メインアンプの制御回路の一実施例の回
路図が示され、第５９図にはメインアン■ ５ １ プの一実施例の回路図が示されている。
信号ＲＭＡはメインアンプの動作を制御するタイミング
信号である。信号ＷＭＡは、データ人カバッファから人
出力線Ｉ／Ｏへの信号伝達（ライト動作）を制御する。
信号ＩＬＡｉ３〜ＩＬＣｉ３は、入力出力線Ｉ／Ｏのプ
ルアップを行うものであり、信号ＩＯＩＪは入出力線Ｉ
／Ｏをショートする信号である。
ノーマルモードでは、信号ＨＭＡにより１個のメインア
ンプを動作させる。１つのテストモードでは、信号ＴＢ
により１６個のメインアンプが一斉に動作状態になり１
６ビノトの一括比較動作が行われる。さらに、別のテス
トモードでは、信号ＴＥとＹＭＢにより、ＹＳ＆１をマ
ルチ選択させることにより、６４ビットの一括比較動作
が行われる。第８９図（Ａ）には、一対のメインアンプ
による４ビット並列テストを例にしてマルチビットテス
トの原理を説明する回路図が示されている。
すなわち、同図の例に従って前記１６個のメインアンプ
を８対に分け、それらの一対に対応する２１　５　２ つのＩ／Ｏ線ペアのそれぞれに４本のＹＳ線でマルチ選
択された４ビビットづづの２つのＩ／０１ペアで合計８
ビソＩ・からなる読み出しデータを上記８対のメインア
ンプにパラレルに送出させるごとによって全部で６４ビ
ッｌ・のマルチテストを行うものである。
第８９図（Ａ）を例にして説明すると、一対のメインア
ンプＭＡの一方の入力には、４ビットからなる読み出し
信号に対応した相補ビビット線ＢＬ１とＢＬＢＩないし
ＢＬ４とＢＬＢ４とがＹスイッチＭＯＳＦＥＴと入出力
線Ｉ／Ｏ及びＩ／ＯＢとをそれぞれ介して共通に接続さ
れる。上記一対のメイアンプＭＡの他方の入力には、基
準電圧■Ｒがそれぞれ供給される。この基準電圧ＶＲは
、同図（Ｂ）の波形図に示すように、ハイレベルの読み
出し信号と１ビット不一致の時の信号との中間レベルに
設定される。すなわち、同図のように相補ビットＢＬＩ
とＢＬＢ　１が同図のように論理″０″　（ＢＬＩがロ
ウレベル“Ｉ４”でＢＬＢＩがハイレベル“Ｈ″）であ
ると、入出力線Ｉ　／　Ｏ　（７）１　５　３ レベルは、プルアップＭＯＳＦＥＴ　（Ｍｌ）に対して
ＹスイッチＭＯＳＦＥＴ　（Ｍ２）及びセンスアンプの
ＭＯＳＦＥＴ　（Ｍ３）が接続される分だけ、そのコン
ダクタンス比にしたがって同図に点線で示すように低い
レベルにされる。それ故、上記基準電圧ＶＲは、上記プ
ルアップＭＯＳＦＥＴ（Ｍ１）に対して、ＹスイソナＭ
ＯＳＦＥＴ　（Ｍ２）を２個、センスアンプのＭＯＳＦ
ＥＴ　（Ｍ３）を２個直列接続して、上記ハイレベルと
１ビット不一致時のロウレヘルとの中間レベルにされる
。それ故、第８９図に示した実施例では、全ビット論理
“１”を書き込んで１ビットでも論理“０″があると、
一対のメインアンプのうち入出力線Ｉ／Ｏに対応したメ
ンアンプの出力信号がハイレベルからロウレヘルに変化
し、入出力線■／ＯＢに対応したメンアンプの出力と同
じ口ウレベルになってエラーを検出する，，上記の場合
とは逆に、４ヒット全部に論理“′０′゛を書き込んで
それを読み出と、全ビット論理“０゛が読み出されると
上記の場合とは逆に入出力％？ｉｌ／ＯＢ側がハイ１　
５　４ レベルになり、上記のように１ビットでも不一致がある
と入出力線■／○Ｂのレベルが上記同様に低くされるた
め、一対のメインアンプのうち入出力線Ｉ／ＯＢに対応
したメンアンプの出力信号がハイレベルからロウレヘル
に変化し、入出力線Ｉ／Ｏに対応したメンアンプの出力
と同じロウレベルになってエラーを検出する。なお、全
ビッｌ・が一敗のときには、一対のメインアンプの出力
は、ハイレベルとロウレベルに分かれるものとなる。
このようなマルチビットテストにおいて、例えば第８９
図のような状態にあるとき、入出力線■／ＯＢには、３
つのセンスアンプの出力のロウレベルが供給されること
によって、比較的低いレベルにされる傾向にある。これ
により、不良読み出しが有ったビット線ＢＬＢＩには、
入出力Ｉ／ＯＢのロウレベルが伝えられ、センスアンプ
ヲ逆転させて不良読み出しのビンＩ・線に正常データを
書き込んでしまう虞れがある。
この対策として、上記マルチピットテトスモードのとき
には、プルアソプＭＯＳＦＥＴ　（Ｍｌ）１　５　５ のコンダクタンスを大きくさせる。具体的にはマルチビ
ントテストモードのとき、その信号によりオン状態にさ
れるプルアップＭＯＳＦＥＴを設けるようにする。これ
により、入出力線■／○と■／ＯＢのロウレベルの落ち
込みを低くして上記のような誤書き込みを防止すること
ができる。
あるいは、上記のようなマルチビットテストのときには
、その制御信号によってオン状態にされるスイッチＭＯ
ＳＦＥＴによって、動作電圧をＶＣＣから約５Ｖのよう
なＶＣＣＥ又は昇圧電圧ＶＣＨに切り換えるようする。
この構成では、上記電圧切り換え相当分だけ入出力線の
レヘルを相対的に高くできるから、上記のようなロウレ
ベルによる誤書き込みが防止できる。
また、プルアップＭＯＳＦＥＴのしきい値電圧を低しき
い値電圧とし、入出力線のプルアップレベル（バイアス
レベル）その分高くするようにしてもよい。すなわち、
この実施例のように約３．３■のような低電圧ＶＣＣで
動作する場合、プルアップＭＯ　Ｓ　Ｆ　ＥＴのしきい
値電圧が大きいと、上１　５　６ 記プルアップレベルが低くなり、誤書き込み防止のため
のロウレベルマージンが小さくなるからである。
第５４図に示した実施例では、木来上記２つのメインア
ンプにそれぞれ接続される２つのＩ／Ｏ線ペアをトルー
（　Ｔ　ｒｕｅ）どうし、パアー（　Ｂ　ａｒ）どうし
接続して、２つのメインアンプを上述した形態に共用し
ている。これによりメイアンプの数が倍に増加すること
を防いでいる。それぞれのＩ／　Ｏ　１１ｉ’ｉペアで
４ビソ１・、合計８ビットを上記８対のメイアンプで比
較し、６４ビビット同時テストを実現している。
上記のようなマルチビットテストの採用によって、約１
６Ｍビントのような大記憶容量を持つＲＡ．Ｍのテスト
時間の短縮化を図ることができるものとなる。
ライトモードのときには、信号ＷＭＡによりデータ入力
バッファからの信号を上記入出力線■／０に供給すると
同時に、信号ＲＭＡによりデータをメインアンプにもラ
イトする。これはニブルモ１　５　７ 一ド、高速ページモードに対応するものである。
第６０図には、メインアンプのデータの出力制御回路の
一実施例の回路図が示されている。
メインアンプの出力群ＭＡｉＯ〜ＭＡ＋３、ＭＡｉＯＢ
−ＭＡｉ３Ｂのうちの一対はメインアンプ選択アドレス
ＡＳＯ−ＡＳ３によって選択され、さらにニブルアドレ
スＮＡｉによって選択された出力群が信号ＤＳにより出
力ＷＡＭＯ　ｉ　Ｂ，　ＭＯ　＋に送出される。このよ
うにして、１６個のメインアンプのうち１つのメインア
ンプが選択される。
×４ビット単位での出力のとき、ニブルアドレスＮＡｉ
はハイレベルに固定される。
｛Ｓ号ＤＳは高速ページモードのとき、ＲＡＳ・ＣＡＳ
リセットでリセビットされる。ニブルモードでは、第１
サイクルで４個のメインアンプにデータを入れ、第２サ
イクルからは取り込んだデータをメインアンプから出力
させるだけでよいので信号ＤＳはハイレベルのままにな
っている。
信号ＴＥが形成されるテストモードでは、４個のメイア
ンプのデータを比較回路（ナンドゲー１５８ ト）を通して１個の出力信号ＭＯｉにまとめる。
第６１図には、メインアンプの出力制御回路の一実施例
の回路図が示されている。
信号ＯＬＢは、データ出力バッファへのデータ出力を制
御する。リード・モディファイ・ライ１・でのデータラ
ソチを行う。信号ＴＥによりテストモードのとき１６個
のメインアンプを全て活性化し、その出力信号ＭＯＯ〜
ＭＯ３ないしＭＯＯＢ〜ＭＯ３Ｂにデータを出力させる
。この比較出力方式としては、２値と３値がある。
２値方式では、オール論理“１′゜又は論理“０”のと
きには出力ＤＯ／ＤＯＢにハイレベル／ロウレベルを出
力し、フェイルのときにはロウレベル／ハイレベルを出
力させる。３値方式ではオール論理ｕ１″のときには出
力Ｄ　Ｏ／Ｄ　Ｏ　Ｂにハイレベル／０ウレベルを出力
し、オール論理“０”のときにはロウレベル／ハイレベ
ルを出力し、フェイルのときにはロウレベル／ロウレベ
ルを出力させる。
信号ＴＷがハイレヘルのときには上記２値出力１　５　
９ 方式になり、信号ＴＷがロウレヘルのきには上記３値出
力方式となる。
第６２図には、データ出力パソファの一実施例の回路図
が示されている。
データ出力パッファは、その入力部にレベル変換回路が
設けられる。前述のように内部回路は、降圧された電圧
ＶＣＣにより動作している。それ故、メインアンプを通
して伝えられた読み出しデータは動作電圧■ＣＣにより
形成されている。信号ＤＯＥによりナンドゲート回路を
通したデータは、外部から供給された電源電圧ＶＣＣＢ
により動作するラッチ形態のノアゲート回路にレベル変
換される。このようなレベル変換回路を設けて、Ｎチャ
ンネルＭＯＳＦＥＴからなるプソシュプル出力部を駆動
することにより、ハイレヘル側の出力レベルを高くでき
るとともに、駆動信号の振幅が大きくなるので高速化が
可能になる。
上記出力部には、出力部ＭＯＳＦＥＴのゲートを制御す
るＭＯＳＦＥＴと抵抗素子が設けられる。
電源電圧ＶＣＣＥ側の出力ＭＯＳＦＥＴのゲート１６０ とソースとの間に設けられ、そのゲートに定常的に接地
電位■ＳＳが与えられたＭＯ　Ｓ　Ｆ　ＥＴのしきい値
電圧を、上記出力ＭＯＳＦＥＴのしきい値電圧より低く
する。これにより、出力端子ＤＯＵＴが負の電位になっ
たとき、上記低いしきい値電圧を持つＭＯ　Ｓ　Ｆ　Ｅ
Ｔがオン状態になって出力ＭＯＳＦＥＴのゲートとソー
スを短絡する。これにより、上記のような負電圧によっ
て出力ＭＯＳＦＥＴがオン状態になることはない。
また、上記出力ゲート回路を通した比較的早いタイミン
グで動作する出力回路が別に設けられ、これにより出力
信号の立ち上がりと立ち下がりタイミングが早くされる
。そして、レベル変換回路を通したデータを受ける出力
回路により規定されたレベルまで変化させる。このよう
な構成を採ることによって、高速化を図りつつ出力レベ
ルを比較的長い時間を持って直線的に変化させることが
でき、出力信号のレベルの変化に伴う電源線や接地線に
発生ずるノイズレベルを小さくすることができる。
１　６　１ 第６３図と第６４図には、テスト回路の一実施例の回路
図が示されている。
ＷＣＢＲのタイミングによりテストファンクションのセ
ットが行われる。このＷＣＢＲにより、取り込まれたア
ドレスに対応したテスト信号を出力する。上記ＷＣＢＲ
により信号ＬＦＢが形成され外部アドレス信号の取り込
みが可能になる。
信号ＦＲは、電源投入時に全てを論理“′０′゛にリセ
ットする。
テストファンクションのリセビットはＲＡＳオンリーリ
フレソシュ、ＣＢＲリフレソシュサイクルにより信号Ｆ
ＲをＲＡＳ信号のプリチャージ期間にハイレヘルとする
ことでアドレスを全て論理“０″にリセビットすること
により行われる。
テストモードは、アドレス信号ＹＯないしＹ３に対応す
るＡＰＩないしＡＦＬの４ビットの組み合わせから形成
される信号ＦＭＮＢに応じて以下の各モードが用意され
ている。（１１Ｘ１６ビビットテスト、（２）　Ｘ　６
　４ビビットテスト、（３）内部電圧ＶＣＣを外部電圧
ＶＣＣＢに切り換える。（４）内部電圧■１　６　２ ＣＣモニタ、（５）内部電圧ＶＤＬモニタ（６１　２　
０　４　８リフレソシュ（８　１　９　２ビット動作）
　、（７）冗長エリアテスト、（８）高速化テスＩ・か
ある。
第６５図には、動作モートを指定ずる制御回路の一実施
例の回路図が示されている。
ポンディングパソドＦＰＯとＦＰＩに対してハイレベル
／口ウレベル及びハイインピーダンスを選ぶことによっ
て、その組み合わせから、アルミマスタースライスによ
って指定される×１ビソ１一構成と×４ビソｌ・構成に
応じてそれぞれに以下のようなモードが設定される。
×１ピント構成のとき、バソドＦＰＯとＦ　Ｐ　１が共
にハイインピーダンスのとき信号ｓＣとＮＢが共にロウ
レベルになって高速ページモードが指定される。パソド
Ｆ　Ｉ）　Ｏをロウレベルとし、パソドＦＰＩをハイイ
ンピーダンスとすると、信号ＳＣがハイレベルになりス
タティックカラムモードが指定される。パソドＦ　Ｐ　
Ｏをハイインピーダンスとし、パソドＦ　Ｐ　１　ヲハ
イレベル（Ｖ　Ｃ　Ｃ　Ｂ’）にすると、信号ＮＢがハ
イレベルになりニブルモ１　６　３ ードが指定される。
×４ビッ１・構成のとき、パビットＦＰＯとＦＰＩが共
にハイインピーダンスのとき信号ＳＣとＮＢが共にロウ
レヘルになって高速ベージモードが指定される。パソド
ＦＰＯをロウレヘルとし、パソドＦＰＩをハイインピー
ダンスとすると、信号ＳＣがハイレベルになりスタティ
ソクカラムモードが指定される。パソドＦＰＯをハイイ
ンピーダンストシ、パビットＦＰＩをハイレヘル（ＶＣ
ＣＥ）にすると信号ＷＢが形成され、高速ページモード
でライトマスクモードとなり、パッドＦＰＯを口うレヘ
ルとし、パソドＦＰＩをハイレヘル（ＶＣＣＢ）にする
と上記同様に信号ＷＢが形成され、スタティックカラム
でライトマスクモードとなるものである。ライトマスク
モードでは、ＲＡＳ信号の立ち下がりのときＷＥ信号を
ロウレベルにしておくことにより、出力端子Ｉ／Ｏから
ライトするビンを設定できる。
第６６図には、その他の制？ｆｆｎ回路の一実施例の回
路図が示されている。
１６４ 信号ＷＫＢは、基板のバイアス電圧ＶＢＢのレ・＼ルを
モニクずる。基板バイアス電圧ＶＢＢが約０．７Ｖ以下
になると信号Ｗ　Ｋ　ｒ３がロウレベルになる。基板バ
イアス電圧ＶＢＢが浅いと、ＭＯＳＦＥＴのしきい値電
圧が低くなるため、回路動作により比較的大きな貫通電
流が流れラッチアンプが生じ易くなるので信号ＷＫＢの
ハイレベルによりＲＡＭのアクセスを禁止するものであ
る。
信号■ＮＴは、電源電圧ＶＣＣＢのレベルをモニタする
。電圧ＶＣＣＢ＞３Ｖでは、信号ＩＮＴをロウレヘルに
する。言い換えるならば、外部電源電圧が低いときには
、信号ＩＮＴにより内部の初期状態を設定する。
この実施例においてブランクボソクスで示した遅延回路
の具体的構成が示されている。この回路は、ロウレベル
からハイレヘルになる信号を遅延させる。端子ＳＥＴを
ハイレヘル（Ｖ　Ｃ　Ｃ）にすると、その遅延量を短く
することができる。これらは、ＲＡＳ系のタイミング調
整、ＣＡＳやＷＥ系のパルス発生等に広く用いられてい
る。
１　６　５ 出力端子Ｑ／ＤＱ４は、内部電圧のモニタ一端子として
利用される。この端子に結合されるデータ出力バッファ
を出力ハイインピーダンス状態にしておいて、信号ＶＭ
ＣＨでスイッチ制御されるＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔを介
して周辺回路用の動作電圧ＶＣＣを出力させ、信号Ｖ　
Ｍ　Ｄ　Ｈによりスイッチ制御されるＭＯＳＦＥＴを介
してセンスアンプ用の動作電圧Ｖ　Ｄ　Ｌを出力ざせる
。
また、出力端子Ｑ／ＤＱ４は欠陥敦済の有無を判定する
シグネチャ端子としも利用される。欠陥救済が行われた
チソプでは、ＳＩＧＢがロウレベルとなり、Ｑ／ＤＱ４
端子にＶＣＣＥよりしきい値電圧ｖｔｈのおおよそ３倍
以上高い電圧を印加した場合に、回路の接地電位に電流
が流れ込むことで、欠陥救済が行われたチップであるこ
とを判定する。
第６７図には、基板バックバイアス電圧発生回路の一実
施例の回路図が示されている。
この実施例では、動作電圧として周辺回路用の低電圧■
ＣＣが用いられる。このように内部電圧１　６　６ ｖＣＣにより基板ハソクハイアス電圧を形成するように
したのは、後述するように内部電圧Ｖｃｃは安定化され
ているから基板ハイアス電圧の安定化が可能になる。
基板バイアス電圧ＶＢＢは、バイアス電圧発生回路ＶＢ
ＢＡとＶＢＢＳとにより形成される。基板バイアス電圧
発生回路ＶＢＢＡは、メインの発生回路であり基板レベ
ルが浅いどきと、動作時に回路による基板電流Ｉｎｌ１
を補うために動作する。
基板ハイアス電圧発生回路ＶＢＢＳはサブの発生回路で
あり、リーク電流や微少直流電流によるＶＢＢの変動を
補・うよう定常的に動作する。
信号ＶＢＳＢは、基板電圧ＶＢＢのレベルのモニタ出力
である。これにより、上記発振回路の動作が制御され、
上記基板レベルが浅いときに回路ＶＢＢＡによりＶＢＢ
が約−２■になるまで動作さられる。
端子ＶＢＴは、回路Ｖ　Ｂ　Ｂ　Ａ．　，　　Ｖ　Ｂ　
Ｂ　Ｓの動作を止め、例えば外部からＶＢＢパッドを通
して基板電圧を設定し、動作マーシンの評価をするため
１６７ のものである。
第６８図には、内部昇圧電圧発生回路の一実施例の回路
図が示されている。
回路Ｖ　Ｃ　Ｈ　Ａは、メインの昇圧電圧発生回路であ
り、昇圧電圧Ｖ　Ｃ　Ｈのモニタ信号Ｖ　Ｈ　Ｓ　Ｂに
よリレヘルが低いとき、又は信号Ｒ　Ｉ　ＢによりＲＡ
Ｍがアクセスされたときに周辺回路用の内部動作電圧Ｖ
　Ｃ　Ｃと発振回路により形成された発振信号Ｏ　Ｓ　
Ｃ　Ｈとを受けるチャージポンプ回路により前記のよう
な約５．３■のような昇圧電圧ＶＣＨを形成ずる。回路
ＶＣＨＳは、サブの昇圧電圧発生回路であり、定常的に
動作して上記昇圧電圧ＶＣＨを形成する。この回路ＶＣ
ＨＳは、ワード線のリーク電流を補う程度に小さな電流
供給能力しか持たない。
なお、後述するような力ｌ速試験等のために内部電圧Ｖ
ＣＣは、電源電圧＼ｌＣＣＥが一定レヘル以上に高くさ
れるとそれに応じて高くされる。これに対応して、昇圧
電圧ＶＣＨも一定１／一・、ルをもって上記ＶＣＣの七
昇に応じ゛ζ高くされる。出力部１　６　８ に設けられたダイオード形態のＭ　Ｏ　Ｓ　ＦＥ　’ｒ
ば、そのレ・＼ルクランブ用のものである。
端子ＶＨＴは，、回路Ｖ　Ｃ　ＨΔ、ＶＣＨＳの動作を
止め、例えは外部からＶＣＨパッドを通して昇圧電圧を
設定し、動作マージンの評価をするためのものである。
なお、図示しないが、昇圧電圧ＶＣ　Ｈの電源インピ・
−ダンスを低くずるためのキャパシタは、動作する回路
の単位、例えばメモリマット毎にそれぞれ分散して設け
られる。
第６９図には、内部電圧降圧回路の一実施例の回路図が
示されている。
基準電圧ＶＲＥＦは、Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　Ｏ）し
きい値電圧ｖｔｈの差を利用して形成された高精度の基
準電圧である。この電圧から定圧■Ｌを形成して、それ
を演算増幅回路により直流増幅して、前記約３．３■の
電圧ＶＤＬとＶＣＣを生成ずる。動作電流を小さくする
ために、上記電圧■ＣＣとＶ　Ｄ　Ｌ．をそれぞれ生成
する回路は、信号ＬＤとＬ　Ｃにより、ＤＲＡＭが動作
状態にされるときのみ動作する。そして、これとは別に
電源電圧Ｖ　Ｃ　Ｃ　Ｂか一１　６　９ 定レベル以」Ｌであるとき信号Ｌ　Ｓにより定常的に動
作状態になってスクンハイ時の降圧電圧を形成する回路
が設けられる． なお、電源投入直後にわいてば、外部電圧ＶＣＣＥが一
定電圧に達するまでの間は、信号Ｉ　Ｎ　Ｔにより信号
ＳＢか形成され、それに応じて強制的に信号ＬＤ，ＬＣ
及びＬＳが形成され全回路か−斉に動作状態になり、内
部回路動作電圧を高速に立ち上げるものである。
同図において、抵抗とギャパシタで示した回路は、発振
防止のための位相余裕を大きくするためのものである。
ヒュース゛Ｆ１ないし丁・゛４ば、それをレーザー光線
により選択的き切断することによって、基準電圧Ｖ　Ｌ
の調整を可能にしている。
テス１・ファンクシェ１ンでは、信号ＶＢにより信号Ｌ
Ｄ，ＬＣ及びＬ　Ｓをロウレヘルにして演算増幅回路の
動作を停止させるとともに、信号Ｖ　Ｈ巳によりオン状
態になるＭＯＳＦＥＴにより、演算増幅回路のＰチャン
ネル出力Ｍ　Ｏ　Ｓ　ＦＥＴのケー１７０ トにロウレベルを供給してオン状態にする。これにより
、外部電圧ＶＣＣＢが上記オン状態になったＰチャンネ
ルＭＯＳＦＥＴを介して内部電圧■ＤＬ及びｖＣＣをＶ
ＣＣＥに切り換えることができるものである。
また、外部電源電圧ＶＣＣＢが一定レベル（例えば、約
６．６Ｖ）を超えて高《なると、それに応じて基準電圧
ＶＬも高くなり、内部電圧ＶＣＣやＶＤＬも高くさせる
。これは、エージング等の加速試験に対応するものであ
る。
第７０図には、ＲＡＳ系の動作の一例のタイミング図が
示されている。
同図においては、ＲＡＳ信号によるメモリアクセス開始
からワード線ＷＬの選択までとそのワード線のリセビッ
トを行わせる主要なタイミング信号の概略波形図が示さ
れている。
第７１図には、ＲＡＳ系の動作の一例のタイミング図が
示されている。
同図には、ワード線の選択タイミング図が示されている
。また、２サイクル目には冗長系タイミ１ ７ ■ ングが示されている。
第７２図には、ＲＡＳ系の動作の一例のタイミング図が
示されている。
同図には、センスアンプを活性化させるタイミング信号
やそれによって駆動されるコモンソース線の波形図が示
されている。
第７３図には、Ｘアドレスバッファの動作の一例を示す
タイミング図が示されている。
同図には、ＲＡＳ信号とＣＡＳ信号との間の相互のタイ
ミングが示されている。
第７４図には、ＣＡＳ系の動作の一例のタイミング図が
示されている。
同図においては、リードモード（ＲＥＡＤ）、アーリー
・ライトモード（Ｆ．Ｗ）　、リード・モディファイ・
ライトモード（ＲＭＷ）　、ＲＡＳオンリーリフレソシ
ュモード、ＣＢＲリフレソシュモード、カウンタテスト
モード、及びテストモードセソ｝　（ＷＣＢＲ）の順序
で主要信号の波形図が示されている。
第７５図には、ＣＡＳ系のアドレス選択動作の１　７　
２ 一実施例のタイミング図が示されている。
同図には、Ｙ系のアドレス選択を行う主要なタイミング
信号が示されている。
第７６図には、ライ１・動作の一例を示すタイミング図
が示されている。
同図には、ＷＥ系の主要なタイミング信号が示されてい
る。
第７７図には、Ｙアト′レスバッファの動作の一例を示
すタイミング図が示されている。
同図には、高速ページモード（ＦＰ）と、ニブルモード
（Ｎ）及びスタティソクカラムモード（ＳＣ）時のアド
レスラッチを制御するタイミング信号ＹＩ−を中心に描
かれている。
第７８図には、テストモードの動作の一実施例を示すタ
イミング図が示されている。
同図には、アドレスの取り込みとラッチ動作を中心にし
て描かれている。
第７９図には、ＣＡＳ系の動作の一例を示すタイミング
図が示されている。
同図においては、テストモード系の信号を対象１　７　
３ として、リードモード（ＲＥＡＤ）　、アーリー・ライ
トモード（ＥＷ）　、リード・モディファイ・ライトモ
ード（ＲＭＷ）　、ＲＡＳオンリーリフレソシュモード
、ＣＢＲリフレソシュモード、カウンタテストモード、
及びテストモードセット（ＷＣＢＲ）の順序で各信号の
波形図が例示的に示されている。
第８０図には、ＣＡＳ系の動作の一例を示すタイミング
図が示されている。
同図においては、×４ビット構成時を対象として、リー
ドモード（ＲＥＡＤ）　、アーリー・ライトモード（Ｅ
Ｗ）　、リード・モディファイ・ライトモード（ＲＭＷ
）　、ＲＡＳオンリーリフレソシュモード、ＣＢＲリフ
レソシュモード、カウンタテストモード、及びテストモ
ードセビット（ＷＣＢＲ）の順序で各信号の波形図が例
示的に示されている。
第８１図には、ＣＡＳ系の動作の一例を示すタイミング
図が示されている。
同図においては、ライトマスクモードを対象と１　７　
４ して、リードモード（ＲＥＡＤ）　、アーリー・ライト
モード（ＥＷ）、リード・モディファイ・ライトモード
（ＲＭＷ）　、ＲＡＳオンリーリフレソシュモード、Ｃ
ＢＲリフレンシュモード、カウンタテストモード、及び
テストモードセット（ＷＣＢＲ）の順序で各信号の波形
図が例示的に示されている。
第８２図には、この発明に係る欠陥救済法の他の一実施
例を示すブロック図が示されている。
Ｘデコーダ（含むワード線駆動回路）により選択される
複数のワード線に対して、１つの冗長ワード線が設けら
れる。この冗長ワード線は、上記Ｘデコーダに対応した
個所で、上記複数のワード線と交差するように、言い換
えるならば、Ｘデコーダの出力端子の列と平行になるよ
うに配置される。特に制限されないが、上記冗長ワード
線は、二本の平行に配置された配線により救済を行うべ
き複数のワード線と交差している。」―記二本の平行に
配置された配線の一端は接地電位が与えられるものであ
る。
１　７　５ この構成では、上記ワード線に欠陥がないときには、冗
長ワード線には接地電位が与えられるものであるため定
常的に非選択状態になっている。
ワード線の一本に同図で×で示したような個所に欠陥（
例えば断線）があるとき、同図に△を付した個所でワー
ド線の切断を行わせる。同様に冗長ワード線は、上記接
地電位から切り離すために、△を付したように欠陥ワー
ド線より右側（冗長ワード線側）で切断させる。そして
、上記欠陥ワード線の選択信号を形成するデコート出力
を○で付した交差個所で冗長ワード線と接続させる。同
様に、欠陥ワード線を非選択状態にするため、上記○を
付した交差個所で接地電位が与えられた配線と接続させ
る。上記のような配線の切断と接続とは、特に制限され
ないが、共にレーザー光線の照射による配線加工技術を
利用して行うようにするものである。
この構成では、ワード線選択回路の出力端子から不良ワ
ード線を切り離して、それに代えて冗長ワード線を接続
する方式を採るため、不良アドレ１　７　６ スを記憶する記憶回路やアドレス比較回路が不要となる
。これにより、半導体記憶装置の高集積化と低消費電力
化が可能になる。また、上記のようなアドレス比較動作
が不要になるから、メモリアクセスの高速化も可能にな
る。
また、複数本のワード線毎に上記のような冗長ワード線
を設けた場合、冗長ワード線を用いないとき、それに定
常的に接地電位が与えられることによって、ワード線相
互のカソプリングを抑えるというシールド作用を持たせ
ることができる。
第８３図には、この発明に係る欠陥教済法の他の一実施
例を示すブロック図が示されている。
Ｙデコーダ回路により形成される複数からなるカラム選
択線に対して、１つの冗長カラム選択線が設けられる。
これらの各カラム選択線は、同図ではセンスアンプの中
に含まれるカラムスイッチＭＯＳＦＥＴのゲートに伝え
られ、同図に示されたビット線（データ線）を実質的に
選択してコモン入出力線に接続させる。この冗長カラム
選択線は、上記Ｙデコーダに対応した個所で、上記複数
１　７　７ のカラム選択線と交差するように、言い換えるならば、
Ｙデコーダの出力端子の列と平行になるように配置され
る。特に制限されないが、上記冗長カラム選択線は、二
本の平行に配置された配線により救済を行うべき複数の
カラム選択線と交差している。上記二本の平行に配置さ
れた配線の一端は接地電位か与えられるものである。
こノ構成では、上記ビット線及びセンスアンプに欠陥が
ないときには、冗長カラム選択線には接地電位が与えら
れるものであるため定常的に非選択状態になっている。
ビッ１・線の一本に同図で×で示したような個所に欠陥
（例えば断線）があるとき、同図に△を付した個所でカ
ラム選択線の切断を行わせる。同様に冗長カラム選択線
は、上記接地電位から切り離すために、△を付したよう
に欠陥ピント線に対応したカラム選択線より上側（冗長
カラム選択線側）で切斬させる。そして、上記欠陥ビッ
ト線の選択信号を形成するデコード出力を○で付した交
差部分で個所で冗長カラム選択線と接続させる。
１　７　８ 同様に、欠陥ビソｌ・に対応したカラム選択線を非選択
状態にするため、上記○を付した交差部分で接地電位が
与えられた配線と接続させる。上記のような配線の切断
と接続とは、特に制限されないが、共にレーザー光線の
照射により行うようにするものである。
この構成では、Ｙデコーダの出力端子から不良ビット線
に対応したカラム選択線を切り離して、それに代えて冗
長ビット線に対応したカラム選択線に接続する方式を採
るため、不良アドレスを記憶する記憶回路やアドレス比
較回路が不要となる。
これにより、半導体記憶装置の高集積化と低消費電力化
が可能になる。また、上記のようなアドレス比較動作が
不要になるから、メモリアクセスの高速化も可能になる
。
また、複数本のカラム選択線毎に上記のような冗長カラ
ム選択線を設けた場合、冗長カラム選択線を用いないと
き、それに定常的に接地電位が与えられることによって
、カラム選択線相互のカップリングを抑えるというシー
ルド作用を持たせる１　７　９ ことができる。
第８４図（Ａ）ないし（Ｃ）には、ワード線のテスト法
を説明するための一実施例の波形図とそれに対応した回
路図が示されている。
この実施例では、制御信号ＥＭが新たに設けられる。こ
の信号ＥＭは、外部端子から供給されるものの他、前記
のようなテスｌ・モードにおいてアドレス信号の組み合
わせからなる１つのテスｌ・モードとして新たに付加さ
れる。同図（Ａ＞には、ノーマルモードでのワード線の
概１１１＆選択動作ノタイミング図が示されている。こ
のようにノーマルモードでは、ＲＡＳ系の選択動作に従
い、入力されたアドレス指定Ａ．　ＯないしＡ３により
、それに対応したワード線が順次選択される。
これに対して、信号ＥＭをハイレベルとするエージング
モード（テス１・モードの１つとして設定）では、Ｒ　
Ａ．　Ｓ信号がロウレベルからハイレヘルにリセビット
されても選択されたワード線ＷＬＩはハイレベルのまま
に維持される。それ故、ＲＡＳ信号により歩進されたア
ドレスＡＯないしＡ３１　８　０ を入力すると、上記のように順次選択されたワード線Ｗ
ＬＩないしＷＬ３がＲＡＳ信号のハイレヘルではリセッ
トされなくなる。特に制限されないが、信号ＥＭをロウ
レヘルにするごとによって、上記選択状態にされたワー
ド線ＷＬＩないしＷＩ一３のリセビットが行われる。
同図（Ｃ）には、そのワード線選択回路の一実施例の回
路図が示されている。信号ＥＭは、昇圧電圧ＶＣＨを動
作電圧とするラッチ形態のノアゲート回路からなるレベ
ル変換回路によってレベル変換され、、エージングモー
Ｉ・のときロウレベルになる。これにより、Ｐチャンネ
ルＭＯＳＦＥＴがオン状態になって、ワード線ＷＬのハ
イレベルを上記信号ＷＰＨＬを受けるＰチャンネルＭ　
Ｏ　Ｓ　ＦＥ′Ｆと直列形態に接続されたＰチャンネル
ＭＯＳＦＥＴがオフ状態になり、ワード線のりセソ１・
信号ＷＰＨＬを受けるＰチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ
　Ｔの出力を無効にする。ごれにより、ワード線ＷＬは
いったんハイレベルにされると、その状態を維持するも
のとなる。
１　８　１ ワード線ＷＬをリセソ１・するとき又は通常モードのと
きに、信号Ｅ１１／Ｉのロウレベルに応じて上記レベル
変換出力は高レヘル（ＶＣＨ）になる。これにより、上
記ＰチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔがオフ状態にな
り、上記信号ＷＰＨＬを受けるＰチャンネルＭ　Ｏ　Ｓ
　ＦＥ　Ｔと直列接続されるＰチャンネルＭＯＳＦＥＴ
が共にオン状態になって、，ワード線ＷＬを駆動ずるＣ
　Ｍ　Ｏ　Ｓインハータ回路の人力を高レベルとして、
ワード線ＷＬをハイレー・ルからロウレベルにリセビッ
トさせる。
なお、ワード線を駆動するＣＭＯＳインハータ回路の入
力には、その出力信号を受けるインハータ回路によって
制御されるスイッチＭＯＳＦＥＴが設けられる。これに
より、上記のような多重選択のときに、非選択になった
信号ＸＯＵＢのハイレベルが上記選択レー・ルを維持ず
べきＣＭＯＳインハータ回路に伝えられてしまうことを
防止するものである。
エーシングのとき、信号ＥＭをハイレヘルとしておいて
、ワード線の１本づつ選択するとその間１　８　２ ワード線を選択状態に維持することができる。これによ
り、選択ワード線のハイレベル時間を長くすることがで
きるためス（・レスのデューティが高くなり、比較的単
時間での効率的なエージングの実施が可能になる。
第８５図（Ａ）ないし（Ｄ＞には、信号量マージンテス
ト法の一実施例が示されている。この実施例では、制御
信号ＳＭが新たに設けられる。この信号ＳＭは、外部端
子から供給されるものの他、前記のようなテストモード
においてアドレス信号の組み合わせからなる１つのテス
トモードとして新たに付加される。同図（Ａ）には、一
対の相補ビット線に関連するセンスアンプ、プリチャー
ジ回路、カラムスイッチ及びシニアードスインチ回路の
各回路が代表として例示的に示されている。
同図（Ｂ）には、ノーマルモードの動作波形図が示され
ている。ノーマルモードのときには、信号ＳＭがロウレ
ヘルにされる。これに応じて、選択されたワード線（Ｌ
）側のシェアード選択信号Ｓ　Ｈ　Ｌ　カハイレヘルの
選択レー・ルに、非選択にさ１　８　３ れるワード線（Ｒ）側のシェアード選択信号ＳＨＬがロ
ウレベルの非選択にされる。それ故、相補ビビットＩＢ
Ｌには、選択されたメモリセルからのｈ 記憶情報が読み出される。
同図（Ｃ）には、信号量テスｌ・モードの動作波形図が
示されている。信号量テストモードのときには、信号Ｓ
Ｍがハイレヘルにされる。これに応じて、選択されたワ
ード線（Ｌ）側のシエアード選択信号ＳＨＬとともに、
非選択にされるワードｖＡ（Ｒ）側のシェアード選択信
号Ｓ　Ｈ　Ｒもハイレベルにされる。それ故、センスア
ンプの入力には、左右のビット線Ｂ　Ｌが結合されるか
らビット線容量が約２倍になる。それ故、選択されたメ
モリセルからの記憶情報の読み出しレベルは、−ト記ノ
ーマルモードの約１／２に低減される。これを受け゛ζ
センスアンプが正確に増幅動作を行うか否かの信号量マ
ージンテストが可能になる。
同図（Ｄ）には、そのシェアード選択信号発生回路の一
実施例の回路図が示されている。同図には、制御信号Ｓ
Ｍが追加されノアゲート回路を通１　８　４ して選択信号ＳＬ，ＳＲの有効／無効が制御される。す
なわち、信号ＳＭがハイレベルのとには、信号Ｓ　Ｌ／
Ｓ　Ｒの両方共が強制的に選択レベルにされ、上記信号
Ｓ　Ｈ　Ｌ及びＳＨＲをハイレヘルの選択レヘルにずる
。なお、この選択レヘルは、前記同様に昇圧電圧ＶＣＨ
となるものである。
第８６図には、ファンクションモードの他の一実施例が
示されている。
ＷＣＢＲ等により形成されたファンクションセッｌ・信
号により、アドレス端子ＡＯないしＡ３から直接バイナ
リーの数値データを入力する。この数値データは、例え
ば電圧デコーダ（ディジタル／アナログ変換回路）によ
り、ＳＯ■ないしＳ１０■のアナログ電圧に変化される
。このアナログ電圧ＳｉＶをボルテージフォロワ構成の
演算増幅回路等からなる内部電圧発生回路に供給し、前
記のような内部電圧■ＣＣやＶ　Ｄ　Ｌを形成ずる。こ
の構成では、内部動作電圧を任意に設定できる。
これにより、電圧マージン試験やエージング時の加速試
験等が簡単になる。
１　８　５ また、上記アドレス端子ＡＯないしＡ３から直接パイナ
リーの数値データは、時間デコーダに入力してデコード
信号ＳＯＤないしＳ　］．　Ｏ　Ｄを形成し、その信号
ＳｉＤ遅延回路に入力する。この遅延回路は、信号ＳＯ
ＤないしＳＩＯＤにより遅延時間がＯないしｌ　Ｑｎｓ
のように可変にされるものとなる。これにより、信号Ｓ
ｉＤにより任意の遅延時間を得ることができる。この遅
延回路は、例えば、ＲＡＳ系、ＣＡＳ系の時系列的なタ
イミング信号を形成するときの遅延回路として用いられ
る。これを利用することにより例えば時間マージンのテ
ストが可能になる。
第８７図には、リフレソシュアドレスカウンタの他の一
実施例が示されている。この実施例では、制御信号ＣＳ
が新たに設けられる。この信号ＣＳは、外部端子から供
給されるものの他、前記のようなテストモードにおいて
アドレス信号の組み合わせからなる１つのテストモード
として新たに付力Ｂされ、あるいはパワーオン検知信号
等により形成される。
１　８　６ 同図（Ａ）には、ノーマルモードの動作波形図が示され
ている。ノーマルモードのときには、信号ＣＳがロウレ
ベルにされる。これに応じて、ＣＢＲリフレソシュのと
きには、ＲＡＳ信２号をクロソクとしてカウンタ回路は
計数動作を行いリフレソシュアドレス信号ＡＲｉを形成
する。
同図（Ｂ）には、カウンタセットの動作波形図が示され
ている。カウンタセビットのときには、信号ＣＳがハイ
レベルにされる。このとき、ＣＢＲを行うとＲＡＳ信号
のロウレベルに同期して入力されるアドレス信号がカン
ウタ初期値として入力される。信号ＣＳがロウレベルに
なると、カウンタ回路はその初期値を＋１して保持する
。
同図（Ｃ）には、その回路図が示されている。
上記のような外部入力を可能にするために、信号ＣＳに
よって制御される外部セット入力回路が付加される。
第８８図には、内部電源モニタ一方式の他の一実施例が
示されている。
同図（Ａ）には、そのブロックが示されている。
１　８　７ 内部降圧電源回路ＶＣＣ又はＶＤＬにより形成された電
圧■ＣＣ又はＶＤＬは、レベル比較回路の一方の入力に
供給される。レヘル比較回路の他方の人力には、外部ピ
ンを介して供給された参照電圧が供給される。レベル比
較回路は、両者の電圧の大小関係を外部端子ＤＯＵＴに
２値信号として出力する。
同図（Ｂ）には、その動作を説明するための波形図が示
されている。同図に点線で示すように外部ピンに供給さ
れる電圧を変化させ、その出力信号ＤＯＵＴのハイレヘ
ル／ロウレベルの変化点から、間接的に電圧ＶＤＬの電
圧値を知ることができる。外部ビンから供給させる入力
電圧は、そのまま一対一対応でレベル比較回路に供給す
るもの他、レベル減衰又は増大させて供給するものであ
ってもよい。同様に電圧■ＣＣやＶＤＬも一定の割合で
レベル減衰させるものであってもよい。このようにレベ
ル減衰させた場合には、前記のような昇圧電圧ＶＣＨの
レベルモニタも可能になる。
この実施例のように内部にレベル比較回路を設け１　８
　８ る構成では、アナログ電圧をそのまま外部に出力させる
方式における出力電圧経路でのレベル変動の影響を受け
ないから、高精度でレベルをモニタすることができる。
第９０図には、メモリセル部とＹ選択を行うＮチャンネ
ル型のカラムスイッチＭＯＳＦＥＴ，及び他のＣＭＯＳ
回路に用いられるＰチャンネルＭＯＳＦＥＴの一実施例
の概略素子構造断面図が示されている。同図においては
、ビット線方向における概略素子構造断面図が示されて
いる。
メモリセルとカラムスイッチを構成するＮチャンネルＭ
ＯＳＦＥＴとは、Ｐ型基板４１の上に形成されたＰ型Ｗ
ＥＬ．Ｌに形成される。
同図では、ポリサイドからなるビット線５０に対して一
対のメモリセルが設けられる。すなわち、一対のメモリ
セルを構成するアドレス選択用ＭＯＳＦＥＴの共通化さ
れたソース，ドレイン４４に対して、セルファライメン
ト技術により形成されたコンタクトホールに導電性ポリ
シリコンかなるパッドコンタクト４７が設けられる。上
記共通化１　８　９ されたソース，ドレイン４４の左右には、キャパシタ側
のソース，ドレイン４４がそれぞれ設けられ、両領域の
間には、薄いゲート絶縁膜５３を介してゲート電極４６
が形成される。このゲート電極４６は、導電性ポリシリ
コンからなりワード線を構成する。このワード線は、そ
の上に形成されたアルミニュウム層５２によってワード
シャントが行われる。同図には、同図面と垂直方向にピ
ンチがずれた他のメモリセルのアドレス選択用ＭＯＳＦ
ＥＴのゲートに接続されるワード線４６が例示的に示さ
れている。このワード線４６は、比較的厚い厚さのフィ
ールド絶縁膜上に形成されている。
上記アドレス選択用ＭＯ　Ｓ　Ｆ　ＥＴのキャパシタ側
のソース，ドレインは、情報記憶用キャパシタのストア
ノードを構成する導電性ポリシリコン４８に接続され、
このポリシリコン４８は、薄い絶縁膜５４を介して上記
キャパシタのプレート電極を構成するポリシリコン４９
が設けられる。
上記ビット線５０の上には、カラム選択線を形１　９　
０ 成する第１層目メタル層としてのタングステン層５１が
設けられる。特に制限されないが、上記ビット線を構成
するポリサイド５０は、同図では省略されているが、シ
ェアード選択スイッチＭＯＳＦＥＴを介して上記タング
ステン層５１と接続され、同図のカラムスイッチを構成
するＭＯＳＦＥＴの一方のソース，ドレイン４４に接続
される。
このＭＯＳＦＥＴのＩ／Ｏ側のソース，ドレイン４４は
、上記のように上記メモリセルのアドレス選択用ＭＯＳ
ＦＥＴと同様にパッドコンタクト４７を介して１層目の
メタル層５ｌを介して２層目のアルミニウム５２からな
る入出力線Ｉ／Ｏに接続される。なお、同図の右側には
ＰチャンネルＭＯＳＦＥＴが設けられる例が示されてい
る。このＰチャンネルＭＯ　Ｓ　Ｆ　ＥＴは、センスア
ンプや他のＣＭＯＳ回路に用いられる。このようにＰチ
ャンネルＭＯＳＦＥＴは、Ｎ型ＷＥＬＬ４３に形成され
、ソース，ドレイン４５とゲート４６から構成される。
この実施例では、上記のように入出力ＩＩ／０１９１ に接続されるカラムスイッチを構成するＮチャンネルＭ
ＯＳＦＥＴとして、その入出力線Ｉ／Ｏに接続されるソ
ース，ドレインにメモリセルのアドレス選択用ＭＯＳＦ
ＥＴと同様のパッドコンタクト４７を用いる。この構成
では、ソース，ドレインの表面の酸化膜に形成するコン
タクト用の穴開けを行うのに、セルファライメント技術
を利用することができる。これによって、パッドコンタ
クト４７下のソース，ドレインとしては、コンタクト穴
開け用のマスクずれを考慮して大きく形成する必要がな
いから同図に示すように必要最小に小さく形成すること
ができる。これによって、高集積化と寄生容量値を減ら
すことができる。特に、入出力線Ｉ／Ｏのように多数の
カラムスイッチＭＯＳＦＥ．Ｔのソース，ドレインが接
続される場合には、上記カラムスイッチＭＯＳＦＥＴの
ソースドレインの寄生容量の低減にしたがって寄生容量
値を大幅に低減させることができる。これにより、入出
力線Ｉ／Ｏの配線容量が大幅に低減できるから信号伝達
速度が高速になり、書き込み／読み出１　９　２ し動作の高速化が可能になる。
上記のようなパッドコンタクトを用いるＭＯＳＦＥＴと
しては、上記のようなカラムスイッチＭＯＳＦＥＴの他
、センスアンプを構成するＭＯＳＦＥＴ，ビット線のプ
リチャージＭＯＳＦＥＴ，ビット線のショートＭＯＳＦ
ＥＴ，シェアードセンスアンプ選択用ＭＯＳＦＥＴ，ワ
ード線ドライバ用ＭＯＳＦＥＴ等のように微細化と寄生
容量の低減を必要とする各回路に利用することができる
ものである。
第９２図には、メイアンプ選択回路の他の一実施例を示
す概略回路図が示されている。
同図の実施例では、メインアンプＭＡは、メインアンプ
ＭＡに対して上下に分割されて配置されたメモリマット
に共通に用いられる。すなわち、メモリセルアレイＭと
センスアンプＳとからなる一対のメモリマットに対して
、その中央部にメインアンプＭＡが配置される。上記メ
モリマットの人出力線Ｉ／ＯとＴ／ＯＢは、マット選択
信号ＭＳＵとＭＳＤによりスイッチ制御されるスイッチ
１　９　３ ＭＯＳＦＥＴを介して、メインアンプＭＡの入力に選択
的に接続される。上記メモリマットとセンスアンプのレ
イアウト関係は、前記第２図の実施例と基本的に同様で
あり、メインアンプの数を減らすことができる。
単にメイアンプの数を減らずのみであれば、メインアン
プＭＡを上側のメモリマソ１一の上側又は下側のメモリ
マットの下側に配置することができる。しかしこの場合
、メインアンプＭＡの入力端子に接続される人出力線の
うち、反対側のメモリマットに対応したものの配線が長
くなってしまう。
これに対して、同図及び前記第２図等に示した実施例の
ように、分割されたメモリマットの中央にメインアンプ
を配置する構成では、両メモリマットに配置される入出
力線Ｉ／Ｏと■／○Ｂの長さが等しく短くなるため、メ
モリアクセスの高速化が可能になる。
第９３図には、メイアンプ選択回路の更に他の一実施例
を示す概略回路図が示されている。
同図の実施例では、メインアンプＭＡは、メイ１　９　
４ ンアンプ゜ＭＡに対して上下に分割されて配置されたメ
モリマットに共通に用いられる。この実施例のメモリマ
ットは、センスアンプＳを中ｔｃ，−１＝こしてメモリ
セルアレイが左右に２分割されるというシェアードセン
スアンプが用いられる。この構成において、上記分割さ
れたメモリセルアイレをメモリマットとみなし、それぞ
れに入出力線Ｉ／Ｏと１／ＯＢを配置し、マット選択信
−ｑＭｓｏないしＭＳ３によりスイッチｉｔｌｌ　Ｊ卸
されるスイッチＭＯＳＦＥＴを介して、メインアンプＭ
Ａの入力に選択的に接続される。上記メモリマットとセ
ンスアンプのレイアウト関係は、前記第２図の実施例と
基本的に同様であり、メインアンプの数を減らずことが
できるとともに、上記入出力線の長さを実質的に短くで
きる。また、この実施例のように一対のメモリセルアレ
イＭに対してそれぞれ入出力線Ｉ／ＯとＩ／ＯＢを配置
する構成では、人出力線Ｉ／ＯとＩ／ＯＢに接続される
カラムスイッチＭＯＳＦＥＴの数が半分づつに分割でき
る。これにより、上記入出力線の長さを実質的に短くで
きる１　９　５ ことと相俟って配線容量を小さくできるから高速動作化
が可能になる。
第９４図には、この発明に係るＤＲＡＭの他の一実施例
のレイアウ１・図が示されている。
この実施例では、前記第２図のレイアウトを基本にし、
半導体チップを縦方向の中心線で２分割し、上記中心線
に対して軸対称的に前記第２図のレイアウ１・を配置す
るものである。この構成では、メモリチップの半分づつ
において、それそれ前記縦中央部と横中央部のエリアか
らなる十文字エリアが設けられる。同図のように、縦中
央線によりメモリチップを分割した場合には、横中央部
は一直線上に配置されることになる。上記のような２つ
の十文字エリアによりメモリアレイは８分割される。そ
して、上記の２つがらなる十文字エリアに前記実施例と
同様に周辺回路やポンディングパソドを配置し、それぞ
れにＬ　Ｏ　Ｇリートによるポンディングが行われる。
このようなレイアウ１・を前記１６Ｍビットのような記
憶容量を持つダイナミック型ＲＡＭに適用１　９　６ した場合、同図の例ではワード線長が半分に短くなりい
っそうの高速アクセスが可能なる。また、メモリマット
がより小さ《細分化されるため、それに応じて低消費電
力も可能になる。また、上記の十文字エリアとそれによ
り分割される４つのエリアを基本構成とし、それを上記
のように２組設けることよりＲＡＭのいっそうの大記憶
容量化か可能になるものである。
同図のようにメモリチップの縦中心線でそれを２分割し
てそれそれに上記のような十文字エリアを設ける構成の
他、メモリチップの横中心線でそれを２分割し、前記実
施例と同様な手法により形成された十文字エリアを設け
るものであってもよい。さらに、これらを組み合わせて
より他分割してもよい。
第９５図には、この発明に係るメモリセルアレイの一実
施例のパターン図が示されている。
ヒソ１・線は、隣接するビット線対相互のカップリング
雑音を低減させるため一定の間隔を持ってクロスさせら
れる。このようなビット線クロス方１　９　７ 式を採るとき、ビット線クロス部での面積が増加してし
まうという問題が生じる。そこで、この実施例ではクロ
ス用の配線として、カラム選択線として用いる配線層を
利用する。すなわち、同図に示すようにカラム選択線と
して１層目のメタル層を用いる場合には、いれ替えが行
われるポリサイド層からなるビット線に対して、その上
層に形成される１層目メタル配線を用いるものである。
このような１層目メタル層を利用するという構成を採る
ことによってビット線クロス部に専用の配線層が不要に
できる。
上記ビット線と平行に延長されるカラム選択線との寄生
容量を均一化するために、上記ビット線クロス部におい
て、カラム選択線をビット線対の１ピッチ分だけずれる
よう折り曲げるものである。
これにより、２対からなるビット線に１本のカラム選択
線が両方のビット線対に対して同等の寄生容量を持つよ
うにすることがきるとともに、上記折り曲げ部を設ける
ことによりビット線クロス部として利用できる。これに
より、ビソｌ−線クロス１　９　８ 部として格別なエリアが不要になり各種配線パターンの
連続性を損なわないようにできる。
また、ビット線のクロス部を上層の配線層を利用して行
う場合には、下地のメモリセルを構成するキャパシタや
、アドレス選択用ＭＯＳＦＥＴの均一性に悪影響を与え
ることがない。上記のことから、メモリセルを構成する
デバイス（キャパシタとＭＯＳＦＥＴ）の連続性及び均
一性が保たれ、個々のビソ１・線の特性マージンのパラ
ツキを少な《できる。さらに、パターンの連続性・やビ
ビット線コンタクトを離してクロス用コンタク１・をと
っているため製造条件及び加工条件に対して特に問題を
起こさなくできる。
このことは、第９６図（Ａ）に示した断面図及び同図（
Ｂ）に示した模式図からも容易に理解できよう。同図（
Ａ）の断面図に示すように、ピント線のクロス部では、
その下層のポリサイドからなるビット線対が相互に分離
され、一方のビソ１・線がポリサイドのままで他方のピ
ント線の位置と入れ換わり、他方のピソ１・線はその上
層に形成さ１　９　９ れる第１層目のメタル層により上記一方のビソ１・線と
交差して一方のビット線の位置に入れ換わるようにされ
るものである。
第９７図ないし第９９図には、シェアードセンスアンプ
列とそれに対応したメモリセルアレイ部の一実施例のレ
イアウト図が示されている。
第９７図において、右側に配置されるメモリセルアレイ
部とシェアードＭＯＳＦＥＴとの間には、段差緩衝領域
を構成ずるクミー層６９と７０が設けられ、同図に縦方
向に延長されるよう形成されている。この段差緩衝領域
は、この実施例のよつに積層型メモリセルを用いた場合
には、メモリセルアレイ部が他の周辺回路に比べて約１
μｍ程度高くなってしまう。このため、メモリセルアレ
イ部と周辺回路部との段差が急になり配線層等の加工及
び段差付近のコンクク１・ホールの開口が難しくなる。
そこで、同図に示すようにＭＯＳＦＥＴのゲー１・電極
と同時に形成されるＩＮ目ポリシリコン６９と、段差緩
衝用ワード線７０をタミ一層とじて２　０　０ 形成する。この構成では、第１００図の断面図から明ら
かなように、上記のようなダミー層を設けることにより
、メモリセルアレイ部と周辺回路部との段差を緩やかに
することができる。
また、この実施例では、この段差緩衝領域を利用して、
そこの部分にＮ゛拡散層を形成し、電圧ＶＤＬを供給す
ることによってメモリセルアレイ部のガードリング機能
を持たせるものである。これにより、例えば周辺回路側
の動作により発生したマイノリティキャリアが、メモリ
セルアレイ部に到達して記憶電荷と結合して保持時間が
短くされてしまうことが防止できる。
第９８図には、上記第９７図の左側に配置されるＹゲー
ト　（カラムスイッチＭＯＳＦＥＴ）部とセンスアンプ
を構成するＰチャンネルＭＯＳＦＥ１゛のパターン図が
示されている。そして、第９９図には更に左側に配置さ
れるヒソ｝・線プリチャージＭＯＳＦＥＴ，センスアン
プを構成するＮチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ及び
シエアードＭＯＳＦＥＴと左側のメモリセルアレイ部の
パターン図か示さ２　０　１ れている。このように、左側のメモリセルアレイ部とシ
ェアードＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔとの間にも前記同様な
段差緩衝領域を設けるものである。
上記第９７図ないし第９９図においで、６１はポリザイ
ドからなるビット線であり、同図のように横方向に延長
するよう配置される。６２ば、カラム選択線であり、前
記の実施例と同様に第１層目のメタル層から構成され、
同図において横方向に延長するよ・う配置される。６３
は、ポリシリコン層からなるワード線であり、その上層
に設けられる第２層目のメタル層６８によってワードシ
ャンＩ・される。これらのワード線は、同図において縦
方向に延長ずるような配置される。６４ば、メモリセル
を構成ずるアドレス選択用ＭＯＳＦＥＴである。同図で
は、パターンが複雑になるので記憶用キャパシタは省略
されている。６５ば、ビット線コンタクトであり、前記
実施例のようなパノドコンタクトがここに設けられる。
６６は拡散層である。６７は入出力線■／○であり、ワ
ードシャン］・と同様に第２層目のメタル層により構成
さ２０２ れ、同図において縦方向に延長するよう配置される。
なお、段差緩衝領域を利用してシェアードＭＯＳＦＥＴ
のゲートを構成するボリシリコンをシャントして実質抵
抗値を下げ、高速化するための第２層のメタル層が形成
されるものである。
第１０１図ないし１０８図には、ワード線方向のメモリ
セルアレイ部とそれに対応した周辺回路の一実施例のパ
ターン図が示されている。
第１０１図において、メモリセルアレイの左側に、上述
のような段差緩衝用領域が設けられる。
この段差緩衝のために、ダミーのポリシリコン配線７８
が設けられる。また、この段差緩衝領域下の基板表面に
は、メモリセルアレイのガードリング用拡散層と、その
」二にはバイアス電圧Ｖ　Ｄ　Ｌを与える配線層が設け
られる。
メモリセルアレイ部において、７１は、拡散層を示し、
７２はポリシリコン層からなるワード線を示す。同図に
おいては、キャパシタのパターンは省略されている。７
３は、前記のようなポリサ２　０　３ イドからなるビット線であり、７４はワードシャント用
の２層目メタル層である。７５は、カラム選択線であり
、１層目のメタル層から構成される。
７６は、ビット線コンタクトであり、前記パッドコンタ
クトを用いている。
上記メモリセルアレイ部の左側には、段差緩衝用領域を
挾んでワードドライバが形成される。このワードドライ
バにおいて、７９はワードドライバ用ＭＯＳＦＥＴのゲ
ートであり、８０はドライバＭＯＳＦＥＴのワード線と
接続される出力側の１層目メタル層である。８１は、Ｍ
ＯＳＦＥＴのソース，ドレイン拡散層と接続するコンタ
クトである。上記ワードドライバの全体は、上記第１０
１図の左側に対して第１０２図ないし１０５図の順に左
方向に延びるよう配置される。
第１０５図に示した上記ワードドライバの更に左端側に
は、第１０６図及び第１０７図に示すようにＸデコーダ
が左方向に延びるよう並んで配置される。
第１０８図には、上記第１０１図に示したメモ２　０　
４ リセルアレイ部の右端側、言い換えるならば、ワードド
ライバの出力が接続されるワード線の他端側に設けられ
るワードクリア回路の一実施例のパターン図が示されて
いる。
同図においても、メモリセルアレイ部の右端とワードク
リア回路との間には、前記同様な段差緩衝用領域が設け
られる。そこには、段差緩衝用配線（ポリシリコン）兼
ガードリングシャント９９が設けられる。
同図において、９１ばワードクリア信号線であり、２層
目のメタル層により形成される。９２は接地線であり１
層目のメタル層により形成される。
９３はワードクリアのゲーＩ・であり、ポリシリコン層
から構成される。９４は拡散層である。９５は上記段差
緩衝用のダミーのポリシリコン層である。９６はワード
線シャン１・層であり、２層目メタル層により形成され
る。９７はポリシリコンからなるワード線である。１０
０は、ポリサイどからなるビット線である。また、黒の
口は、コンタクト部を示している。
２　０　５ 上記の実施例から得られる作用効果は、下記の通りであ
る。
（１）半導体チップの縦中央部と横中央部とからなる十
文字エリアに周辺回路を配置し、上記十文字エリアによ
り分割された４つの領域にはメモリアレイを配置する。
この構成では、チップの中央部に周辺回路が配置される
ことに応じて、信号の最大伝達経路をチップサイズのほ
＼半分に短くできるから大記憶容量化を図ったＤＲＡＭ
の高速化が図られるという効果が得られる。また、半導
体チップの縦中心線により２分割される両領域に対して
上記十文字エリアを設けて、上記同様なレイアウトを採
ることにより、よりいっそうの大記憶容量化あるいは高
速化が可能になるという効果が得られる。
（２）上記十文字エリアのうち、メモリアレイに接した
縁にＸデコーダ及びＹデコーダを配置することにより、
十文字エリアに設けられるアドレスバッファやプリデコ
ーダとの信号伝達経路を短い距離にすることができる。
これにより、合理的な２　０　６ レイアウトと高速化が可能になるという効果が得られる
。
（３）上記十文字エリアのうち、縦中央部又は横中央部
のＸデコーダに挟まれた領域には、メインアンプ、コモ
ンソーススイッチ回路、及ヒセンスアンプ制御信号発生
回路とマット選択制御回路のうち少なくとも１つを配置
する。これにより、十文字エリアに配置される周辺回路
のうち、Ｘデコーダやセンスアンプ、入出力線Ｉ／Ｏに
対応した回路がその近辺に設けられるから、メモリセル
の選択回路や記憶情報の伝達経路のレイアウトを合理的
にできるから高集積化と高速化が可能になるという効果
が得られる。
（４）上記十文字エリアのうち、縦中央部又は横中央部
のＹデコーダに挟まれた領域には、アドレスバッファ、
制御信号に対応した制御ロジック回路及び欠陥救済回路
のうちの少なくとも１つのを配置する。この構成により
信号の伝播経路に従った合理的なレイアウトが実現でき
、それに応じて高速化が可能になるという効果が得られ
る。
２　０　７ （５）上記十文字エリアのうち縦中央部と横中央部とが
重なる中央部には、デコーダ入力用アドレス信号発生回
路の少なくとも最終ドライバ回路及び内部で使用する電
源発生回路のうち少なくとも１つを配置する。これによ
り、ワード線やカラム選択線の選択動作を行うＸ，Ｙデ
コーダに対して、その入力信号をチップの中央からそれ
ぞれに対応して四方に伝達させることになるため、信号
の伝達経路が分割されて短くなること、及び負荷が分割
されて軽くなるため高速化を実現できるという効果が得
られる。
（６）上記周辺回路のうち原理的にマイノリティキャリ
アを基板に注入する可能性を持つ回路を、上記十文字エ
リアの２本の中心線上またはその近傍に配置することに
より、周辺回路をチップの中央に配置することによる前
記高速化を図りつつ、メモリセルアレイ部に対するマイ
ノリティキャリアの影響を最小にすることができるとい
う効果が得られる。
（７）十文字エリアにより４分割されるエリアに２　０
　８ 形成されたメモリアレイは、センスアンプを含んだ同じ
大きさの複数からなる単位のメモリマットの集合体とし
て構成する。この構成により、メモリセルの選択動作を
、マット内のメモリセル選択動作に上位アドレスによる
マット選択動作を加えて選択動作を２段階に振り分ける
ことができ、それに応じてデコーダが分割できるのでデ
コート信号の負荷が軽くなり高速動作化が図られるとい
う効果が得られる。
（８）上記十文字エリアにより４分割されるメモリアレ
イには、それぞれのメモリアレイを分割するようにＸデ
コーダ又はＹデコーダのうちの少なくとも一方を配置す
る。これにより、デコーダによりワード線又はカラム選
択線が実質的に分割されることに応じてその長さを短く
できるから、メモリセルの高速選択が可能になるという
効果が得られる。
（９）上記単位のメモリマビットは、マビット選択信号
に基づきメモリセル選択動作のための各種夕・イミング
信号を発生ずる制御回路を設ける。これに２　０　９ より、メモリマット内では最適化されたタイミングで時
系列的な動作シーケンスを実施できるから、多数のメモ
リブロックからなるであろう大記憶容量のＤＲＡＭにお
いて、異なるメモリブロック間相互でのタイミングマー
ジンを採る必要がないから、高速メモリアクセスと動作
マージンの向上を図ることができるという効果か得られ
る。また、動作ずるメモリマビット数を変更することが
容易となり、品種展開（ロウバワー化）が容易になると
いう効果が得られる。
（１０）上記単位のメモリマットは、隣接する一対のメ
モリマットを１つのサブブロックとして、そのサブブロ
ック毎に上記メモリマットを制御する制御回路を設ける
。この構成では、サブブロックの中で１つのメモリマッ
トを選択する構成がとれるから制御回路を複数のメモリ
マットに共通に用いることができ高集積化と高速化が可
能になるという効果が得られる。
（１１）上記単位のメモリマットは、軸対称的な関係に
ある一対のサブブロックにより構成するこ２１０ とにより、制御回路をより多くのメモリマットに共通に
用いることができ高集積化と高速化が可能になるという
効果が得られる。
（１２）上記制御回路を上記マット選択信号、サブブロ
ック選択信号又はブロック選択信号により活性化させる
ことにより、非選択マソＩ・又はサブブロックでの無駄
な電流消費を抑えることができるから低消費電力化が図
られるという効果が得られる。
（１３）上記制御回路として、相補データ線のプリチャ
ージ、センスアンプの活性化、シェアードセンスアンプ
の制宿！、Ｘデコーダの活性化、Ｙデコーダ回路の活性
化、ワードドライバの活性化、共通入出力線の選択、メ
インアンプの選択、又はメインアンプの活性化のうち少
なくとも１つの制御を行うようにする。これにより、マ
ット内での動作シーケンス制御の最適化が図られるとい
う効果が得られる。
（１４）上記メモリマットに対して、それに属するワー
ド線、相補デーク線を選択するための選択２１ １ 信号が供給されるようにする。１−の構成では、選択信
号はブリデコード回路で形成することなり、デコーダ回
路の合理的な分割が可能になるという効果が得られる。
（１５）上記単位のメモリマットに属するワード線又は
相補データ線を選択するだめの選択信号を形成する回路
を、複数のメモリマソ｝・又はサブブロックに対し−ζ
共通に設けられるようにすることにより、マソソ１・制
御信号の余分な引き回しがなくなるのでロウパワー化と
高速化が可能になるという効果が得られる。
（１６）上記メモリマット又はメモリブロックを選択す
るアドレス信号として、専用のアドレスハッファを用い
て入力する。この構成により、マソット選択信号を形成
するアドレス信号は、冗長回路に設けられる多数のアド
レス比較回絡等の比較的大きな負荷容量と分離できるか
ら高速化が可能になり、メモリセルアレイの選択動作に
先行してマット選択動作を行うことが可能になるという
効果が得られる。
２１ ２ （１７）上記十文字エリアの領域内にボンディングパッ
ドの一部又は全部を配置ざせる。これにより、チップの
中央部から信号き授受を行うようにすることができるか
ら、信号の伝達経路がチップの中央部から周辺に向かっ
ては一゛４方に広がりなから伝えられるいう構成となり
、チップの大型化にかかわらす信号伝達経路を短くでき
るから高速化が可能になるという効果が得られる。
（１８）上記十文字エリアのうし縦中央部にボンディン
グバソドの全部を２列にジグザグ状に配置する。これに
より、多数のボンディングパッドを効率よく配置でき、
高集積化が可能になるという効果が得られる。
（１９）上記十文字エリアのうち縦中央部に並んで配列
されたポンディングパソドは、ＬＯＣリードフレームに
対してホンテ゛イングを行うようにすることにより、リ
ードフレームを電源供給用のパッドに対しては配線の一
部とみなしたり、人力回路に近接してボンディングバソ
ドを設けることができるから、レベルマーシンの改善と
高速化が図２　１　３ られるという効果が得られる。
（２０）上記ボンディングパビットのうち、回路の電源
電圧と接地電位を与えるパビットは、それを必要とする
回路ブロックに応して適当な間隔をおいて複数個設ける
とともに、回路の電源電圧と接地電位をそれぞれ与える
共通のＬＯＧリートフレームにそれぞれ接続させること
により、回路動作に伴うノイズレベルを小さく抑えるこ
とができるから動作マージンの向上を図ることができる
という効果が得られる。
（２１）土記ボンディンクパビットのうち、接地電位を
与えるパノドは、活性化されるセンスアンプ列のチップ
分布に従って複数個設ける。これにより、そのセンスア
ンプの増幅動作による比較的大きな電流が対応するバン
ドから供給されるため、他の回路の接地電位に発生ずる
ノイズレベルを低く抑えることができるから、動作マー
ジンの拡大を図ることができるという効果が得られる。
（２２）半導体チソプの縦中央部と横中央部とからなる
十文字エリアに周辺回路とホンデイングパ２　１　４ ソドを配置し、上記十文字エリアにより分割された４つ
の領域にはメモリアレイを配置するとともに半導体チッ
プの四隅に段差を設ける。これにより、チップのコーナ
ーにおいてモールトレシンからの応力が直接メモリセル
部にかかるのを防くことかできるという効果が得られる
。
（２３）上記半導体チップの四隅に設りられる段差は、
メモリアレイ部の製造工程と同じ工程により形成される
配線層を積み重ねることにより構成することにより、製
造工程を追加することなくモールドレジンからのチップ
にかかる応力を分散させることができるという効果が得
られる。
（２４）半導体チップの縦中央部と横中央部とからなる
十文字エリアに周辺回路を配置し、上記十文字エリアに
より分割された４つの領域にはメモリアレイを配置し、
半導体チップの最外周には基板と同一導電型の高濃度拡
散層を配置して基板ハックバイアス電圧を供給するると
もとに、その内側に上記基板と逆導電型の拡散層からな
るガードリングを配置してそこに電源電圧を供給する。
こ２　１　５ の構成により、メモリアレイ部に対する不所望なノイズ
の浸入を防ぐことができるという効果が得られる。
（２５）外部端子から供給される電源電圧により動作し
、基準電圧を受けるインピーダンス変換用の出力バッフ
ァとからなる内部回路の動作電圧を形成する内部降圧電
圧発生回路を内蔵させる。この構成では、素子の微細化
に伴う耐圧の低下に応じて動作電圧を低くできること、
及び動作電圧の低下により低消費電力化を図ることかで
きるという効果が得られる。また、基準定電圧により降
圧電圧を形成するので、外部電源電圧の変動の影響を受
けることがないので、内部回路の動作の安定化が可能に
なるという効果が得られる。
（２６）上記内部降圧電圧発生回路としてメモリアレイ
用電圧と、周辺回路用電圧とに分けることにより、回路
動作によるノイズの発生を防止することができるという
効果が得られる。
（２７）上記内部降圧電圧発生回路により形成される降
圧電圧は、それが供給される入力バッファ２１ ６ 回路のロジンクスレッショルド電圧の約２倍の電圧に設
定する。これにより、動作電圧を有効に利用でき入カレ
ヘルマージンの拡大を図ることができるという効果が得
られる。
（２８）上記インピーダンス変換動作を行う出力バッフ
ァの出力回路をＣＭＯＳ構成とし、そのうらの電源電圧
側のＰチャンネルＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔを介して電源
電圧を選択的に出力ざせる機能を持たせる。これにより
、特別な回路を付加することなく、内部の動作電圧を外
部から供給される電源電圧に切り換える機能を持たせる
ことができるという効果が得られる。この電圧切り換え
機能は、例えばエージング等に利用できる。
（２９）内部降圧電圧発生回路により形成された降圧電
圧で動作する内部回路により形成された出力すべき信号
を、Ｉ／ベル変化回路を通して外部から供給される電源
電圧に従ったレヘルに変換してソースフォロワ出力Ｍ　
Ｏ　Ｓ　Ｆ　Ｅ　Ｔを駆動する。この構成では、出力信
号のレベル振幅を大きく採れるとともに駆動信号の振幅
が大きくなるので動作２　１　７ の高速化が可能になるという効果が得られる。
（３０）上記出力ＭＯＳＦＥＴには、上記内部回路で形
成された比較的小さな信号振幅の信号で駆動される出力
ＭＯＳＦＥＴを並列に設ける。これにより、比較的早い
タイミングで出力信号の変化を開始させることができる
から、信号の変化を比較的長い時間に渡って直線的に行
わせることができるため、出力の動作速度を犠牲にする
ことなく出力信号変化時の電源線や接地線に発生するノ
イズレベルを低減させることかできるという効果が得ら
れる。
（３１）上記内部降圧電圧発生回路により形成された内
部電圧を、テストモードによりデータ出力バッファを出
力ハイインピーダンス状態にしておいて、その出力端子
からブーｌ・ストランプ電圧又は外部電源電圧レヘルの
信号によりスイッチ制御されるスイッチＭＯＳＦＥＴを
介して選択的に出力させる。これにより内部電源回路が
正常に動作しているか否かをモニタすることができ高信
頼化を図るごとができるという効果か得られる。
２　１　８ （３２）ワード線やシエアートセンスアンプの選択信号
として、上記内部降圧電圧を昇圧して形成された高電圧
を動作電圧とする選択回路により形成する。これにより
、昇圧電圧が外部電源に影響されることなく安定にでき
るととともに、ワード線等の選択動作を高速にできると
いう効果が得られる。
（３３）メインアンプを中心にして対称的にメモリセル
アレイを配置し、メモリセルアレイ選択信号に対応して
スイッチ制御されるスイッチＭＯＳＦＥＴを介して選択
的に上記メモリセルアレイの入出力線をメイアンプに接
続させる。この構成により、メインアンプの数を減らせ
るとともに、入出力線の実質的な配線長を短くできるか
ら高速化が可能になるという効果が得られる。
（３４）上記メモリセルアレイとして、シェアードセン
スアンプを採用し、左右の分けられたメモリマットに対
応した入出力線をそれぞれを設けるとともに、そのマッ
ト選択信号に対応してスイッチ制御されるスイッチＭＯ
ＳＦＥＴを介して共通２　１　９ のメインアンプに接続する。この構成では、シェアード
センスアンプ方式によるデータ線長を短くできるととも
に、それに対応して人出力線も分割するので入出力線の
配線容量も半減できるから高速化が可能になるという効
果が得られる。
（３５）上記メモリセルアレイとして、前記の単位のメ
モリマットとすることにより、メインアンプの数の低減
と、それに結合される入出力線の配線長さを短くできる
ことにより高速動作を実現できるという効果が得られる
。
（３６）制御信号によりワード線の選択信号を受けてそ
れを保持させるラッチ回路を設けて、そのラッチ回路の
出力信号によりワード線駆動信号を形成する。これによ
り、ワード線を順次多重選択させることができるから、
エージング等を効率良く行うようにすることができると
いう効果が得られる。
（３７）テストモードのときシェアードセンスアンプに
対して左右の両方の相補データ線を接続させるモードを
設ける。これにより、相補データ線２　２　０ の容量が約２倍となることに応じて相対的にメモリセル
からの信号量が１／２に減少するため、信号量のマージ
ンテストを簡単に実施できるという効果が得られる。
（３８）ファンクション設定モードとして、複数ビット
からなるアドレス端子からそれに対応した複数ビットか
らなるディジタル信号を入力し、内部回路の状態をその
ディジタル信号に対応した電圧又は遅延時間に設定する
機能を持たせる。これにより、内部動作電圧や信号遅延
の変更が容易になり、内部テストを効率よく行うことが
できるという効果が得られる。
（３９）所定の制御信号により外部からリセビット又は
初期値セット機能を付加したりフレソシュアドレスカウ
ンタ回路を設ける。これにより、リフレッシュ動作を上
記ワード線の多重選択や各種読み出し／書き込みテスト
用アドレス選択に利用することができるという効果が得
られる。
（４０）内部回路の動作電圧を形成する内部電源電圧発
生回路を備え、その内部電圧に基づいた電２　２　１ 圧と外部から与えられた電圧と比較して、その比較結果
の２値信号を出力させる。この構成により内部の動作電
圧を高い精度でモニタできるという効果が得られる。
（４１）ＣＭＯＳ構成のＤＲＡＭにおけるセンスアンプ
、入力バッファの初段回路、出力バッファの最終段回路
、メインアンプの初段回路、入出力線のプルアップＭＯ
　Ｓ　Ｆ　ＥＴ、相補データ線及び相補入出力線のショ
ー｝ＭＯＳＦＥＴ及びチャージポンプ回路を構成するダ
イオード形態のＭＯＳＦＥＴのうち、少なくとも１つの
回路に用いられるＭＯＳＦＥＴのしきい値電圧を他の回
路に用いられるＭＯＳＦＥＴより低しきい値電圧を持つ
ものとする。これにより、動作の高速化が可能になると
いう効果が得られる。
（４２）カラムスイッチＭＯＳＦＥＴ，センスアンプを
構成するＭＯ　Ｓ　Ｆ　ＥＴ、プリチャージＭＯＳＦＥ
Ｔ，ショートＭＯＳＦＥＴ、ワード線駆動用ＭＯＳＦＥ
Ｔ及びシェアードセンスアンプのカット用ＭＯ　Ｓ　Ｆ
　ＥＴのうち少なくとも１種類のＭ２　２　２ ＯＳＦＥＴは、そのソース，ドレインコンタクトとして
、メモリセルのアドレス選択用ＭＯＳＦＥＴのソース，
ドレインコンタクトと同様なバンドコンタクトを用いる
。これにより、そのソースドレインコンタクトとしてメ
モリセルと同様にセフルアライン技術が利用でき、ソー
ス，ドレイン領域を必要最小に形成することがでる。こ
れにより高集積化と寄生容量を小さくできることによる
高速化が可能になるという効果が得られる。
（４３）ビット線クロス方式におけるクロス部に、その
上に形成されるカラム選択線を構成するために用いられ
る第１層目のメタル層を利用することにより、クロス部
を構成する配線が不要になるとともに、下地のキャパシ
タやＭＯＳＦＥＴの均一性に悪影響を与えなくできると
いう効果が得られる。
（４４）カラム選択線を２対のビット線に対応させると
ともに、ビット線クロス部の前で一方のビット線対から
他方のビット線対にオーバーラップするように折り曲げ
て配置することにより、特別２　２　３ なクロス配線領域が不要になるとともに、カラム選択線
とビット線との寄生容量を均一化することができるとい
う効果が得られる。
（４５）積層型からなるメモリセルアレイ部とその周辺
回路部との間に、ダミーの配線層からなる段差緩衝用領
域を設けることにより、配線の加工が容易になるという
効果が得られる。
（４６）上記段差緩衝用領域下にガードリングを配置す
ることにり、特性の安定化が可能になるという効果が得
られる。
（４７）センスアンプを含んだ同じ大きさの複数からな
る単位のメモリマットの集合体から構成されるメモリア
レイを持ち、各メモリマットに対して冗長用ワード線及
び／又は冗長用データ線を設けるとともに、上記全ての
メモリマットから構成される冗長ワード線及び／又はデ
ータ線の総数より少なく、１つのメモリマットに設けら
れる冗長ワード線及び／又はデータ線の数より多い数か
らなる冗長用回路を設けて、それを上記各メモリマット
に共通に用いるようにする。これにより、欠２　２　４ 陥救済に必要な回路規模を小さ《できるから高集積化と
低消費電力化を図ることができるという効果が得られる
。
（４８）上記冗長回路として、不良アドレス記憶回路と
アドレス比較回路とを含み、それに対応したＸ，　Ｙア
ドレスバッファに近接して設ける。これにより、信号伝
達経路を最短にできるから動作の高速化と高集積化が可
能になるという効果が得られる。
（４９）ワード線又はカラム選択回路の出力部において
、複数のワード線又はカラム選択線とそれぞれ交差する
配線を持つ予備ワード線又は予備カラム選択線を形成し
ておき、不良ワード線又は不良データ線が発生したとき
、レーザー光線の照射によって上記ワード線又はカラム
選択回路の出力線を不良ワード線又は不良データ線に対
応したカラム選択線から切断さセるとともに予備ワード
線又は予備カラム選択線に接続させることより欠陥救済
を行う。この構成では、不良アドレスの記憶回路や比較
回路が不要になるから、高集積化と高２　２　５ 速化及び低消費電力化を図ることができるという効果が
得られる。
（５０）Ｙ系の多重選択による多ビビット同時テストモ
ードのとき、欠陥救済が行われたメモリブロック又はＹ
Ｓ線のみ冗長データ線又は冗長ＹＳ線に切り換えるよう
にする。これにより、上記多ビビット同時テスト機能に
よるテスト時間の短縮化を図りつつ用意する冗長データ
線又は冗長ｙｓ線の数を減らすことができるという効果
が得られる。
（５１）データ線をＸ，Ｙ又は内部で形成されたブロッ
クアドレス、あるいはこれらの組み合わせにより複数ブ
ロックに分割し、これらの信号を利用して欠陥が存在す
るブロックのみ冗長データ線又は冗長ＹＳ線に切り換え
るようにすることにより、用意する冗長データ線又は冗
長ＹＳ線の数を減らすことができるという効果が得られ
る。
（５２）ワード線をＸ又は内部で形成されたブロックア
ドレス、あるいはこれらの組み合わせにより複数ブロッ
クに分割し、これらの信号を利用して欠陥が存在するブ
ロックのみ冗長ワード線に切２　２　６ り換えるようにすることにより、用意する冗長ワード線
の数を減らすことができるという効果が得られる。
（５３）上記ブロックアドレスとして、不良アドレスを
プログラムする手段と同じプログラム手段を用いること
によって、プログラムの簡素化を図ることができるとい
う効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更が可
能であることはいうまでもない。例えば、グイナミソク
型ＲＡＭの記憶容量としては、前記のように１６Ｍビッ
トの他、４Ｍビットのようにそれより少ないもの、ある
いは６４Ｍヒットのようにそれより大きいものであって
もよい。また、アドレス入力としてＸアドレスとＹアド
レスとをそれぞれ独立した端子から供給するというノン
マルチ方式とし、それに応じて記憶容量を約８Ｍピソｌ
・や２４Ｍビットのようにするものであってもよい。
２　２　７ この発明は、前記のような大記憶容量を持つ半導体記憶
装置に広く利用することができるものである。
〔発明の効果〕 本廓において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、半導体チップ又はその縦中心線で分けられ
たそれぞれのエリアにおいて、その縦中央部と横中央部
とからなる十文字エリアに周辺回路を配置し、上記十文
字エリアにより分割された４つの領域にはメモリアレイ
を配置する。この構成では、チップ又はエリアの中央部
に周辺回路が配置されることに応じて、信号の最大伝達
経路をチソプサイズのほ＼半分に短くできるから大記憶
容量化を図ったＤＲＡＭの高速化が図られる。上記十文
字エリアにより４分割されるエリアに形成されたメモリ
アレイは、センスアンプを含んだ同じ大きさの複数から
なる単位のメモリマットの集合体として構成する。この
構成により、メモリセルの選択動作を、マット内のメモ
リ２　２　８ セル選択動作に上位アドレスによるマット選択動作を加
えて選択動作を２段階に振り分けることができ、，それ
ムこ応じてデコーダが分割できるのでデコード信号の負
荷が軽くなり高速動作化が図られる。上記メモリマット
は、マット選択信号に基づきメモリセル選択動作のため
の各種タイミング信号を発生する制御回路を設ける。こ
れにより、メモリマット内では最適化されたタイミング
で時系列的な動作シーケンス制御が可能となり、高速メ
モリアクセスと動作マージンの向上を図ることができる
とともに、動作するメモリマ・ノト数を変更することが
容易となり、品種展開が容易になる。
上記十文字エリアのうち縦中央部にボンディングパッド
の全部を２列にジグザグ状に配置する。これにより、多
数のホンディングバンドを効率よく配置できるとともに
Ｌ　Ｏ　Ｇリードフレームに対してボンディングを行・
うようにすることにより、リートフレームを電源供給用
のバソドに対Ｑてぱ配線の一部とみなしたり、入力回路
に近接してボンディングパッドを設けることができるか
ら、レベ２　２　９ ルマージンの改善と高速化が図られる。半導体チップの
緬中央部と横中央部とからなる十文字エリアに周辺回路
とホンディングバソドを配置し、上記十文字エリアによ
り分割された４つの領域にはメモリアレイを配置すると
ともに四隅にメモリアレイ部の製造工程と同じ工程によ
り形成される配線層を積み重ねることによりモールドレ
ジンからのチップに係る応力を分散させることができる
。
外部端子から供給される電源電圧により動作し、基準電
圧を受けるインピーダンス変換用の出力バッファとから
なる内部回路の動作電圧を形成する内部降圧電圧発生回
路を内蔵させる。この構成では、素子の微細化に伴う耐
圧の低下に応じて動作電圧を低くできること、及び動作
電圧の低下により低消費電力化を図ることができる。基
準定電圧により降圧電圧を形成するので、外部電源電圧
の変動の影響を受けることがないので、内部回路の動作
の安定化が可能になる。上記内部降圧電圧発生回路とし
てメモリアレイ用電圧と、、周辺回路用電圧とに分ける
ことにより、回路動作によるノイ２３０ ズの発生を防止することができる。上記内部降圧電圧発
生回路により形成された内部電圧を、テストモードによ
りデータ出力バッファを出力ハイインピーダンス状態に
しておい−ζ、その出力端子からブー１・ストラップ電
圧又は外部電源電圧レベルの信号によりスイッチ制御さ
れるスイッチＭＯＳＦＥＴを介して選択的に出力させる
。これにより内部電源回路が正常に動作しているか否か
をモニタすることができ高信頼化を図ることができる。
ワード線やシェアードセンスアンプの選択信号として、
上記内部降圧電圧を昇圧して形成された高電圧を動作電
圧とする選択回路により形成する。
これにより、昇圧電圧が外部電源に影響されることなく
安定にできるととともに、ワード線等の選択動作を高速
にできる。ＣＭＯＳ構成のセンスアンプ、入カパソファ
の初段回路、出力バッファの最終段回路、メインアンプ
の初段回路、入出力線のプルアソプＭＯ　Ｓ　Ｆ　ＥＴ
、相補デーク線及び相補入出力線のショー１−　Ｍ　Ｏ
　Ｓ　Ｆ　Ｅ　’ｆ’及びチャージポンプ回路を構成ず
るダイオート形態のＭＯＳＦ２　３　１ ＥＴのうち、少なくとも１つの回路に用いられるＭＯＳ
ＦＥＴのしきい値電圧として、他の回路に用いられるＭ
ＯＳＦＥＴより低いしきい値電圧を持つようにすること
により高速化が可能になる。
カラムスイッチＭＯＳＦＥＴ，センスアンプを構成する
ＭＯＳＦＥＴ、プリチャージＭ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ、
ショートＭＯＳＦＥＴ，’７一ド線駆動用ＭＯＳＦＥＴ
及びシエアートセンスアンプのカビット用Ｍ　ＯＳＦＥ
Ｔのうち少なくとも１種類のＭＯＳＦＥＴは、そのソー
ス、ドレインコンタクトとして、メモリセルのアドレス
選択用ＭＯＳＦＥＴのソースドレインコンタクトと同様
なパッドコンタク１〜を用いることにより、そのソース
．１・ルインコンタク１・とじてメモリセルと同様にセ
フルアライン技術が利用でき、ソース．ドレイン領域を
必要最小に形成することがでるから高集積化と各配線の
寄生容量を小さくできることによる高速化が可能になる
。ビソｌ−線クロス方弐におけるクロス部に、その上に
形成されるカラム選択線を構成するために用いられる第
１層目のメタル層を利用すること２　３　２ によりクロス部を構成する配線が不要になるとともに下
地のキャパシタやＭＯ　Ｓ　Ｆ　ＥＴの均一性に悪影響
を与えなくできる。また、上記カラム選択線を２対のビ
ット線に対応させるとともに、ビット線クロス部の前で
一方のビット線対から他方のビソ１・線対にオーハーラ
ソブするように折り曲げて配置することにより、特別な
クロス配線領域が不要になるとともにカラム選択線とビ
ット線との寄生容量を均一化することができる。積層型
からなるメモリセルアレイ部とその周辺回路部との間に
、ダミーの配線層からなる段差緩衝用碩域を設けること
により配線の加工が容易になる。
そして、センスアンプを含んだ同じ大きさの複数からな
る単位のメモリマットの集合体から構成されるメモリア
レイを持ち、各メモリマットに対して冗長用ワード線及
び／又は冗長用データ線を設けるとともに、上記全ての
メモリマットから構成される冗長ワード線及び／又はデ
ータ線の総数より少なく、１つのメモリマビットに設げ
られる冗長ワード線及び／又はデータ線の数より多い数
か２　３　３ らなる冗長用回路を設けて　それをＬ記各メモリマット
に共通に用いるようにする。これにより、欠陥救済に必
要な回路規模を小さくできるから高集積化と低消費電力
化を図る、二とができる。Ｙ系の多重選択による多ビビ
ット同時テスｌ・モートのとき、あるいはデータ線又は
ワード線をアドレス信号又は内部で形成されたブロック
アド１／ス、あるいはこれらの組み合わせにより複数ブ
ロックに分割した時、欠陥が存在するブロックのみ冗長
データ線冗長ワード線に切り換えるようにすることによ
り、用意する冗長データ線又は冗長ワード線の数を減ら
すことができる。
【図面の簡単な説明】
第１図は、この発明が適用されたタイナミ・ノク型ＲＡ
Ｍの一実施例の基本的レイアウト図第２図は、この発明
に係るＤ　Ｒ　Ａ．　Ｍの一実施例を示す全体レイアウ
１・図、 第３図は、．そのボンティンクパノトの詳細な配置を示
すレイアウ１・図、 第４図は、そのアドレス割り付けの−実施例を２　３　
４ 示すブロック図、 第５図は、この発明に係るダイナミソク型ＲＡＭにおけ
る制御信号に着目したブロック図、第６図は、この発明
に係るグイナミソク型ＲＡＭの動作シーケンスに着目し
たブロック図、第７図は、その電源供給線とそれに関連
する内で電源回路とパッドの関係を具体的に説明するた
めのレイアウト図、 第８図は、その回路の接地線とそれに関連する内部電源
回路とパッドの関係を具体的に説明するためのレイアウ
ト図、 第９図（Ａ）と（Ｂ）は、この発明に係る入力保護回路
の一実施例を示す具体的レイアウト図、とその断面図、 第１０図は、外部電源電圧用パッドに設けられる入力保
護回路の一実施例を示す具体的レイアウ１・図、 第１１図には、半導体チップの周辺部の一実施例を示す
レイアウト図、 第１２図は、そのコーナ一部の概略断面図、２　３　５ 第１３図は、その最外周の概略断面図、第１４図は、こ
の発明に係るグイナミソク型ＲＡＭの他の一実施例を示
す基本的レイアウト図、第１５図は、上記グイナミソク
型ＲＡＭの他の一実施例を示す基本的レイアウト図、 第１６図は、上記グイナミソク型ＲＡＭの更に他の一実
施例を示す基本的レイアウト図、第１７図（Ａ）ないし
（Ｃ）は、メモリマットの他の一実施例の基本的構成と
、それを組み合わせて構成されるメモリブロックの他の
一実施例のレイアウト図、 第１８図（Ａ）ないし（Ｃ）は、上記メモリマットの他
の一実施例の基本的構成と、それを組み合わせて構成さ
れるメモリブロックの他の一実施例のレイアウト図、 第１９図（Ａ＞ないし（Ｃ）は、上記メモリマットの他
の一実施例の基本的構成と、それを組み合わせて構成さ
れるメモリブロックの他の一実施例のレイアウト図、 第２０図（Ａ）ないし（Ｃ）は、上記メモリマ２　３　
６ ットの更に他の一実施例の基本的構成と、それを組み合
わせて構成されるメモリブロックの他の一実施例のレイ
アウト図、 第２１図（Ａ）と（Ｂ）は、上記サブブロックの他の一
実施例の基本的構成と、それを組み合わせて構成される
メモリブロックの他の一実施例のレイアウト図、 第２２図は、この発明に係るダイナミック型Ｒ−ＡＭに
用いられるリードフレームの一実施例を示す平面図、 第２３図（Ａ）ないし（Ｃ）は、上記リードフレームと
半導体チップとの接続例を示す概略側面図、 第２４図（Ａ）と（Ｂ）は、この発明に係るグイナミソ
ク型ＲＡＭの一実施例を示す外観図と内部透視図、 第２５図（Ａ）ないし（Ｃ）は、この発明に係るグイナ
ミソク型ＲＡＭの一実施例を示す外部端子のビン配置図
、 第２６図は、ＺＩＰ型パンケージを用いた場合２　３　
７ の一実施例を示す外部端子のピン配置図、第２７図は、
ＳＯＪ型パソケージを用いた場合の一実施例を示す外部
端子のピン配置図、第２８図は、この発明に係るグイナ
ミソク型ＲＡＭにおけるＲＡＳ系のコントロール回路の
一実施例を示す一部回路図、 第２９図は、上記コントロール回路の一実施例を示す他
の一部回路図、 第３０図は、上記コントロール回路の一実施例を示す他
の一部回路図、 第３１図は、この発明に係るダイナミック型ＲＡＭにお
けるＸアドレスバッファの一実施例を示す回路図、 第３２図は、上記Ｘアドレス信号Ａ９とＡＩＯに対応し
たアドレスバッファ回路の一実施例を示す回路図、 第３３図は、上記Ｘアドレス信号Ａｌｌに対応したアド
レスバッファの一実施例を示す回路図、第３４図は、上
記Ｘアドレス信号Ａ８に対応したアドレスバッファの一
実施例を示す回路図、２　３　８ 第３５図は、ロウ系のプリデコーダの一実施例を示す一
部回路図、 第３６図は、Ｘ系の冗長回路の一実施例を示す回路図、 第３７図は、ワード線の選択を行うデコーダ回路の一実
施例を示す一部回路図、 第３８図は、冗長ワード線の選択を行うデコーダ回路の
一実施例を示す一部回路図、 第３９図は、センスアンプを活性化させるタイミング発
生回路の一実施例を示す回路図、第４０図は、メモリマ
ットに設けられる制御回路の一実施例を示す一部回路図
、 第４１図は、Ｘデコーダ，ワード線駆動回路，シェアー
ド鮮魚線駆動回路の一実施例を示す回路図、 第４２図は、メモリセルアレイの一実施例を示す回路図
、 第４３図は、リフレソシュアドレスカウンタ回路の一実
施例を示す回路図、 第４４図は、ＣＡＳ系のコントロール回路の一２　３　
９ 実施例を示す一部回路図、 第４５図は、Ｙアドレスバッファの一実施例を示す回路
図、 第４６図は、Ｙ系の冗長回路の一実施例を示す一部回路
図、 第４７図は、Ｙ系の冗長回路の一実施例を示す他の一部
回路図、 第４８図は、Ｙ系の冗長回路の一実施例を示す一部回路
図、 第４９図は、Ｙ系のアドレス信号のプリデコーダ回路の
一実施例を示す回路図、 第５０図は、カラム選択信号を形成するＹ系デコーダの
一実施例を示す回路図、 第５１図は、ニブルカウンタ回路の一実施例を示す回路
図、 第５２図は、Ｙ系の制御信号を形成するコントロール回
路の一実施例を示す一部回路図、第５３図は、動作モー
ド判定回路の一実施例を示す回路図、 第５４図は、Ｙ系のコントロール回路の一実施２　４　
０ 例を示す一部回路図、 第５５図は、ＷＥ系のコンｌ・ロール回路の一実施例を
示す一部回路図、 第５６図は、ＷＥ系のコントロール回路の一実施例を示
す他の一部回路図、 第５７図は、データ人カバッファの一実施例を示す回路
図、 第５８図は、メインアンプ制御回路の一実施例を示す回
路図、 第５９図は、メインアンプの一実施例を示す回路図、 第６０図は、メインアンプのデータの出力制御回路の一
実施例を示す回路図、 第６１図は、メインアンプの出力制御回路の一実施例を
示す回路図、 第６２図は、データ出力バッファの一実施例を示す回路
図、 第６３図は、テスト回路の一実施例を示す一部回路図、 第６４図は、テスト回路の一実施例を示す他の２　４　
１ 一部回路図、 第６５図は、動作モードを指定する制御回路の一実施例
を示す回路図、 第６６図は、その他の制御回路の一実施例を示す回路図
、 第６７図は、基板バックバイアス電圧発生回路の一実施
例を示す回路図、 第６８図は、内部界圧電圧発生回路の一実施例を示す回
路図、 第６９図は、内部降圧電圧発生回路の一実施例を示す回
路図、 第７０図は、ＲＡＳ系の動作の一例を示すタイミング図
、 第７１図は、ＲＡＳ系の動作の一例を示すタイミング図
、 第７２図は、ＲＡＳ系の動作の一例を示すタイミング図
、 第７３図は、Ｘアドレスバッファの動作の一例を示すタ
イミング図、 第７４図は、ＣＡＳ系の動作の一例を示すタイ２　４　
２ ミング図、 第７５図は、ＣＡＳ系のアドレス選択動作の一例を示す
タイミング図、 第７６図は、ライト動作の一例を示すタイミング図、 第７７図は、Ｙアドレスバッファの動作の一例を示すタ
イミング図、 第７８図は、テスｌ・モートの動作の一例を示すタイミ
ング図、 第７９図は、ＣＡＳ系の動作の一例を示すタイミング図
、 第８０図は、ＣＡＳ系の動作の一例を示すタイミング図
、 第８１図は、ＣＡＳ系の動作の一例を示すタイミング図
、 第８２図は、この発明に係る欠陥救済法の他の−実施例
を示すブロック図、 第８３図は、この発明に係る欠陥教済法の他の一実施例
を示すブロック図・ 第８４図（八）ないし（Ｃ）は、ワード線のテ２　４３ スト法を説明するための一実施例の波形図とそれの回路
図、 第８　５図（Ａ）ないし（Ｄ）は、信号量マージンテス
ト法を説明するため一実施例を示す回路図とその波形図
、 第８６図は、ファンクシづンセットモードの他の一実施
例を示すブロック図 第８７図（Ａ）ないし（Ｃ）は、リフレソシュアドレス
カウンクの他の一実施例を示す波形図と回路図、 第８８図（Ａ）と（Ｂ）は、内部電源モニタ方法の他の
一実施例を示すブロンク図とそれを説明する波形図、　
　　　　　　　　　　　　　　第８９図（Ａ．）と（Ｂ
）は、マルチビットテスト法の原理を説明するための回
路図とその波形図、第９０図は、この発明の一実施例を
示すビット線方向の素子構造断面図、 第９１図（Ａ）ないし（Ｃ）は、ごの発明に係る欠陥救
済法を説明するための概念回、第９２図は、この発明に
係るメインアンプとメ２　４　４ モリセルアレイとのレイアウトの一実施例を示すブロッ
ク図、 第９３図は、この発明に係るメインアンプとメモリセル
アレイとのレイアウ１〜の他の一実施例ヲ示すブロック
図、 第９４図は、この発明に係る半導体チップの他の一実施
例を示づ一基本的レイアウ１・図、第９５図は、ごの発
明に係るメモリセルアレイの一実施例を示すパターン図
、 第９６図（Ａ）と（Ｂ）は、そのビソＩ−線クロス部を
説明するだめの断面図と模式図、第９７図ないし第９９
図は、ビット線方向のシェアードセンスアンプ列部とそ
れに対応したメモリセルアレイ部の一実施例のパターン
図、第１００図は、その段差緩衝領域の断面図、第１０
１図は、ワード線方向のメモリセルアレイ部と、それに
対応したワードドライバの一実施例を示すパターン図、 第１０２ないし第１０５は、それに対応したワードドラ
イ八の一実施例を示すパターン図、２　４　５ 第１０６図と第１０７図は、それに対応したＸデコーダ
の一実施例を示すパターン図、第１０８図は、ワード線
方向乙こおりるメモリセルアレイ部とワードクリア回路
の一実施例を示すパターン図である。 ＤＶＩ・・Ｙアドレスドライハ、ＤＶ２・・Ｘアドレス
トライ八、ｌ）　Ｖ　３・・マット選択ドライバ、１・
・外部電源用パソＦ’　Ｖ　Ｃ　Ｃ　Ｂ、２・・外部電
源用パッドＶＣＣＢ、３・・内部降圧電源回路（ＶＣＣ
）　、４・・内部降圧電源回路（ＶＤＬ）、５・・ｖ’
　ｃ　ｃ配線、６・・ＶＤＬ配線、７・・データ出力バ
ッファ用の電源パソドＶＣＣＥ、１１・・ワードクリア
、ワード綿ラノチ用の接地ｔ　位供給用バンド、１２・
・センスアンプのコモンソース用接地電位パソド、１３
・・データ出力バッファ用パノド、１４・・内部降圧電
源回路、アドレスバッファ用接地電位パソｌ・、１５・
・その他の回路用の接地電位バンド、２１・・モールド
樹脂、２２・・リードフレーム、２３・・チソプ、２４
・・フィルム、２５・・金ワイヤ、２６２　４　６ ・・接着剤Ａ、２７・・接着剤Ｂ、２８・・絶縁体、２
９・・接着剤Ｃ、３０・・接着剤Ｄ、３１・・モールド
樹脂、３２・・リードフレーム、３３・・チソブ、３４
・・フィルム、３５・・金ワイヤ、３６・・バスバーリ
ード、３７・・吊りり・−ド、３８・　・ボンディ４ン
グパビット、３９・・インディックス、４１・・Ｐ基板
、４２・・Ｐ型ＷＥ１、Ｉ５、４３・・Ｎ型Ｗ　Ｅ　Ｌ
　Ｌ、４４・・Ｎ゛拡散層、４５・・Ｐ＋拡散層、４６
・・ポリシリコン（ゲ・一ト、ワード線）、４７・・ポ
リシリコン（パ・冫ドコンタクＩ−）、４８・・ポリシ
リコン（キャパシタス１〜アノード）、４９・・ポリシ
リコン（キャパシタプレート）、５０・・ポリサイト（
ビッＩ・線）、５１・・１層目のメタル（タングステン
）、５２・・２層目のメタノレ（アノレミニュウム）、
５３・・第１ゲート絶縁膜（ＭＯＳＦＥＴ）、５４・・
第２ゲート絶縁膜（キャパシタ）、６１・　・ビット線
（ポリサイド）、６２・・カラム選択線（１層目メタル
）、６３・・ワード線（ポリシリコン）、６４・・Ｍ　
Ｏ　Ｓ　Ｆ　Ｅ　Ｔ、２　４７ ６５・・ビソｉ・線コンタクト、６６・・拡散層、６７
・・入出力線、６８・・ワードシ，ヤント、６９，７０
・・ダミーの配線層、７１・・拡散層、７２・・ワード
線（ポリシリコン）７３・・ビット線（ポリサイド）、
７４・・ワード線シャント（２層目メタル層）　、７　
５・・カラム選択線（１層目メタル層）７６・・ビット
線コンタクト　（パビット′ボリシリコン使用）７７・
・メモリセルアレイのガードリング用拡散層、７８・・
段差緩衝用配線（ボリシリコン）、７９・・ワードドラ
イバのゲート、８０・・ワード線（ドライバＭＯＳＦＥ
Ｔの出力側配線）、８１・・拡散層コンタクト、９１・
・ワードクリア信号線（２層目メタル層）９２・・接地
線（ＩＪｉ目メタル層）９３・・ワードクリアのゲート
（ポリシリコン）９４・・拡散層、９５・・段差緩衝用
配線（ボリシリコン）９６・・ワード゛線シャント層（
２層目メタル層）９７・・ワード線（ポリシリコン）９
８・・メモリセルアレイのガードリング用拡散層、９９
・・段差緩和用配線（ポリシリコン兼ガードリングシャ
２　４　８ ２　４　９ 亡Ｎ ｒ→ 法 Σり≧Ｑ で一 綜 ｉ→ 法 −５３２− ２りミＱ ２り≧ｏ　　Ｘ＞ −へ１１一 ΣリミＱ 特開平３ ２１４６６９　（７９） 特開平３　−　２１４６６９　（８１）特開平３　−　
２１４６６９　（８３）一５４０− 区 特開平３　−　２１４６６９　（９０）ｒ〜 ■ 法 〉　夫　栄　資　京　栄　シ　費　腎　貴　シ　染特開
平３ ２１４６６９　（９２） 凹竃 特開平３ ２１４６６９　（９３） 特開平３ ２１４６６９　（９７） 特開平３ ２１４６６９　（９８） −５５５− 特開平３　−　２１４６６９　（１０４）区 特開平３　−　２１４６６９　（１０８）特開平３　−
　２１４６６９　（１０９）丁 一一 特開平３−２１４６６９（１１０） 区 ＯＯ ＱＯ 特開平３−２１４６６９（１１５） ＯＯ Ｏ　Ｏ 特開平３ ２１４６６９　（１１７） 区 匠 ■ （フ 法 く 〉 門 特開平３ ２１４６６９　（１２２） 〇二 工 特開平３ ２１４６６９　（１２６） ≦ ≦ く 特開平３ ２１４６６９　（１３０） 特開平３ ２１４６６９　（１３１） Σ」 弘 〉　０ 一一一】 一− 一５９０− 〉 ０ワ Ｏ の ＠発 明 者 角 崎 学 ＠発 明 者 松 本 哲 郎 東京都青梅市今井２３２６番地　株式会社日立製作所デ
バイス開発センタ内 東京都小平市上水本町５丁目２０番１号　株式会社日立
製作所武蔵工場内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都小平市上水本町５丁目２０番１号　日立超エル・
エス・アイエンジニアリング株式会社内 東京都青梅市今井２３２６番地　株式会社日立製作所デ
バイス開発センタ内 一６０６− 千３・禿十甫正』：（方式） 平成２年１０月 １日 発明の名称 補正をする者 事件との関係 住所 名称 住所 名称 半導体記憶装置とその欠陥救済法 特許１−川１１９ｊＡ 東京都千代ＩＩＩ区神田駿河台四丁目６番地（５１０）
株式会社ＲズｔルＷイ乍所 代表５Ｋ　　三田勝茂 東京者ｐＩＸ平市上水木町５丁目２０番１−号日立超エ
ル・エス・アイエンジニアリング株代会社補正の対象 補正の内容 明細書の図面の１１１１車な説明の欄 別紙の通りに補正する。 別紙 ■．明細書第２４５頁第１０行〜第１１行ｒ第９６図（
Ａ）と（Ｂ）は、ヒノ１・線クロス部を説明するだめの
断面図と模式図、Ｊを『第９６図は、この発明に係るメ
モリセルアレイのビット線クロソク部を説明するだめの
構成図、』と補正する，，以」一 事件の表示 平成１年特許願第 ６５８４０号 住所 （５１０）株式会社　日Ｓｔ薯話ｆＶＥ斤代表者三田勝
茂 ＠１８７東京都ｔＪ坪市Ｄ層萌５丁目２０番１号日立超
エノレ・エス・アイエンジニアリング株式会社代表者大
野稔

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップ又はその縦中心線により１／２に分け
    られた両領域における縦中央部と横中央部とからなる十
    文字エリアに周辺回路を配置し、上記十文字エリアによ
    り分割された４つの領域にはメモリアレイを配置するこ
    とを特徴とする半導体記憶装置。 ２、上記十文字エリアのうち、メモリアレイに接した縁
    にＸデコーダ及びＹデコーダを配置することを特徴とす
    る特許請求の範囲第１項記載の半導体記憶装置。 ３、上記十文字エリアのうち、縦中央部又は横中央部の
    Ｘデコーダに挟まれた領域には、メインアンプ、コモン
    ソーススイッチ回路、及びセンスアンプ制御信号発生回
    路とマット選択制御回路のうち少なくとも１つが配置さ
    れるものであることを特徴とする特許請求の範囲第２項
    記載の半導体記憶装置。 ４、上記十文字エリアのうち、縦中央部又は横中央部の
    Ｙデコーダに挟まれた領域には、アドレスバッファ、制
    御信号に対応した制御ロジック回路及び欠陥救済回路の
    うち少なくとも１つが配置されるものであることを特徴
    とする特許請求の範囲第２項記載の半導体記憶装置。 ５、上記十文字エリアのうち縦中央部と横中央部とが重
    なる中央部には、デコーダ入力用アドレス信号発生回路
    の少なくとも最終ドライバ回路及び内部で使用する電源
    発生回路のうち少なくとも１つが配置されてなることを
    特徴とする特許請求の範囲第１、第２、第３又は第４項
    記載の半導体記憶装置。 ６、上記周辺回路のうち原理的にマイノリティキャリア
    を基板に注入する可能性を持つ回路を、上記十文字エリ
    アの２本の中心線上またはその近傍に配置することを特
    徴とする半導体記憶装置。 ７、上記十文字エリアにより４分割されるエリアに形成
    されたメモリアレイは、センスアンプを含んだ同じ大き
    さの複数からなる単位のメモリマットの集合体として構
    成されるものであることを特徴とする半導体記憶装置。 ８、上記十文字エリアにより４分割されるメモリアレイ
    には、それぞれのメモリアレイを分割するようにＸデコ
    ーダ又はＹデコーダのうちの少なくとも一方が配置され
    るものであることを特徴とする特許請求の範囲第７項記
    載の半導体記憶装置。 ９、上記単位のメモリマットは、マット選択信号に基づ
    きメモリセル選択動作のための各種タイミング信号を発
    生する制御回路を含むものであることを特徴とする特許
    請求の範囲第７項記載の半導体記憶装置。 １０、上記単位のメモリマットは、隣接する一対のメモ
    リマットを１つのサブブロックとして、そのサブブロッ
    ク毎に上記メモリマットを制御する制御回路が設けられ
    るものであることを特徴とする特許請求の範囲第９項記
    載の半導体記憶装置。 １１、上記軸対称的な関係にある一対のサブブロックを
    １つのブロックとして、そのブロック毎に上記メモリマ
    ットを制御する制御回路が設けられるものであることを
    特徴とする特許請求の範囲第９項記載の半導体記憶装置
    。 １２、上記制御回路は、上記マット選択信号、サブブロ
    ック選択信号又はブロック選択信号により活性化される
    ものであることを特徴とする特許請求の範囲第第９、第
    １０又は第１１項記載の半導体記憶装置。 １３、上記制御回路は、相補データ線のプリチャージ、
    センスアンプの活性化、シェアードセンスアンプの制御
    、Ｘデコーダの活性化、Ｙデコーダ回路の活性化、ワー
    ドドライバの活性化、共通人出力線の選択、メインアン
    プの選択、又はメインアンプの活性化のうち少なくとも
    １つの制御を行うものであることを特徴とする特許請求
    の範囲第第９、第１０、第１１又は第１２項記載の半導
    体記憶装置。 １４、上記単位のメモリマットには、それに属するワー
    ド線、相補データ線を選択するための選択信号が供給さ
    れることを特徴とする特許請求の範囲第７項記載の半導
    体記憶装置。 １５、上記単位のメモリマットに属するワード線又は相
    補データ線を選択するための選択信号を形成する回路が
    、複数のメモリマット又はサブブロックに対して共通に
    設けられることを特徴とする特許請求の範囲第７、第９
    又は第１０項記載の半導体記憶装置。 １６、上記メモリマット又はメモリブロックの選択信号
    は、専用のアドレスバッファを通して入力されたアドレ
    ス信号をデコードして形成されるものであることを特徴
    とする特許請求の範囲第９、第１０、第１１、第１２、
    第１３、第１４又は第１５項記載の半導体記憶装置。 １７、上記十文字エリアの領域内にボイディングパッド
    の一部又は全部が配置されるものであることを特徴とす
    る特許請求の範囲第１、第２、第３、第４、第５、第６
    又は第７項記載の半導体記憶装置。 １８、上記十文字エリアのうち縦中央部にボイディング
    パッドの全部が２列にジグザグ状に配置されるものであ
    ることを特徴とする特許請求の範囲第１７項記載の半導
    体記憶装置。 １９、上記十文字エリアのうち縦中央部に並んで配列さ
    れたボンディングパッドは、ＬＯＣリードフレームとホ
    ンディングされるものであることを特徴とする特許請求
    の範囲第１７項記載の半導体記憶装置。 ２０、上記ボンディングパッドのうち、回路の電源電圧
    と接地電位を与えるパッドは、それを必要とする回路ブ
    ロックに応じて適当な間隔をおいて複数個設けられると
    ともに、回路の電源電圧と接地電位をそれぞれ与える共
    通のＬＯＣリードフレームにそれぞれ接続されるもので
    あることを特徴とする特許請求の範囲第１９項記載の半
    導体記憶装置。 ２１、上記ボンディングパッドのうち、接地電位を与え
    るパッドは、活性化されるセンスアンプ列のチップ分布
    に従って複数個設けられるものであることを特徴とする
    特許請求の範囲第１９項記載の半導体記憶装置。 ２２、半導体チップの縦中央部と横中央部とからなる十
    文字エリアに周辺回路とボンディングパッドを配置し、
    上記十文字エリアにより分割された４つの領域にはメモ
    リアレイを配置するとともに、半導体チップの四隅に段
    差を設けたことを特徴とする半導体記憶装置。 ２３、上記半導体チップの四隅に設けられる段差は、メ
    モリアレイ部の製造工程と同じ工程により形成される配
    線層を積み重ねることにより構成されるものであること
    を特徴とする特許請求の範囲第２２項記載の半導体記憶
    装置。 ２４、半導体チップの縦中央部と横中央部とからなる十
    文字エリアに周辺回路を配置し、上記十文字エリアによ
    り分割された４つの領域にはメモリアレイを配置し、半
    導体チップの最外周には基板と同一導電型の高濃度拡散
    層を配置して基板バックバイアス電圧を供給するととも
    に、その内側に上記基板と逆導電型の拡散層からなるガ
    ードリングを配置し、そこに電源電圧を供給することを
    特徴とする半導体記憶装置。 ２５、外部端子から供給される電源電圧を受けて動作し
    、基準電圧発生回路により形成された基準電圧を受ける
    １ないし複数からなるインピーダンス変換用の出力バッ
    ファからなり、内部回路の動作電圧を形成する１ないし
    複数からなる内部降圧電圧発生回路を持つことを特徴と
    する半導体記憶装置。 ２６、上記内部降圧電圧発生回路は、メモリアレイ用動
    作電圧と、周辺回路用動作電圧とに対応してそれぞれに
    設けられるものであることを特徴とする特許請求の範囲
    第２５項記載の半導体記憶装置。 ２７、上記内部降圧電圧発生回路により形成される降圧
    電圧は、それが供給される入力バッファ回路のロジック
    スレッショルド電圧の約２倍の電圧に設定されるもので
    あることを特徴とする特許請求の範囲第２５又は第２６
    項記載の半導体記憶装置。 ２８、上記出力バッファは、出力ＭＯＳＦＥＴのうち電
    源電圧側のＰチャンネルＭＯＳＦＥＴを介して電源電圧
    を選択的に出力させる機能を持つものであることを特徴
    とする特許請求の範囲第２５項記載の半導体記憶装置。 ２９、外部端子から供給される電源電圧を受けて動作し
    、内部回路の動作電圧を形成する１ないし複数からなる
    内部降圧電圧発生回路と、上記内部回路により形成され
    た出力すべき信号を上記外部端子から供給された電源電
    圧に対応した信号レベルに変換するレベル変換回路と、
    このレベル変換回路を通した出力すべき信号がゲートに
    供給されるソースフォロワ形態の出力ＭＯＳＦＥＴを含
    む出力回路とを備えてなることを特徴とする半導体記憶
    装置。 ３０、上記ソースフォロワ形態の出力ＭＯＳＦＥＴを含
    む出力回路には、上記レベル変換回路を通した信号を受
    ける出力ＭＯＳＦＥＴに対して、上記内部回路で形成さ
    れた出力すべき信号をそのまま受ける出力ＭＯＳＦＥＴ
    が並列形態に設けられるものであることを特徴とする特
    許請求の範囲第２９項記載の半導体記憶装置。 ３１、内部降圧電圧発生回路により形成された降圧電圧
    は、テストモードによりデータ出力バッファを出力ハイ
    インピーダンス状態にしておいて、その出力端子からフ
    ードストラップ電圧又は外部電源電圧レベルの信号によ
    りスイッチ制御されるスイッチＭＯＳＦＥＴを介して選
    択的に出力されることが可能にされるものであることを
    特徴とする特許請求の範囲第２６記載の半導体記憶装置
    。 ３２、ワード線やシェアードセンスアンプの選択信号は
    、上記内部降任電圧を昇圧して形成された高電圧を動作
    電圧とする選択回路により形成されるものであることを
    特徴とする特許請求の範囲第２５項記載の半導体記憶装
    置。 ３３、メインアンプを中心にして対称的に少なくとも一
    対のメモリセルアレイを配置し、上記メインアンプを上
    記一対のメモリセルアレイの選択動作に対応してスイッ
    チ制御されるスイッチ回路を介して上記一対のメモリセ
    ルアレイの入出力線に選択的に接続されることを特徴と
    する半導体記憶装置。 ３４、上記メモリセルアレイは、その２分割されたデー
    タ線対の中央部にセンスアンプが配置されたシェアード
    センスアンプを持ち、このセンスアンプにより左右に分
    けられたデータ線対に対応した４対の入出力線が上記メ
    モリセルアレイの選択動作に対応してスイッチ制御され
    るスイッチ回路を介して上記メモリアンプに接続される
    ものであることを特徴とする特許請求の範囲第３３項記
    載の半導体記憶装置。 ３５、上記メモリセルアレイは、前記メモリマットであ
    ることを特徴とする特許請求の範囲第９ヌは第１０項記
    載の半導体記憶装置。 ３６、制御信号によりワード線の選択信号を受けてそれ
    を保持させるラッチ回路を設けて、そのラッチ回路の出
    力信号によりワード線駆動信号を形成することを特徴と
    する半導体記憶装置。 ３７、シェアードセンスアンプに対して、選択側と非選
    択側のデータ線の両方を接続させる動作モードを持つよ
    うにしたことを特徴とする半導体記憶装置。 ３８、ファンクション設定モードにおいて、複数ビット
    からなるアドレス端子からそれに対応した複数ビットか
    らなるディジタル信号を入力し、内部回路の状態をその
    ディジタル信号に対応した電圧又は遅延時間に設定する
    機能を持つことを特徴とする半導体記憶装置。 ３９、所定の制御信号により外部からリセット又は初期
    値セット機能を付加したリフレッシュアドレスカウンタ
    回路を備えてなることを特徴とする半導体記憶装置。 ４０、内部回路の動作電圧を形成する内部電源電圧発生
    回路を備え、その内部電圧に基づいた電圧と外部から与
    えられた電圧と比較して、その比較結果の２値信号を出
    力させる電源モニタ機能を持つことを特徴とする半導体
    記憶装置。 ４１、ＣＭＯＳ構成からなり、センスアンプ、入力バッ
    ファの初段回路、出力バッファの最終段回路、メインア
    ンプの初段回路、入出力線のプルアップＭＯＳＦＥＴ、
    相補データ線及び相補入出力線のショートＭＯＳＦＥＴ
    及びチャージポンプ回路を構成するダイオード形態のＭ
    ＯＳＦＥＴのうち、少なくとも１つの回路に用いられる
    ＭＯＳＦＥＴのしきい値電圧は低しきい値電圧を持つも
    のであることを特徴とする半導体記憶装置。 ４２、カラムスイッチＭＯＳＦＥＴ、センスアンプを構
    成するＭＯＳＦＥＴ、プリチャージＭＯＳＦＥＴ、ショ
    ートＭＯＳＦＥＴ、ワード線駆動用ＭＯＳＦＥＴ及びシ
    ェアードセンスアンプのカット用ＭＯＳＦＥＴのうち少
    なくとも１種類のＭＯＳＦＥＴは、そのソース、ドレイ
    ンコンタクトとして、メモリセルのアドレス選択用ＭＯ
    ＳＦＥＴのソース、ドレインコンタクトと同様なパッド
    コンタクトを用いることを特徴とする半導体記憶装置。 ４３、一対の平行に配置されるビット線対は、ビット線
    クロス方式により構成されるものであり、そのクロス部
    においてビット線を構成する配線層の上に構成される第
    １層目メタル配線層を用いてビット線の入れ替えが行わ
    れるものであることを特徴とする半導体記憶装置。 ４４、上記第１層目のメタル配線層は、カラム選択線も
    構成するものであり、１本のカラム選択線は２対のビッ
    ト線対に対応して設けられ、上記ビット線クロス部と異
    なる部分で一方のビット線対から他方のビット線対にオ
    ーバーラップするように折り曲げられて配置されるもの
    であることを特徴とする特許請求の範囲第４３項記載の
    半導体記憶装置。 ４５、積層型からなるメモリセルアレイ部とその周辺回
    路との間には、ダミーの配線層からなる段差緩衝用領域
    を設けるようにしてなることを特徴とする半導体記憶装
    置。 ４６、上記段差緩衝用領域は、その半導体基板表面に所
    定のバイアス電圧が与えられたガードリング用の拡散層
    が形成されるものであることを特徴とする特許請求の範
    囲第４５項記載の半導体記憶装置。 ４７、センスアンプを含んた同じ大きさの複数からなる
    単位のメモリマットの集合体から構成されるメモリアレ
    イを持ち、各メモリマットに対して冗長用ワード線及び
    ／又は冗長用データ線を設けるとともに、上記全てのメ
    モリマットから構成される冗長ワード線及び／又はデー
    タ線の総数より少なく、１つのメモリマットに設けられ
    る冗長ワード線及び／又はデータ線の数より多い数から
    なる冗長用デコーダを設けて、それを上記各メモリマッ
    ト又は複数の上記メモリマットからなるブロックに共通
    に用いられるようにしてなることを特徴とする半導体記
    憶装置の欠陥救済法。 ４８、上記冗長デコーダ回路は、不良アドレス記憶回路
    とアドレス比較回路とを含み、それに対応したＸ、Ｙア
    ドレスバッファに近接して設けられるものであることを
    特徴とする特許請求の範囲第４７項記載の半導体記憶装
    置の欠陥救済法。 ４９、ワード線又はカラム選択回路の出力部において、
    複数のワード線及び／又はカラム選択線とそれぞれ交差
    する配線を持つ予備ワード線及び／又は予備カラム選択
    線を形成しておき、不良ワード線及び／又は不良データ
    線が発生したとき、物理的手段によって上記ワード線及
    び／又はカラム選択回路の出力線を不良ワード線及び／
    又は不良データ線に対応したカラム選択線から切断させ
    るとともに予備ワード線及び／又は予備カラム選択線に
    接続させることを特徴とする半導体記憶装置の欠陥救済
    法。 ５０、カラム系の多重選択による多ビット同時テストモ
    ードのとき、複数のメモリブロックに分割されたメモリ
    セルアレイに対応し、多重選択されるデータ線又はカラ
    ム選択線のうち欠陥データ線又はカラム選択線のみ冗長
    データ線又は冗長カラム選択線に切り換えるようにして
    なることを特徴とする半導体記憶装置の欠陥救済法。 ５１、ロウ系及び／又はカラム系のアドレス信号のうち
    特定ビットのアドレス信号、又は内部で形成されるブロ
    ックアドレス若しくは上記アドレス信号とブロックアド
    レスとの組み合わせによりデータ線を複数ブロックに分
    割し、上記ブロックを指定する信号を利用して欠陥が存
    在するブロックにおいてのみその欠陥データ線を冗長デ
    ータ線に切り換えることを特徴とする半導体記憶装置の
    欠陥救済法。 ５２、ロウ系及び／又は内部で形成されるブロックアド
    レスを割り当てることによりワード線を複数ブロックに
    分割し、上記ブロックを指定する信号を利用して欠陥ワ
    ード線が存在するブロックにおいてのみ欠陥ワード線を
    冗長ワード線に切り換えることを特徴とする半導体記憶
    装置の欠陥救済法。 ５３、上記ブロックアドレスは、不良アドレスをプログ
    ラムする手段と同じプログラム手段によって指定される
    ものであることを特徴とする特許請求の範囲第５１又は
    第５２項記載の半導体記憶装置の欠陥救済法。
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