JPH03214943A - リファレンスパルス発生回路 - Google Patents
リファレンスパルス発生回路Info
- Publication number
- JPH03214943A JPH03214943A JP2011110A JP1111090A JPH03214943A JP H03214943 A JPH03214943 A JP H03214943A JP 2011110 A JP2011110 A JP 2011110A JP 1111090 A JP1111090 A JP 1111090A JP H03214943 A JPH03214943 A JP H03214943A
- Authority
- JP
- Japan
- Prior art keywords
- reference pulse
- circuit
- clock
- specific pattern
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（概 要）
データ通信において使用されるリファレンスパルス発生
回路に関し、 入力データと入力クロックの位相のばらつきに無関係に
、適正な位相でリファレンスパルスを発生するリファレ
ンスパルス発生回路を提供することを目的とし、 入力データとクロックからデータに含まれる特定パター
ンを検出してリファレンスパルスヲ出力する特定パター
ン検出回路を有するリファレンスパルス発生回路におい
て、特定パターン検出回路への入力データ及びクロック
を分岐して入力し、特定ハターン検出回路からリファレ
ンスパルスを出力する期間に、クロックの立ち上がり及
び立ち下がりのタイミングに対応する入力データの値を
比較して、制御信号を出力する比較部と、特定パターン
検出回路の出力のリファレンスパルス及び該リファレン
スパルスを１ビット遅延した値を入力し、比較部の出力
制御信号により２入力のいずれか一方を選択して出力す
る選択部とを設け、入力データとクロックの位相のばら
つきに無関係にリファレンスパルスを出力するように構
成する．〔産業上の利用分野〕 本発明は、データ通信において使用されるリファレンス
パルス発生回路の改良に関するものである． この際、入力データと入力クロックの位相のばらつきに
無関係に、入力データに対して適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路が要望
されている． 〔従来の技術〕 第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図である． 第４図において、信号データとクロックをシフトレジス
タ１に入力して例えば８ビットの並列のデータに変換し
、出力を並列に設けた８個からなる排他的論理和回路（
以下ＥＸ−ＯＲ回路と称する）３のそれぞれの一方の入
力端子に加える．一方、特定パターン発生回路（図示し
ない）の出力の特定パターン（例えば８ビットからなる
“０１１１１１１０”）をＥＸ−ＯＲ回路３の他方の入
力端子に加え、ＥＸ−ＯＲ回路３で両者を比較し８個の
ＥＸ−ＯＲ回路３の出力がすべて“０”の時、シフトレ
ジスタ１への入力データから特定パターンを検出したと
して、ＥＸ−ＯＲ回路３に接続した否定論理和回路（以
下ＮＯＲ回路と称する）４からリファレンスパルスとし
て“ｌ”を出力していた．
回路に関し、 入力データと入力クロックの位相のばらつきに無関係に
、適正な位相でリファレンスパルスを発生するリファレ
ンスパルス発生回路を提供することを目的とし、 入力データとクロックからデータに含まれる特定パター
ンを検出してリファレンスパルスヲ出力する特定パター
ン検出回路を有するリファレンスパルス発生回路におい
て、特定パターン検出回路への入力データ及びクロック
を分岐して入力し、特定ハターン検出回路からリファレ
ンスパルスを出力する期間に、クロックの立ち上がり及
び立ち下がりのタイミングに対応する入力データの値を
比較して、制御信号を出力する比較部と、特定パターン
検出回路の出力のリファレンスパルス及び該リファレン
スパルスを１ビット遅延した値を入力し、比較部の出力
制御信号により２入力のいずれか一方を選択して出力す
る選択部とを設け、入力データとクロックの位相のばら
つきに無関係にリファレンスパルスを出力するように構
成する．〔産業上の利用分野〕 本発明は、データ通信において使用されるリファレンス
パルス発生回路の改良に関するものである． この際、入力データと入力クロックの位相のばらつきに
無関係に、入力データに対して適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路が要望
されている． 〔従来の技術〕 第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図である． 第４図において、信号データとクロックをシフトレジス
タ１に入力して例えば８ビットの並列のデータに変換し
、出力を並列に設けた８個からなる排他的論理和回路（
以下ＥＸ−ＯＲ回路と称する）３のそれぞれの一方の入
力端子に加える．一方、特定パターン発生回路（図示し
ない）の出力の特定パターン（例えば８ビットからなる
“０１１１１１１０”）をＥＸ−ＯＲ回路３の他方の入
力端子に加え、ＥＸ−ＯＲ回路３で両者を比較し８個の
ＥＸ−ＯＲ回路３の出力がすべて“０”の時、シフトレ
ジスタ１への入力データから特定パターンを検出したと
して、ＥＸ−ＯＲ回路３に接続した否定論理和回路（以
下ＮＯＲ回路と称する）４からリファレンスパルスとし
て“ｌ”を出力していた．
しかしながら上述の回路においては、第５図に示すよう
に、特定パターンの最後のビットに対してクロックの立
ち上がりのタイミングでリップレンスパルスを検出する
時、入力データとクロックの位相ｆｓＱ係によっては、
リファレンスパルスの発生位置が入力データに対して最
大ほぼ１ビットずれることがあり、このリファレンスパ
ルスを後段の回路で使用する時支障を生じるという問題
点があった． したがって本発明の目的は、入力データと入力クロック
の位相のばらつきに無関係に、適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路を提供
することにある．〔課題を解決するための手段〕 上記問題点は第１図に示す回路構成によって解決される
。 即ち第１図において、入力データとクロックからデータ
に含まれる特定パターンを検出してリファレンスパルス
を出力する特定パターン検出回路１００を有するリファ
レンスパルス発生回路において、 ４００は特定パターン検出回路への入力データ及びクロ
ックを分岐して入力し、特定パターン検出回路からリフ
ァレンスパルスを出力する期間に、クロックの立ち上が
り及び立ち下がりのタイミングに対応する入力データの
値を比較して、制御信号を出力する比較部である． ６００は特定パターン検出回路の出力のリファレンスパ
ルス及びリファレンスパルスを１ビット遅延した値を入
力し、比較部の出力制御信号により２入力のいずれか一
方を選択して出力する選択部である． そして、入力データとクロックの位相のばらつきに無関
係にリファレンスパルスを出力するように構成する． 〔作 用〕 第１図において、比較部４００において、特定パターン
検出回路１００への入力データ及びクロックを分岐して
入力する．そして、特定パターン検出回路１００からリ
ファレンスパルスを出力する期間に、クロックの立ち上
がり及び立ち下がりのタイミングに対応する入力データ
の値を比較する．そして、予め入力データの特定パター
ンのすぐ後のビットの値を特定パターンの最後の値を反
転した値に設定すると、クロックの位相のばらつきによ
りクロックの立ち上がり及び立ち下がりに対応した入力
データの値が、同じ場合及び異なる場合が生じる． これを比較して同じ場合及び異なる場合に対応した制御
信号を選択部６００に出力する．選択部６００に、特定
パターン検出回路１００の出力のリファレンスパルス及
びリファレンスパルスを１ビット遅延した値を入力する
．そして、前述した比較部４００の出力制御信号により
２入力のいずれか一方を選択して出力する． 例えば比較部４００において、クロックの立ち上がり及
び立ち下がりに対応した入力データの値が同じ場合には
特定パターン検出回路１００の出力のリファレンスパル
スをそのまま選択部６００から出力する．又、異なる場
合には特定パターン検出回路１００の出力のリファレン
スパルスを１ビット遅延した値を出力する。 この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。 〔実施例〕 第２図は本発明の実施例の回路の構成を示すブロック図
である。 第３図は実施例の動作を説明するためのタイムチャート
である。 全図を通じて同一符号は同一対象物を示す。 第２図において、入力データとクロックを第４図に示す
従来例の回路と同じ構成の特定パターン検出回路１０に
加えるとともに、立ち上がりリタイミング回路２０及び
立ち下がりリタイミング回路３０に加える。特定パター
ン検出回路１０において従来例の場合と同様にして特定
パターン（例えば“０１１１１１１０”）を検出してリ
ファレンスパルスを出力する。この特定パターン検出回
路１０の出力を、直接及び１ビット遅延させるための回
路としてのフリップフロップ回路（以下ＦＦと称する）
５０を介して、後述する選択回路（以下ＳＥＬと称する
）６０内の論理積回路（以下ＡＮＤ回路と称する）６１
及び６２の一方の入力端子に加えるとともに、上述した
立ち上がりリタイミング回路２０及び立ち下がりリタイ
ミング回路３０内のスイッチの接点２ｌ及び３１にそれ
ぞれ加える。 立ち上がりリタイミング回路２０では、前述した入力デ
ータをＦＦ２２のＤ入力端子に加える。又、クロックを
、前述した特定パターン検出回路１０の出力を入力した
時だけ導通となるスイッチの接点２１を介して、前述し
たＦＦのＣ入力端子に加える。 そして、このクロックの立ち上がりのタイミングでこの
ＦＦ２２に入力したデータの値（“１”又は“０”）を
Ｑ端子から出力し、ＥＸ−ＯＲ回路４０の一方の入力端
子に加える。 今の場合、特定パターンの最後のビットは“Ｏ＠であり
、その次のビットを前ビットの値を反転した値のビット
すると次のビットは“１”となる。この結果、上述した
立ち上がりリタイミング回路２０からは、第３図（ａ）
の入力クロック（１）の■で示すように入力データの前
ビットの反転部分の値（今の場合“１″）を出力するこ
とになる。 一方、立ち下がりリタイミング回路３０では、第３図（
ａ）の入カクロック（１）の■で示すタイミングで入力
データの特定パターンの最後のビットの値（今の場合“
０”）をＦＦ３２のＱ端子から出力し、ＥＸＯＲ回路４
０の他方の入力端子に加える。 ＥＸ−ＯＲ回路４０は上述したように２つの入力が“１
″ と“θ″の時には“１”を出力し、この出力を前述
したＳＥＬ ６０内のＡＮＤ回路６１の他方の入力端子
に反転して加え、ＡＮＤ回路６２の他方の入力端子には
そのまま加える。 この結果、上述したようにＥＸ−ＯＲ回路４０の出力が
“１”のときにはＡＮＤ回路６２からリファレンスパル
スを出力し、論理和回路（以下ＯＲ回路と称する）６３
を介して第３図（ａ）のリファレンスパルス（１）゛に
示すような、リファレンスパルス（１）から１ビット遅
延したリファレンスパルスを出力する。 次にクロックの位相が第３図（ａ）の入カクロック（２
）に示すような場合、クロックの立ち上がり及び立ち下
がりの位相■゜及び■゛が入カデータの特定パターンの
すぐ後のビットの位相内にあり、両者が同じ値（今の場
合“１”）であるため、ＥＸ−ＯＲ回路４０の２つの入
力はともに“１”となり、ＥＸ−ＯＲ回路４０の出力は
“０″ となる。この出力をそれぞれＳＥＬ ６０内の
ＡＮＤ回路６２の一方の入力端子にはそのまま、又６ｌ
には反転してに加えると、第２図に示すＡＮＤ回路６１
から特定パターン検出回路ｌＯの出力のリファレンスパ
ルスが出力され、ＯＲ回路６３を介して第３図（ａ）に
リファレンスパルス（２）゛ で示すようなリファレン
スパルスを出力する。この場合は、１ビット遅延させる
ための回路としてのＦＦ５０を介さずに出力することに
なる。 又、第３図（ｂ）に示す入力クロック（１）及び（２）
の場合、いずれもクロックの立ち上がりと立ち下がりの
位相■と■に対応する入力データの値が異なるため、Ｅ
Ｘ−ＯＲ回路４０からは“１”を出力し、ＳＥＬ ６０
内のＡＮＤ回路６２から、特定パターン検出回路１０の
出力のリファレンスパターンをＦＦ５０により１ビット
遅延したリファレンスパターンを出力し、ＯＲ回路６３
からは第３図（ｂ）に示すようにリファレンスパターン
（】）”及びリファレンスパターン（２）” として出
力する。 この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。 〔発明の効果〕 以上説明したように本発明によれば、入力データと入力
クロックの位相のばらつきに無関係に、適正な位相でリ
ファレンスパルスを発生させることができる。
に、特定パターンの最後のビットに対してクロックの立
ち上がりのタイミングでリップレンスパルスを検出する
時、入力データとクロックの位相ｆｓＱ係によっては、
リファレンスパルスの発生位置が入力データに対して最
大ほぼ１ビットずれることがあり、このリファレンスパ
ルスを後段の回路で使用する時支障を生じるという問題
点があった． したがって本発明の目的は、入力データと入力クロック
の位相のばらつきに無関係に、適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路を提供
することにある．〔課題を解決するための手段〕 上記問題点は第１図に示す回路構成によって解決される
。 即ち第１図において、入力データとクロックからデータ
に含まれる特定パターンを検出してリファレンスパルス
を出力する特定パターン検出回路１００を有するリファ
レンスパルス発生回路において、 ４００は特定パターン検出回路への入力データ及びクロ
ックを分岐して入力し、特定パターン検出回路からリフ
ァレンスパルスを出力する期間に、クロックの立ち上が
り及び立ち下がりのタイミングに対応する入力データの
値を比較して、制御信号を出力する比較部である． ６００は特定パターン検出回路の出力のリファレンスパ
ルス及びリファレンスパルスを１ビット遅延した値を入
力し、比較部の出力制御信号により２入力のいずれか一
方を選択して出力する選択部である． そして、入力データとクロックの位相のばらつきに無関
係にリファレンスパルスを出力するように構成する． 〔作 用〕 第１図において、比較部４００において、特定パターン
検出回路１００への入力データ及びクロックを分岐して
入力する．そして、特定パターン検出回路１００からリ
ファレンスパルスを出力する期間に、クロックの立ち上
がり及び立ち下がりのタイミングに対応する入力データ
の値を比較する．そして、予め入力データの特定パター
ンのすぐ後のビットの値を特定パターンの最後の値を反
転した値に設定すると、クロックの位相のばらつきによ
りクロックの立ち上がり及び立ち下がりに対応した入力
データの値が、同じ場合及び異なる場合が生じる． これを比較して同じ場合及び異なる場合に対応した制御
信号を選択部６００に出力する．選択部６００に、特定
パターン検出回路１００の出力のリファレンスパルス及
びリファレンスパルスを１ビット遅延した値を入力する
．そして、前述した比較部４００の出力制御信号により
２入力のいずれか一方を選択して出力する． 例えば比較部４００において、クロックの立ち上がり及
び立ち下がりに対応した入力データの値が同じ場合には
特定パターン検出回路１００の出力のリファレンスパル
スをそのまま選択部６００から出力する．又、異なる場
合には特定パターン検出回路１００の出力のリファレン
スパルスを１ビット遅延した値を出力する。 この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。 〔実施例〕 第２図は本発明の実施例の回路の構成を示すブロック図
である。 第３図は実施例の動作を説明するためのタイムチャート
である。 全図を通じて同一符号は同一対象物を示す。 第２図において、入力データとクロックを第４図に示す
従来例の回路と同じ構成の特定パターン検出回路１０に
加えるとともに、立ち上がりリタイミング回路２０及び
立ち下がりリタイミング回路３０に加える。特定パター
ン検出回路１０において従来例の場合と同様にして特定
パターン（例えば“０１１１１１１０”）を検出してリ
ファレンスパルスを出力する。この特定パターン検出回
路１０の出力を、直接及び１ビット遅延させるための回
路としてのフリップフロップ回路（以下ＦＦと称する）
５０を介して、後述する選択回路（以下ＳＥＬと称する
）６０内の論理積回路（以下ＡＮＤ回路と称する）６１
及び６２の一方の入力端子に加えるとともに、上述した
立ち上がりリタイミング回路２０及び立ち下がりリタイ
ミング回路３０内のスイッチの接点２ｌ及び３１にそれ
ぞれ加える。 立ち上がりリタイミング回路２０では、前述した入力デ
ータをＦＦ２２のＤ入力端子に加える。又、クロックを
、前述した特定パターン検出回路１０の出力を入力した
時だけ導通となるスイッチの接点２１を介して、前述し
たＦＦのＣ入力端子に加える。 そして、このクロックの立ち上がりのタイミングでこの
ＦＦ２２に入力したデータの値（“１”又は“０”）を
Ｑ端子から出力し、ＥＸ−ＯＲ回路４０の一方の入力端
子に加える。 今の場合、特定パターンの最後のビットは“Ｏ＠であり
、その次のビットを前ビットの値を反転した値のビット
すると次のビットは“１”となる。この結果、上述した
立ち上がりリタイミング回路２０からは、第３図（ａ）
の入力クロック（１）の■で示すように入力データの前
ビットの反転部分の値（今の場合“１″）を出力するこ
とになる。 一方、立ち下がりリタイミング回路３０では、第３図（
ａ）の入カクロック（１）の■で示すタイミングで入力
データの特定パターンの最後のビットの値（今の場合“
０”）をＦＦ３２のＱ端子から出力し、ＥＸＯＲ回路４
０の他方の入力端子に加える。 ＥＸ−ＯＲ回路４０は上述したように２つの入力が“１
″ と“θ″の時には“１”を出力し、この出力を前述
したＳＥＬ ６０内のＡＮＤ回路６１の他方の入力端子
に反転して加え、ＡＮＤ回路６２の他方の入力端子には
そのまま加える。 この結果、上述したようにＥＸ−ＯＲ回路４０の出力が
“１”のときにはＡＮＤ回路６２からリファレンスパル
スを出力し、論理和回路（以下ＯＲ回路と称する）６３
を介して第３図（ａ）のリファレンスパルス（１）゛に
示すような、リファレンスパルス（１）から１ビット遅
延したリファレンスパルスを出力する。 次にクロックの位相が第３図（ａ）の入カクロック（２
）に示すような場合、クロックの立ち上がり及び立ち下
がりの位相■゜及び■゛が入カデータの特定パターンの
すぐ後のビットの位相内にあり、両者が同じ値（今の場
合“１”）であるため、ＥＸ−ＯＲ回路４０の２つの入
力はともに“１”となり、ＥＸ−ＯＲ回路４０の出力は
“０″ となる。この出力をそれぞれＳＥＬ ６０内の
ＡＮＤ回路６２の一方の入力端子にはそのまま、又６ｌ
には反転してに加えると、第２図に示すＡＮＤ回路６１
から特定パターン検出回路ｌＯの出力のリファレンスパ
ルスが出力され、ＯＲ回路６３を介して第３図（ａ）に
リファレンスパルス（２）゛ で示すようなリファレン
スパルスを出力する。この場合は、１ビット遅延させる
ための回路としてのＦＦ５０を介さずに出力することに
なる。 又、第３図（ｂ）に示す入力クロック（１）及び（２）
の場合、いずれもクロックの立ち上がりと立ち下がりの
位相■と■に対応する入力データの値が異なるため、Ｅ
Ｘ−ＯＲ回路４０からは“１”を出力し、ＳＥＬ ６０
内のＡＮＤ回路６２から、特定パターン検出回路１０の
出力のリファレンスパターンをＦＦ５０により１ビット
遅延したリファレンスパターンを出力し、ＯＲ回路６３
からは第３図（ｂ）に示すようにリファレンスパターン
（】）”及びリファレンスパターン（２）” として出
力する。 この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。 〔発明の効果〕 以上説明したように本発明によれば、入力データと入力
クロックの位相のばらつきに無関係に、適正な位相でリ
ファレンスパルスを発生させることができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例の動作を説明するためのタイムチャート
、 第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図、 第５図は従来例の回路の動作を説明するためのタイムチ
ャートである。 図において ４００は比較部、 ６００は選択部 を示す。 型 木発明の界埋凶 揶１図
、 第３図は実施例の動作を説明するためのタイムチャート
、 第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図、 第５図は従来例の回路の動作を説明するためのタイムチ
ャートである。 図において ４００は比較部、 ６００は選択部 を示す。 型 木発明の界埋凶 揶１図
Claims (1)
- 【特許請求の範囲】 入力データとクロックから該データに含まれる特定パタ
ーンを検出し、入力データに対してリファレンスパルス
を出力する特定パターン検出回路（１００）を有するリ
ファレンスパルス発生回路において、 該特定パターン検出回路への入力データ及びクロックを
分岐して入力し、該特定パターン検出回路からリファレ
ンスパルスを出力する期間に、該クロックの立ち上がり
及び立ち下がりのタイミングに対応する入力データの値
を比較して、制御信号を出力する比較部（４００）と、 該特定パターン検出回路（１００）の出力のリファレン
スパルス及び該リファレンスパルスを１ビット遅延した
値を入力し、該比較部（４００）の出力制御信号により
２入力のいずれか一方を選択して出力する選択部（６０
０）とを設け、入力データとクロックの位相のばらつき
に無関係にリファレンスパルスを出力することを特徴と
するリファレンスパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011110A JPH03214943A (ja) | 1990-01-19 | 1990-01-19 | リファレンスパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011110A JPH03214943A (ja) | 1990-01-19 | 1990-01-19 | リファレンスパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214943A true JPH03214943A (ja) | 1991-09-20 |
Family
ID=11768871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011110A Pending JPH03214943A (ja) | 1990-01-19 | 1990-01-19 | リファレンスパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214943A (ja) |
-
1990
- 1990-01-19 JP JP2011110A patent/JPH03214943A/ja active Pending
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