JPH03216037A

JPH03216037A - セル同期回路

Info

Publication number: JPH03216037A
Application number: JP2011595A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野; Nobuyuki Tokura; 戸倉　信之; Yoichi Maeda; 洋一前田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1990-01-19
Filing date: 1990-01-19
Publication date: 1991-09-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル通信に利用する。特に、情報列にヘ
ッダが付加されたセルを情報単位として伝送する方式に
関する。さらに詳しくは、あるデータ列をＣ　Ｒ　Ｃ　
（ｃｙｃｌｉｃ　ｒｅｄｕｒ１ｄｕｎｃｙ　ｃｈｅｃｈ
）演算した剰余であるＣＲＣビットをその元のデータ列
に付加したデータ列がＣＲＣ演算で割り切れることから
、ヘッダ内にＣＲＣビットを挿入して伝送し、受信側で
、ＣＲＣ演算により割り切れるデータ列を同期パターン
とみなしてセル同期を確立するセル同期回路に関する。

本発明は、ＣＲＣ符号を検出して同期を確立するセル同
期回路において、ＣＲＣ演算の周期より短い符号を用い
、ＣＲＣ演算回路の内部状態が１夕ロックで等価的にＣ
ＲＣ演算の周期を終えるように符号長分だけ遅延したデ
ータと新しいデータとをＣＲＣ演算回路に入力すること
により、セル構造の制約を取り除き、符号長に対するＣ
ＲＣビット数を増加させるものである。

さらに本発明は、同期はずれ状態でビット誤りが生じた
場合でも確実にセル同期を確立できるようにするもので
ある。

〔従来の技術〕

第６図はセル伝送方式で用いられるセル構成の一例を示
す。

セル伝送方式は、情報列を一定ビット長のセルに分割し
て伝送する情報伝送方式であり、個々のセルには、その
宛先を示すビット列（以下「宛先情報」という）を含む
ヘッダが付加される。また、宛先情報の誤りを検出して
訂正するため、宛先情報にＣＲＣビットを付加すること
が行われている。

第６図に示した例では、宛先情報にＫビットのＣＲＣビ
ットを付加したＮビットが、ヘッダとして情報列に付加
されている。すなわち符号長がＮである。ＣＲＣビット
は宛先情報のビット列をＣＲＣ演算回路で割った余りで
あり、そのビット数Ｋ　ｉ；！　Ｃ　Ｒ　Ｃ演算回路の
次数に等しい。

ＣＲＣビットを使用する本来の目的は誤り検出およびそ
の訂正であり、ＣＲＣビットを求める元となったデータ
列にこのＣＲＣビットを付加すると、そのデータ列がＣ
ＲＣ演算で割り切れるという性質を利用している。この
ＣＲＣ演算で割り切れるという性質は、セル同期の確立
に利用できる。

すなわち、ＣＲＣ演算により割り切れるデータ列を同期
パターンとみなすことにより、セル同期を確立できる。

第７図はＣＲＣ演算によりセル同期を確立する従来例セ
ル同期回路のブロック構成図である。この従来例は特願
昭６３−１０１９１７に示された回路であり、１は受信
データ、２は受信データ１のクロック、３は長さＮビッ
トのシフトレジスタ、４ａｑ　４ｂ，４Ｃは論理積回路
、５ａ、５ｂはインバータ付きの論理積回路、６は排他
的論理和回路、７はフリツプフロップ、８はＣＲＣ演算
回路、９は論理和回路、１０はフレームカウンタ、１１
はフレームパルス、１２はハンチングパルス、１３は遅
延回路、１４は同期保護回路、１５は微分回路、１６は
制御回路、１７はリセットパルス、１８は論理積回路４
ａの制御信号、１９はリセットパルス、２０は論理和回
路である。

シフトレジスタ３は、入力された受信データ１をクロッ
ク２が入力される毎に１ビットずつシフトさせ、受信デ
ータ１を遅延させる。シフトレジスタ３の長さは符号長
Ｎに等しい。

ＣＲＣ演算回路８は、この例では８次の生成多項式ｘ８
＋ｘ２＋Ｘ＋ｌに対応するものである。

すなわち、縦続接続された八個のフリップフロツプ７と
、最終段のフリップフロップ７の出力を第一段、第二段
および第三段の入力にそれぞれ加算する三個の排他的論
理和回路６とを備え、入力データが上記の生成多項式で
割り切れたときに、フリップフロップ７の出力がすべて
「０」となる回路である。このＣＲＣ演算回路８は、八
個のフリップフロツプ７の出力を並列に出力する。

論理和回路９は、ＣＲＣ演算回路８の出力が全ビット「
０」のとき、パターン一致検出結果を出力する。この出
力は論理「０」である。パターン不一致時には、論理「
１」を出力する。

フレームカウンタ１０は、入力クロックを計数し、計数
値が１セル周期分になる毎に１クロック幅のフレームパ
ルスｌ１を出力する。フレームカウンタ１０はまた、フ
レームパルス１１よりＮクロック前の時点で、リセット
パルス１９を出力する。

同期保護回路１４には、フレームパルス１１の時間位置
で、論理積回路４ｂの出力する論理和回路９の出力とフ
レームパルス１１との論理積が入力される。

これにより同期保護回路１４は、フレームパルス１１の
時間位置で連続してパターン不一致が検出されたときに
セット状態となり、その出力を論理「１」とする。また
、フレームパルス１１の時間位置で連続してパターン一
致が検出されたときには、リセット状態となり、その出
力を論理「０」とする。

セット状態にあるとき同期保護回路１４は後方保護状態
であり、セル同期はずれの状態を示す。これに対してリ
セット状態にあるとき、同期保護回路１４は前方保護状
態であり、セル同期確立状態を示す。

微分回路１５は、その入力が論理「０」から論理「１」
に変化したときに、時間幅の短いトリガーパルスを出力
する。制御回路１６はこのトリガーパルスにより起動さ
れ、クロンク同期したリセットパルス１７と制御信号１
８とを出力する。リセットパルス１７の出力タイミング
は、トリガーパルス入力から遅れてもよい。制御信号１
８は、リセットパルスｌ７の直後のＮクロックの間は論
理「０」であり、それ以後は論理「１」を保つ信号であ
る。

この同期セル回路がセル同期はずれ状態からセル同期確
立状態に復帰するまでの動作を説明する。

まず、同期保護回路１４は、セル同期確立状態からセル
同期はずれ状態に移行すると、その出力を論理「１」に
変化させる。・このため論理積回路５ｂがゲートオフ状
態となり、論理積回路４ａのゲートのオン、オフが制御
信号１８によってのみ決まる状態になる。また、微分回
路１５がトリガーパルスを出力し、制御回路１６が起動
される。これにより制御回路１６は、リセットパルス１
７および制御信号１８を出力する。

ＣＲＣ演算回路８がリセットパルス１７によりリセット
されると、その直後のＮビットの間は、論理積回路４ａ
が制御信号１８によりゲートオフ状態となり、ＣＲＣ演
算回路８に受信データ１がＮビット入力される。これに
よって、ＣＲＣ演算回路８内の八個のフリップフロップ
７から、受信データ１のうちのリセット後のＮビットに
対する演算結果が出力される。ここで、Ｎの値がＣＲＣ
演算回路８の周期Ｍに等しければ、ＣＲＣ演算回路８の
内部の遷移状態はリセット直後と同じ状態になる。

この後、制御信号１８により、論理積回路４ａがゲート
オン状態となる。このためＣＲＣ演算回路８には、受信
データ１とこの受信データ１をＮビット遅延させたビッ
トとの排他的論理和が入力される。論理積回路４ａがゲ
ートオンとなった後の第一ビット目には、ＣＲＣ演算回
路８のリセット後の第一人カビットと同じビットが、シ
フトレジスタ３の出力からＣＲＣ演算回路８に入力され
ることになる。

ＣＲＣ演算回路８は、同じ内部状態位置で同じビットが
偶数回入力されると、内部演算がすべて排他的論理和演
算であるため、互いに打ち消しあい、結果的にそのビッ
トが入力されなかったことと等価になる。したがって、
ＣＲＣ演算回路８のリセット位置を１ビット後方にシフ
トしたことになる。しかも、受信データ１も同時に入力
されるため、ＣＲＣ演算回路８のフリップフロツプ７か
ら、リセットパルス１７によりリセットされた後の第二
ビットからの入力データに対する演算結果が得られる。

同期保護回路１４の出力が論理「１」のときには、論理
積回路４ｂの出力が論理「１」、すなわちフレームパル
ス１１の時間位置でパターン不一致のとき、論理積回路
４Ｃが論理「１」のハンチングバルス１２を出力する。

このハンチングパルス１２は、遅延回路１３により遅延
し、インバータ付き論理積回路５ａにおいて次の入カク
ロックを禁止する。このためフレームカウンタ１０は、
フレームパルス１１を出力している状態に保持される。

しかし、フレームカウンタ１０は、論理和回路９におい
てパターン一致が検出されて論理積回路４ｂの出力が論
理「０」となると、次のクロックから新しいクロックが
入力されるため、計数動作を再開する。

パターン一致検出の時間位置が真のパターン一致検出位
置、すなわち受信データ１のヘッダ内の最終ヒット位置
である場合には、フレームパルス１１の時間位置で連続
して論理積回路４ｂの出力が論理「０」となる。このた
め同期保護回路１４がリセットされ、その出力が論理「
０」となり、セル同期確立状態となる。

同期保護回路１４の出力が論理「０」となると、論理積
回路５ｂはゲートオン状態になるため、リセットパルス
１９が有効になり、論理積回路４ａがゲートオン状態と
なる。このため、シフトレジスタ３の出力はＣＲＣ演算
回路８に入力されなくなる。

したがって、これ以降、ＣＲＣ演算回路８は、フレーム
パルス１１の時間位置では、受信データ１のヘッダ部分
のみに対する演算結果を論理和回路９に送出することに
なる。これによって、伝送路上で単発的にヘッダ部分の
ビットに誤りが生じても、同期保護回路１４により同期
が保護され、セル同期回路はセル同期確立状態を維持で
きる。

〔発明が解決しようとする課題〕

しかし、上述した従来のセル同期回路は、ＣＲＣ演算回
路の周期Ｍと、符号長となるヘッダの長さＮとを一致さ
せる必要がある。一般に生成多項式の周期Ｍは、その次
数をＫ次としたとき、〔２Ｋ１〕となる。ただし、前述
した生成多項式Ｘ８＋ｘ２＋ｘ＋ｌの場合には、ＣＸ＋
１１の項と別の７次の項とに分解できるので、周期Ｍが
７次の項により決定され、２’−１＝１２７となる。し
たがってこの場合には、符号長が１２７ビットでなけれ
ばならない。しかも、周期Ｍは必ず奇数である。

このような制限があるため、上述したセル同期回路を使
用するためには、セル構造に制約が生じる問題が残って
いた。特に、ヘッダおよびセル内の情報列を８ビットの
整数倍に選び、セル同期回路を含めた受信装置をバイト
処理形にしようとする場合には、大きな制約となってし
まう。

また、符号長Ｎを周期Ｍとを一致させるため、符号長Ｎ
に対してＣＲＣビット数Ｋを大きくとることができず、
ヘッダ内のビット誤り訂正能力およびビット誤り検出能
力を向上させることができない問題が残っていた。

さらに、同期パターン一致検出判定を行う同期パターン
のビット数（生成多項式の次数に等しい）が符号長Ｎに
比較して非常に少ないため、正常の同期パターン検出位
置でない点での疑似同期パターン一致検出の確率が高い
という問題が残っていた。

また、上述した従来例では、同期はずれ状態にあるとき
、ＣＲＣ演算回路またはシフトレジスタにおいて雑音そ
の他によりビット誤りが生じると、ＣＲＣ演算回路では
入力データに対する正しい演算結果が永久に得られなく
なってしまう。このために、セル同期回路が永久にセル
同期確立状態に移行できなくなることがあった。

本発明は、以上の課題を解決し、セル構造の制約を取り
除き、符号長に対するＣＲＣビット数の増加が可能なセ
ル同期回路を提供することを目的とする。

さらに本発明は、同期はずれ状態でビット誤りが生じた
場合でも確実にセル同期を確立できるセル同期回路を提
供することを目的とする。

〔課題を解決するための手段〕

セルのヘッダはその符号長Ｎが生成多項式の周期Ｍより
短く設定され、入力データ列をＮビット遅延させる遅延
手段を備え、ＣＲＣ演算回路がリセット後にＮビットの
データ列を取り込んでからそのデータ列のクロック毎に
、ＣＲＣ演算回路の内部状態が新たな入力のないまま〔
Ｍ−Ｎｌ回シフトした状態で遅延手段の出力がこのＣＲ
Ｃ演算回路に入力され、さらにその内部状態が新たな入
力のないまま〔Ｎ−１〕回シフトした状態で新たなデー
タがＣＲＣ演算回路に入力されたように、遅延手段の出
力および新たなデータをＣＲＣ演算回路に入力する手段
とを備えたことを特徴とする。

ＣＲＣ演算回路の内部状態がリセットされた初期状態か
らあらかじめ定められた時間が経過してもセル同期状態
に移行しない場合に、再びＣＲＣ演算回路の内部状態を
リセットする再リセット手段を備えることが望ましい。

〔作　用〕ＣＲＣ演算回路の各フリップフロツプをリセットしてか
ら入力データ列を符号長分（Ｎビット）ＣＲＣ演算回路
に入力すると、リセット後の１ビット目からＮビット目
までのデータに対するＣＲＣ演算結果が得られる。この
後、ＣＲＣ演算回路の内部状態を入力のない状態でＣＭ
−Ｎ）ロシフトさせ、これにリセット後の１ビット目の
データを入力し、さらに入力のない状態で［：Ｎ−１〕
回ンフトさせると、ＣＲＣ演算の１周期が終了し、ＣＲ
Ｃ演算回路からそのデータの寄与が取り除かれる。さら
に、これに続いて新たなデータ、すなわちＮ＋１ビット
目のデータをＣＲＣ演算回路に入力すると、２ビット目
からＮ＋１ビット目までのＮビットのデータに対するＣ
ＲＣ演算結果が得られる。以下同様にして、１ビットの
入力毎にＣＲＣ演算結果が得られる。

しかし、実際にＣＲＣ演算回路の内部状態をシフトさせ
ると、入力データ列のクロック毎にＭ回のシフトが必要
となる。そこで本発明では、遅延手段の出力とＣＲＣ演
算回路との接続を選択して、等価的にＭ回のシフトを行
う。

この構成により、符号長ＮとＣＲＣ演算回路の周期Ｍに
ついて、〔Ｍ−Ｎ〕が正しく正または零である範囲内に
おいて無関係な値に設定できる。

したがって、セル構造に制約がなく、ヘッダ、ＣＲＣビ
ットおよびセル内の情報列を例えば８ビットの整数倍に
選ぶことができるため、セル同期回路を含めた受信装置
をバイト処理形にすることが可能となる。

また、符号長Ｎに対してＣＲＣビット数Ｋを大きくでき
るので、ヘッダ内のビット誤り訂正能力およびビット誤
り検出能力を向上させることができ、同期パターン一致
検出判定を行う同期パターンのビット数が多くなるので
、正常な同期パターン検出位置でない点での疑似同期パ
ターン一致検出確率が低下する。

さらに本発明では、ＣＲＣ演算回路の各フリップフロッ
プをリセットした初期状態からある時間経過してもセル
同期確立状態に移行しない場合には、再度、ＣＲＣ演算
回路の各フリップフロップをリセットして初期状態に戻
す。これにより、同期はずれ状態のときにＣＲＣ演算回
路または遅延手段において雑音その他によりビット誤り
が生じた場合でも、セル同期回路の動作に障害が発生す
ることがない。

〔実施例〕

第１図は本発明第一実施例セル同期回路のブロック構成
図である。

この実施例回路は、ディジタル情報列にＣＲＣビットを
含むヘッダが付加されたセルを入力とし、このセルを構
成するデータ列すなわち受信データ１についてＣＲＣビ
ットを求めるために使用したと同等の生成多項式による
剰余を求めるＣＲＣ演算回路として排他的論理和回路６
、６ａ、６ｂ、６Ｃおよびフリップフロップ７により構
成されたＣＲＣ演算回路２２を備え、このＣＲＣ演算回
路２２の出力から入力データ列が前記生成多項式で割り
切れたことを検出してセル同期を確立する手段として、
論理積回路４ａ、４ｂ、４Ｃ、インバータ付きの論理積
回路５ａ，論理和回路９、フレームカウンタ１０、遅延
回路１３、同期保護回路１４、微分回路１５および制御
回路１６を備え、セル同期はずれ状態となったときにＣ
ＲＣ演算回路２２をリセットする手段として、インバー
タ付きの論理積回路５ｂ、制御回路１６および論理和回
路２０を備える。

ここで本実施例の特徴とするところは、セルのヘッダは
その符号長Ｎ　（＝４０）が生成多項式の周期Ｍ　（＝
１２７）より短く設定され、受信データ１をＮビット遅
延させる遅延手段としてＮビット構成のシフトレジスタ
２１を備え、ＣＲＣ演算回路２２がリセット後にＮビッ
トのデータ列を取り込んでから受信データ１のクロック
２毎に、ＣＲＣ演算回路２２の内部状態が新たな入力の
ないまま〔Ｍ−Ｎ］回シフトした状態でシフトレジスタ
２１の出力がこのＣＲＣ演算回路２２に入力され、さら
にその内部状態が新たな入力のないままＣＮ−１Ｅ回シ
フトした状態で新たなデータがＣＲＣ演算回路２２に入
力されたように、シフトレジスタ２１の出力および新た
なデータをＣＲＣ演算回路２２に入力する手段として、
ＣＲＣ演算回路２２に、ＣＲＣ演算回路の基本構成に付
加して排他的論理和回路６ａ、６ｂおよび６Ｃが設けら
れたことにある。

本実施例はまた、リセットする手段として、ＣＲＣ演算
回路２２の内部状態がリセットされた初期状態からあら
かじめ定められた時間が経過してもセル同期状態に移行
しない場合に、再びＣＲＣ演算回路２２の内部状態をリ
セットする再リセット手段として、論理和回路２３、論
理積回路２４およびカウンタ２５を備える。

第２図はシリアル処理形ＣＲＣ演算回路の動作フローの
原理を示す図である。

ＣＲＣ演算回路の全フリップフロップをリセット（ステ
ップａ）させた後に、このＣＲＣ演算回路に受信データ
を符号長に等しいＮビットだけ入力する（ステップｂ）
。このときＣＲＣ演算回路の内部状態はＮ回シフトする
。ここまでは従来例と同じである。

この後に、ＣＲＣ演算回路の内部状態を入力がない状態
で〔Ｍ−Ｎ〕回シフトさせる（ステップＣ）。次に、そ
の内部状態で、受信データ１をＮビット遅延させたデー
タを１ビット入力する（ステップｄ）。このとき、ＣＲ
Ｃ演算回路の内部状態は１回シフトする。さらに、入力
がない状態でその内部状態を〔Ｎ−　１　）回シフトさ
せ（ステップｅ）、その内部状態で新しいデータを１ビ
ット入力する（ステップｆ）。このとき、ＣＲＣ演算回
路の内部状態がさらに１回シフトする。

第１図に示したＣＲＣ演算回路２２は、以上の動作を実
際にデータをシフトさせて実行するのではなく、等価的
に行い、ステップＣないしｆの処理（ステップｇ）を１
クロック毎に行う。

ＣＲＣ演算回路内のすべてのフリップフロップをリセッ
トした後に、Ｎビットのデータを入力し、その状態から
ＣＲＣ演算回路の内部状態を〔ＭＮ〕回シフトさせると
、ＣＲＣ演算回路の周期上でみたその内部状態は、リセ
ット直後の内部状態と同じになる。その内部状態に受信
データ１をＮビット遅延させた１ビットのデータを入力
すると、同じ内部状態で同じビットを二度入力したこと
になる。この結果、リセット後に最初にＣＲＣ演算回路
に入力されたビットの影響をＣＲＣ演算回路の内部状態
から取り除くことができる。

この後に、リセット後にＮビットのデータが入力された
ときと同じ内部状態の位置にその内部状態を戻し、その
内部状態に新しいデータを１ビット入力する。これによ
りＣＲＣ演算回路の出力には、リセット後の二番目のビ
ットから新たに入力されたビットまでのＮビットのデー
タに対する演算結果が得られる。

以下同様にして、開始点が１ビットずつずれたＮビット
の入力データに対するＣＲＣ演算結果が１ビット毎に得
られる。

以上の動作を１クロックで実現するＣＲＣ演算回路２２
の構成について説明する。本実施例では、ＣＲＣ演算回
路２２の生成多項式が第７図に示した従来例の場合と同
じｘ８＋ｘ”　＋ｘ＋ｌであり、符号長Ｎ（ヘッダの長
さに等しい）が４０ビットの場合の例を示す。

入力がない場合、１回のシフトによるフリップフロップ
７のそれぞれの内部状態の変化は、で表される。

入力がない状態で内部状態を〔Ｍ−Ｎ］＝８７回シフト
させた遷移状態は、Ｔ”を求めることによって得られる
。この場合、リセット後に受信データ１のみを４０ビッ
ト入力したときの各フリップフロツプ７の内容をＦ。１
〜Ｆｏａとすると、入力がない状態で８７回シフトした
後の各フリップフロップ７の内容Ｆｉｌ〜Ｆｌａｔは、（以下本頁余白）Ｆ１１＝Ｆ０２十ＦＯ６＋ＦＯ７＋ＦＯ８Ｆ＋２−ＦＯ
２＋　ＦＯ３＋　ＦＯ６）『（２）となる。ここで「＋」は排他的論理和演算を表す。

この８７回シフトした内部状態に、Ｎビット遅延したデ
ータＤ１を入力すると、その直後の各フリップフロップ
７の内容Ｆ２１〜Ｆ２８は、Ｆｚｔ＝Ｆ＋ｓＦ２８＝ＦＩＴ」となる。

さらに、この内部状態を入力がない状態で〔Ｎ１）＝３
９回シフトさせた後に新しいデータＤ４１を入力したと
き、各フリップフ口．ツプ７の内部状態Ｆ３１〜Ｆ３８
は、（２）式および（３）式を用いてリセット後に４０
ビットのデータを入力したときの各フリップフロップの
内容で表すと、となる。

（４）式は、リセット後に４０ビットのデータを入力し
た後に、次のビットからＣＲＣ演算回路の基本形の二段
目、六段目および七段目のフリップフロップに遅延した
データを加え、初段のフリップフロングに新しいデータ
を加えればよいことを示している。このような回路を第
１図にＣＲＣ演算回路２２として示す。このＣＲＣ演算
回路２２は、ＣＲＣ演算回路の基本形に排他的論理和回
路６ａ、６ｂおよび６Ｃを加えた構成となっている。

次に第３図を参照してセル同期回路全体の動作を説明す
る。

この動作は、Ｎビットのデータが入力されてからセル同
期パターンが検出されるまでのＣＲＣ演算回路２２の内
部動作（ステップｇ）と、論理和回路２３、論理積回路
２４およびカウンタ２５の動作（ステップｈ，ｉ）が第
７図に示した従来例と異なる。

以下では、従来例と同等の動作および既に説明したＣＲ
Ｃ演算回路２２の内部動作については簡単に説明し、論
理和回路２３、論理積回路２４およびカウンタ２５の動
作について詳しく説明する。

同期保護回路１４は、フレームパルス１１のタイミング
で論理和回路９が連続して１回にわたりパターン不一致
（論理「１」）を出力したとき、セル同期はずれを検出
する。この検出結果によりＣＲＣ演算回路２２内のすべ
てのフリップフロップ７がリセットされる（ステップａ
）。続いてＣＲＣ演算回路２２は、シフトレジスタ２１
からの入力が禁止された状態で、受信データ１をＮビッ
ト取り込み（ステップｂ）、１クロツタ毎に、受信デー
タ２とシフトレジスタ２１の出力データとを取り込んで
ＣＲＣ演算を行う。ＣＲＣ演算回路２２の出力が全ビッ
ト「０」となってセル同期パターンが検出されると、同
期保護回路１４は、フレームパルス１１のタイミングで
Ｊ回連続してパターン一致を検出すると、セル同期確立
状態となる。この状態では、シフトレジスタ２１の出力
からＣＲＣ演算回路２２への入力が禁止され、正しい符
号長のデータ列の先頭データがＣＲＣ演算回路２２に入
力される直前に、毎回、ＣＲＣ演算回路２２内のすべて
のフリップフロップ７がリセットされる。

カウンタ２５は、同期はずれ状態になると微分回路１５
のトリガパスルによりリセットされ、それ以後はクロッ
ク２を計数する。このカウンタ２５の計数周期は、少な
くとも同期保護回路１４のＪ段の後方保護時間、すなわ
ちセル同期はずれ状態からセル同期確立状態に戻るため
の時間よりも長い周期であり、その周期毎に出力パルス
を発生する。このカウンタ２５の出力は、論理積回路２
４および論理和回路２３により、同期保護回路１４の出
力が論理「１」、すなわち同期はずれ状態のときだけ、
トリガパルスとして制御回路１６に入力される。

このようにして、カウンタ２５の機能により、同期はず
れ状態のときにＣＲＣ演算回路２２またはシフトレジス
タ２１で雑音その他によりビット誤りが生じた場合でも
、ＣＲＣ演算回路２２を再度初期状態に設定できる。し
たがって、セル同期回路は必ずセル同期確立状態に復帰
できる。

第４図は本発明第二実施例セル同期回路のブロック構成
図である。

この実施例では、受信データ２６が８ビットの並列デー
タとして入力され、この並列データのクロックがクロッ
ク２７として入力される。これに対応して、ＣＲＣ演算
回路としてパラレル処理形のＣＲＣ演算回路３１を備え
る。また、遅延手段とじて並列形の４０ビットの遅延回
路２８を備え、論理積回路４ａに代えて論理積回路２９
、３２を備える。

第５図はパラレル処理形ＣＲＣ演算回路の動作フローの
原理を示す。

ＣＲＣ演算回路の全フリップフロップをリセット　（ス
テップａ）させた後に、このＣＲＣ演算回路に８並列の
データをＬ＝８ビットずつＮ／Ｌ回入力する（ステップ
ｂ）。このとき、ＣＲＣ演算回路には符号長に等しいＮ
ビットのデータが入力され、その内部状態はＮ回シフト
する。続いて、入力データのクロック毎に、入力がない
状態でＣＲＣ演算回路の内部状態をＣＭ−Ｎ〕回シフト
させる（ステップＣ）。次に、その内部状態に、受信デ
ータ１をＮ／Ｌクロック分遅延させたデータをＬビット
入力する（ステップｄ）。このときＣＲＣ演算回路の内
部状態はＬ回シフトする。さらに、入力がない状態でそ
の内部状態を（Ｎ−Ｌ〕回シフトさせ（ステップｅ）、
その内部状態で新しい並列データをＬビット（１クロツ
タ分）入力する（ステップｆ）。このとき、ＣＲＣ演算
回路の内部状態がさらにＬ回シフトする。本実施例の場
合にも、実際にデータをシフトさせるのではなく、等価
的に行う。したがって、ステップ口ないしｆの処理（ス
テップｇ）は、並列データ１クロック　（クロック２７
）毎に行われる。

ＣＲＣ演算回路内のすべてのフリップフロップをリセッ
トした後に、Ｎビットのデータを入力し、その状態から
ＣＲＣ演算回路の内部状態をＣＭ−Ｎ〕ロシフトさせる
と、ＣＲＣ演算回路の周期上でみたその内部状態は、リ
セット直後の内部状態と同じになる。その内部状態に入
力データをＮ／Ｌクロック遅延させたＬビットの並列デ
ータを入力すると、同じ内部状態で同一のＬビットを二
度入力したことになる。この結果、リセット後に最初に
ＣＲＣ演算回路に入力されたＬビットの影響をＣＲＣ演
算回路の内部状態から取り除くことができる。

この後に、リセット後にＮビットのデータが入力された
ときと同じ内部状態の位置にその内部状態を戻し、その
内部状態に新しい並列データをＬビット入力する。これ
によりＣＲＣ演算回路の出力には、リセット後の二番目
の並列データから新たに入力された並列データまでのＮ
ビットのデータに対する演算結果が得られる。

以下同様にして、開始点がＬビットずつずれたＮビット
の入力データに対するＣＲＣ演算結果がクロック毎に得
られる。

以上の動作を実現するためのＣＲＣ演算回路３１の設計
について説明する。本実施例では、ＣＲＣ演算回路３１
の生成多項式が第７図に示した従来例の場合と同じｘ’
　＋ｘ２＋ｘ＋ｌであり、符号長Ｎ（ヘツダの長さに等
しい）が４０ビットの場合の例を示す。また、セル同期
回路に入力される受信データ２６は、８ビット毎のデー
タ位相がそろっているものとする。したがって、ＣＲＣ
ビットも一つの並列データ内にあるものとする。

まず、８並列処理形のＣＲＣ演算回路の基本形を求める
。並列処理によりＣＲＣ演算を行うための回路構成につ
いては、パラレル・スクランブリング・テクニークス・
フォー・ディジタル・マルチプレクサズＪ　、ＡＴ＆Ｔ
テクニカル・ジャーナル第６５巻、１９８６年９／１０
月　（”Ｐａｒａｌｌｅｌ　ｓｃｒａｍｂ１＋ｎｇ　　
　ｔｅｃｈｎｉｑｕｅｓ　　　ｆｏｒ　　ｄｉｇｉｔａ
ｌ　　ｍｕｌｔｉｐｌｅｘｅｒｓ　　，ＡＴ＆Ｔ　ｔｅ
ｃｈｎｉｃａｌ　ｊｏｕｒｎａｌ，　ｓｅｐ，／ａｃｔ
，　　１９８６．　Ｖｏｌ，６５）に示された自己同期
形スクランブラの並列化手法と同様にして求めることが
できる。

この文献によれば、並列処理数が８の場合の回路構成は
、（５）式で与えられるマトリックスＴｓから７，ＩＩ
を求ｔることによって得られる。Ｔ．．８を（６）式に
示す。

（５）式の四つの部分に分けられたマトリックスのうち
右下の部分は、第７図に示したＣ　Ｒ．　Ｃ演算回路に
おける各フリップフロップの次のクロックにおける状態
を示す。例えばマトリックスＴ．の９行目は、一番目の
フリップフロップの次の状態が入力データと八番目のフ
リップフロツプの内容との排他的論理和であることを示
している。

また、入力データをＤ１〜Ｄ８で表すと、第８列はＤ１
を、第７列はＤ２を、第１列はＤ８をそれぞれ示してい
る。

したがって、現在の状態における各フリップフロノプの
内容をそれぞれＦｌ，Ｔ　”ＦＢ，Ｔ　とすると、次の
状態における各フリップフロツプの内容Ｆｌ．Ｔ。

〜Ｆ８，Ｔ。１　は、（６）式から、Ｆ１，ア−＋＝Ｆ＋，ｒ＋Ｆｔ，ｒ＋Ｆｓ，ア＋Ｄ８Ｆ
２．Ｔ。，＝Ｆ’，，エ＋Ｆ２，Ｔ＋Ｆ７．Ｔ＋Ｄ７（
７）となる。（７）式は、第４図に示したＣＲＣ演算回路３
１内の８並列ＣＲＣ基本演算部３０に相当する。

（７）、（１）および（２）式を用いることにより、第
５図に示したステップｇの処理を行う演算式について、
第一実施例の場合と同様にして求めることができる。そ
の演算式は、リセット後に４０ビットのデータが入力さ
れたときの各フリップフロツブの内部状態をＦＯＩ〜Ｆ
’ｏｓとし、並列受信データを５クロック分遅延させた
データをＤ１〜Ｄ８とし、新しく入力される並列受信デ
ータをＤ４１〜Ｄ４８とし、各フリップフロップの次の
内部状態をＦ　ＩＩ〜Ｆ＋８とすれば、ＦＩ４Ｆ［＋２＋　ＦＯ３＋　ＦＯ４＋　ＦＯ８（８）となる。

（８）式の演算は（７）式の演算にＤ１　〜Ｄ８の演算
を加えたものである。したがって、（８）式を実現する
回路は、第４図に示したＣＲＣ演算回路３１となる。

〔発明の効果〕

以上説明したように、本発明のセル同期回路は、入力デ
ータを符号長分（Ｎビット）遅延させる遅延手段を設け
、ＣＲＣ演算回路の周期をＭとしたとき、ＣＲＣ演算回
路の各フリップフロップをリセットした後に、入力デー
タを符号長分（Ｎビッ｝）ＣＲＣ演算回路に入力し、そ
れ以後、１ビット毎に、ＣＲＣ演算回路の内部状態を入
力がない状態で〔Ｍ−ＮＥ回シフトさせた状態に遅延手
段の出力を入力させ、さらにその内部状態を入力がない
状態で（Ｎ−ＩＥ回シフトさせた状態に入力データの次
のビットを入力させることを繰り返す。

この構成により、符号長ＮとＣＲＣ演算回路の周期Ｍと
の関係が、〔Ｍ−Ｎ〕が正または零である範囲内におい
て任意に設定できる。

したがって、セル構造に制約がなく、ヘッダ、ＣＲＣビ
ットおよびセル内の情報列を８ビットの整数倍に選ぶこ
とができ、セル同期回路を含めた受信装置をバイト処理
形にすることが可能となる効果がある。

また、符号長Ｎに対してＣＲＣビット数を大きくとるこ
とができるので、ヘッダ内のビット誤り訂正能力右よび
ビット誤り検出能力を向上させることができる効果があ
る。これと同時に、同期パターンーに検出判定を行う同
期パターンのビット数が多くなることにより、正常な同
期パターン検出位置でない点での疑似同期パクーン一致
検出確率が低下する効果がある。

さらに本発明は、ＣＲＣ演算回路の各フリップフロップ
をリセットした初期状態からある時間経過してもセル同
期確立状態に移行しない場合には、再度、ＣＲＣ演算回
路の各フリップフロップをリセットできるので、同期は
ずれ状態になるときにＣＲＣ演算回路または遅延手段に
おいて雑音その他によりビット誤りが生じた場合でも、
セル同期回路が正常に動作できる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例セル同期回路のブロック構成
図。第２図はＣＲＣ演算回路の動作フローの原理を示す図。第３図はセル同期回路全体の動作フローを示す図。第４図は本発明第二実施例セル同期回路のブロック構成
図。第５図はＣＲＣ演算回路の動作フローの原理を示す図。第６図はセル構成の一例を示す図。第７図は従来例セル同期回路のブロック構成図。３、２１−９　７トレジスタ、４ａ，　４ｂ，　４ｃ，
　２４、２９、３２・・・論理積回路、５ａ、５ｂ・・
・インバータ付きの論理積回路、６　、５ａ，　５ｂ、
６Ｃ・・・排他的論理和回路、７・・・フリップフロッ
プ、８、２２、３１−・・ＣＲＣ演算回路、９、２０、
２３・・・論理和回路、１０・・・フレームカウンタ、
１３・・・遅延回路、１４・・・同期保護回路、１５・
・・微分回路、１６・・・制御回路、２５・・・カウン
タ、２８・・・遅延回路、３０・・・８並列ＣＲＣ基本
演算部。

Claims

【特許請求の範囲】１、ディジタル情報列にＣＲＣビットを含むヘッダが付
加されたセルを入力とし、このセルを構成するデータ列について前記ＣＲＣビット
を求めるために使用したと同等の生成多項式による剰余
を求めるＣＲＣ演算回路と、このＣＲＣ演算回路の出力
から入力データ列が前記生成多項式で割り切れたことを
検出してセル同期を確立する手段と、セル同期はずれ状態となったときに前記ＣＲＣ演算回路
をリセットする手段とを備えたセル同期回路において、前記ヘッダはその符号長Ｎが前記生成多項式の周期Ｍよ
り短く設定され、入力データ列をＮビット遅延させる遅延手段と、前記Ｃ
ＲＣ演算回路がリセット後にＮビットのデータ列を取り
込んでからそのデータ列のクロック毎に、前記ＣＲＣ演
算回路の内部状態が新たな入力のないまま〔Ｍ−Ｎ〕回
シフトした状態で前記遅延手段の出力がこのＣＲＣ演算
回路に入力され、さらにその内部状態が新たな入力のな
いまま〔Ｎ−１〕回シフトした状態で新たなデータが前
記ＣＲＣ演算回路に入力されたように、前記遅延手段の
出力および前記新たなデータを前記ＣＲＣ演算回路に入
力する手段とを備えたことを特徴とするセル同期回路。２、リセットする手段は、ＣＲＣ演算回路の内部状態が
リセットされた初期状態からあらかじめ定められた時間
が経過してもセル同期状態に移行しない場合に、再び前
記ＣＲＣ演算回路の内部状態をリセットする再リセット
手段を備えた請求項１記載のセル同期回路。