JPH03217943A - Data transmission error inspection code generation circuit - Google Patents

Data transmission error inspection code generation circuit

Info

Publication number
JPH03217943A
JPH03217943A JP2012847A JP1284790A JPH03217943A JP H03217943 A JPH03217943 A JP H03217943A JP 2012847 A JP2012847 A JP 2012847A JP 1284790 A JP1284790 A JP 1284790A JP H03217943 A JPH03217943 A JP H03217943A
Authority
JP
Japan
Prior art keywords
value
error check
circuit
protocol
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012847A
Other languages
Japanese (ja)
Other versions
JP2799516B2 (en
Inventor
Kazuyoshi Matsuhiro
一良 松広
Kimita Motomura
本村 公太
Katsuaki Sakaguchi
坂口 勝章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2012847A priority Critical patent/JP2799516B2/en
Publication of JPH03217943A publication Critical patent/JPH03217943A/en
Application granted granted Critical
Publication of JP2799516B2 publication Critical patent/JP2799516B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Detection And Correction Of Errors (AREA)

Abstract

PURPOSE:To simplify an arithmetic circuit by finding one of two value to be inserted to a protocol error inspection field from the value in which octet in protocol data unit is added, and the other from the value in which the value on one side is added. CONSTITUTION:An adder circuit 51 and a register 52 addition means to add data read out from a data storage part 1 in octet unit are provided at an arithmetic part 5, and a multiplier circuit 53, an input multiplexer 54, an adder circuit 55, a register 56, and a multiplier circuit 57 are provided at the arithmetic part 5 as means to find the value to be inserted from the output of the register 52 to one side of a protocol error inspection code field, and an adder circuit 31 and a multiplier circuit 32 are provided at an inspection information setting part 3 as the means to find the value to be inserted from the output of the multiplier circuit 57 and that of the register 52 to the other side of the protocol error inspection code field.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータの伝送に利用する。[Detailed description of the invention] [Industrial application field] The present invention is used for transmitting digital data.

特に、プロトコルデータ単位中の情報の誤りを検出する
ための符号の生成に関する。さらに詳しくは、プロトコ
ルデータ単位中のプロトコル誤り検査フィールドに挿入
すべき情報を求めるデータ伝送誤り検査符号生成回路に
関する。
In particular, it relates to the generation of codes for detecting errors in information in protocol data units. More specifically, the present invention relates to a data transmission error check code generation circuit that obtains information to be inserted into a protocol error check field in a protocol data unit.

本発明は、プロトコルデータ単位中の二つのプロトコル
誤り検査フィールドに挿入すべき値について・一方はプ
ロトコルデータ単位中のオクテットを加算した値から求
め、他方は一方の値と加算した値とから求めることによ
り、回路構成を簡単化するものである。
The present invention relates to the values to be inserted into two protocol error check fields in a protocol data unit; one value is determined from the sum of the octets in the protocol data unit, and the other is determined from the sum of the one value and the sum of the octets in the protocol data unit. This simplifies the circuit configuration.

〔従来の技術〕[Conventional technology]

データ伝送誤り、特にプロトコル誤りの検出のため、従
来から、伝送データ中に誤り検査符号を挿入する方法が
用いられている。特にOSI基本参照モデルの第4層、
すなわちトランスポート層では、チェックサムアルゴリ
ズムに基づいて、プロトコルデータ単位中のヘッダ部お
よび利用者データ部のすべてのデータに対して処理を行
い、その処理結果をもとに、ヘッダ部内のプロトコル誤
り検査符号フィールドに設定すべき情報を決定する 第3図はプロトコルデータ単位の構造の一例を示す。こ
の例は、OSI基本参照モデルの第4層で使用するトラ
ンスポートプロトコルデータ単位(以下rTPDUJと
いう)を示す。
In order to detect data transmission errors, particularly protocol errors, a method of inserting an error check code into transmitted data has conventionally been used. In particular, the fourth layer of the OSI basic reference model,
In other words, in the transport layer, all data in the header and user data parts in the protocol data unit are processed based on the checksum algorithm, and based on the processing results, protocol error detection in the header part is performed. FIG. 3, which determines the information to be set in the code field, shows an example of the structure of a protocol data unit. This example shows a transport protocol data unit (hereinafter referred to as rTPDUJ) used in layer 4 of the OSI basic reference model.

TPDUは、ヘッダ部と利用者データ部とを含む。ヘッ
ダ部には、長さ指示部Ll、固定長部分および可変長部
分が設けられる。長さ指示部LlはTPDUの最初のオ
クテットであり、それ自身を含まないヘッダ部の長さを
示す。固定長部分は、接続要求[”R、接続確認CC、
切断要求DR、切断確認DC、データ転送DT、優先デ
ータ転送ED,データ確認AK、優先データ確認EAま
たは誤り通知8Rを表すTPDUコードと、よく使用す
るパラメータに関する情報とを含む。固定長部分の長さ
および構造は、TPDUコードによって定まる。可変長
部分は、使用頻度の少ないパラメータを定義するために
用いる。データフィールドはトランスポート層では関知
せず、利用者データ部として用いられる。
The TPDU includes a header section and a user data section. The header section is provided with a length indicator Ll, a fixed length section, and a variable length section. The length indicator Ll is the first octet of the TPDU and indicates the length of the header section excluding itself. The fixed length part includes connection request [”R, connection confirmation CC,
It includes a TPDU code representing disconnection request DR, disconnection confirmation DC, data transfer DT, priority data transfer ED, data confirmation AK, priority data confirmation EA, or error notification 8R, and information regarding frequently used parameters. The length and structure of the fixed length portion is determined by the TPDU code. The variable length part is used to define parameters that are used less frequently. The data field is not involved in the transport layer and is used as the user data part.

このようなプロトコルデータ単位の中の情報の誤りを検
出するため、可変長部分にチェックサムパラメータを挿
入することができる。このパラメータは、接続要求CR
の場合には必ず存在し、チェックサムオプションを使用
しない場合を除いてすべてのTPDUに存在する。
In order to detect errors in the information in such protocol data units, a checksum parameter can be inserted in the variable length part. This parameter is used for connection request CR
It is present in all TPDUs except when the checksum option is not used.

第4図は可変長部分に含まれるパラメータの形式を示す
。この形式は各パラメータに共通であり、チェックサム
パラメータの場合には、パラメータコートとしてr 1
1000011 Jが設定され、パラメータ長に2オク
テット、パラメータ値にチェックサムアルゴリズムによ
る計算結果が設定される。
FIG. 4 shows the format of parameters included in the variable length part. This format is common to each parameter, and in the case of a checksum parameter, r 1 is used as the parameter code.
1000011J is set, the parameter length is set to 2 octets, and the parameter value is set to the calculation result by the checksum algorithm.

第5図は従来例データ伝送誤り検査符号生成回路のブロ
ック構成図である。
FIG. 5 is a block diagram of a conventional data transmission error check code generation circuit.

データ格納部1は、「O」が設定されたプロトコル誤り
検査符号フィールドを含むプロトコルデータ単位を格納
する。TPDUの場合には、チェックサムパラメータの
第三オクテットおよび第四オクテットがプロトコル誤り
検査符号フィールドに相当する。
The data storage unit 1 stores a protocol data unit including a protocol error check code field set to "O". In the case of a TPDU, the third and fourth octets of the checksum parameter correspond to the protocol error check code field.

演算部5は、データ格納部1からプロトコルデータ単位
の先頭からオクテット単位に読み8し、加算処理を施し
、処理結果を保持する。
The calculation unit 5 reads the protocol data unit from the data storage unit 1 in octet units from the beginning, performs addition processing, and holds the processing result.

検査情報設定部3は、演算部5の処理結果を元に、プロ
トコルデータ単位中の誤りが検査可能か否かを決定し、
データ格納部1の該当するプロトコル誤り検査符号フィ
ールドにその情報を設定する。
The inspection information setting section 3 determines whether or not errors in the protocol data unit can be inspected based on the processing result of the calculation section 5,
The information is set in the corresponding protocol error check code field of the data storage unit 1.

以上の動作をさらに詳しく説明する。The above operation will be explained in more detail.

演算部5では、 トコルデータ単位におけるオクテット位置を示す数、L
はプロトコルデータ単位のオクテ・ソト長、a.は位置
1のオクテットの値である。
In the calculation unit 5, a number indicating the octet position in the protocol data unit, L
is the octe-soto length of the protocol data unit, a. is the value of the octet in position 1.

パラメータCOについては、加算回路51とレジスタ5
2とにより求められる。パラメータC1については、加
算回路55とレジスタ56とにより求められる。
Regarding parameter CO, adder circuit 51 and register 5
2. The parameter C1 is determined by the addition circuit 55 and the register 56.

検査情報設定部3では、 を求める。ただし、nはチェックサムノずラメー夕の第
一オクテット位置を示す数である。
The inspection information setting section 3 calculates the following. However, n is a number indicating the first octet position of the checksum number.

Xの値については、乗算回路33によりノ{ラメータC
Oに(L−n)を乗算し、乗算回路34により,{ラメ
ータC1に−1を乗算し、それぞれの乗算値を加算回路
35で加算することにより得られる。また、Yの値につ
いては、乗算回路36によりパラメータCOにー(L−
n+1)を乗算し、その結果とパラメータC1とを加算
回路37で加算することにより得られる。
Regarding the value of X, the multiplier circuit 33 calculates the value of
O is multiplied by (L-n), the multiplier circuit 34 multiplies {parameter C1 by -1, and the adder circuit 35 adds the respective multiplied values. Further, regarding the value of Y, the multiplier circuit 36 applies the parameter CO-(L-
n+1) and adding the result and the parameter C1 in the adder circuit 37.

検査情報設定部3はさらに、求めたX,Yの値をそれぞ
れ誤り検査符号フィールドの第一オクテットと第二オク
テットに挿入する。
The check information setting unit 3 further inserts the determined values of X and Y into the first and second octets of the error check code field, respectively.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、従来のデータ伝送誤り検査符号生成回路では、
加算回路を少なくとも4個、符号反転用を除く乗算回路
を少なくとも2個必要とする。
However, in the conventional data transmission error check code generation circuit,
At least four adder circuits and at least two multiplier circuits other than those for sign inversion are required.

本発明は、必要な演算回路の少ないデータ伝送誤り検査
符号生成回路を提供することを目的とする。
An object of the present invention is to provide a data transmission error check code generation circuit that requires fewer arithmetic circuits.

〔課題を解決するた必の手段〕[Indispensable means to solve problems]

本発明のデータ伝送誤り検査符号生成回路は、プロトコ
ルデータ単位のデータをオクテット単位に加算する加算
手段と、この加算手段の出力からプロトコル誤り検査符
号フィールドの一方の部分に挿入する値を求める手段と
、この求める手段の出力と前記加算手段の出力とからプ
ロトコル誤り検査符号フィールドの他方の部分に挿入す
る値を求於る手段とを備えたことを特徴とする。
The data transmission error check code generation circuit of the present invention includes an adding means for adding data in units of protocol data in units of octets, and means for determining a value to be inserted into one part of the protocol error check code field from the output of the adding means. , and means for determining a value to be inserted into the other part of the protocol error check code field from the output of the determining means and the output of the adding means.

〔作 用〕[For production]

プロトコルデータ単位中のプロトコル誤り検査フィール
ドに挿入すべき二つの値について、一方についてはプロ
トコルデータ単位中のオクテットを加算した値から求め
る。また、他方については、一方の値と加算した値とか
ら求於る。
One of the two values to be inserted into the protocol error check field in the protocol data unit is determined from the sum of the octets in the protocol data unit. Moreover, the other value is found from the value added to the one value.

〔実施例〕〔Example〕

第1図は本発明実施例のデータ伝送誤り検査符号生成回
路を示すブロック構成図である。
FIG. 1 is a block diagram showing a data transmission error check code generation circuit according to an embodiment of the present invention.

この実施例回路は、二つに分割可能なプロトコル誤り検
査符号フィールド(第一オクテットおよび第二オクテッ
ト)を含むプロトコルデータ単位を格納するデータ格納
部1と、このデータ格納部1に格納されたデータをオク
テット単位に読み出して演算処理し、その演算結果に基
づいてデータ格納部1に格納されたプロトコル誤り検査
符号フィールドに誤り検査可能な情報を設定する処理手
段として、検査情報設定部3および演算部5を備える。
This embodiment circuit includes a data storage section 1 that stores a protocol data unit including a protocol error check code field (first octet and second octet) that can be divided into two, and data stored in this data storage section 1. The check information setting unit 3 and the calculation unit serve as a processing means for reading and arithmetic processing in octet units, and setting error checkable information in the protocol error check code field stored in the data storage unit 1 based on the calculation result. 5.

ここで本実施例の特徴とするところは、データ格納部1
から読み出されたデータをオクテット単位に加算する加
算手段として、演算部5に加算回路51およびレジスタ
52を備え、このレジスタ52の出力からプロトコル誤
り検査符号フィールドの一方の部分に挿入する値を求め
る手段として、演算部5に乗算回路53、入力マルチプ
レクサ54、加算回路55、レジスタ56および乗算回
路57を備え、乗算回路57の出力とレジスタ52の出
力とからプロトコル誤り検査符号フィールドの他方に挿
入する値を求める手段として、検査情報設定部3に加算
回路31および乗算回路32を備えたことにある。
Here, the feature of this embodiment is that the data storage section 1
The arithmetic unit 5 is equipped with an addition circuit 51 and a register 52 as an addition means for adding data read from the octet unit, and a value to be inserted into one part of the protocol error check code field is obtained from the output of the register 52. As a means, the arithmetic unit 5 is provided with a multiplication circuit 53, an input multiplexer 54, an addition circuit 55, a register 56, and a multiplication circuit 57, and the output of the multiplication circuit 57 and the output of the register 52 are inserted into the other of the protocol error check code fields. The test information setting section 3 is provided with an addition circuit 31 and a multiplication circuit 32 as means for determining the value.

演算部5は、データ格納部1から読み出したプロトコル
データ単位のデータに対して、(以下本頁余白) の演算を施す。ここで、i,L,ai はそれぞれ、プ
ロトコルデータ単位におけるオクテ・ソト位置を示す数
、プロトコルデータ単位のオクテット長、位置iのオク
テットの値である。また、nはチェックサムパラメータ
の第一オクテットを示す数である。
The calculation unit 5 performs the calculation (hereinafter referred to as this page margin) on the protocol data unit data read from the data storage unit 1. Here, i, L, and ai are the number indicating the octet/soto position in the protocol data unit, the octet length of the protocol data unit, and the value of the octet at position i, respectively. Further, n is a number indicating the first octet of the checksum parameter.

パラメータCOは、加算回路51およびレジスタ52に
より求められ、レジスタ51に蓄えられる。入力マルチ
プレクサ54は、最初の(L−1)回の加算については
レジスタ52の値をそのまま選択し、最後のL回目の加
算のときにはレジスタ52の値に乗算回路53で−(L
−n−1>を乗算した値を選択して加算回路55に供給
する。これを加算回路55とレジスタ56で加算するこ
とにより、レジスタ56に、誤り検査符号フィールドの
第一オクテットに設定すべき値Xの符号反転値が得られ
る。乗算回路57は、レジスタ56に蓄えられた値を符
号反転して出力する。
Parameter CO is determined by addition circuit 51 and register 52 and stored in register 51. The input multiplexer 54 selects the value of the register 52 as is for the first (L-1) addition, and the value of the register 52 is selected by the multiplication circuit 53 for the final L-th addition.
-n-1> is selected and supplied to the adder circuit 55. By adding this in the adder circuit 55 and the register 56, the sign-inverted value of the value X to be set in the first octet of the error check code field is obtained in the register 56. The multiplication circuit 57 inverts the sign of the value stored in the register 56 and outputs it.

検査情報設定部3では、誤り検査フィールドの第二オク
テットに設定すべき値Yについて、Y =−(X+CO
) により求める。すなわち、レジスタ52に蓄えられたパ
ラメータCDと乗算回路57の出力とを加算回路31で
加算し、これを乗算回路32により符号反転する。さら
に検査情報設定部3は、二つの値X,Yをそれぞれ誤り
検査フィールドの第一オクテットと第二オクテットに設
定する。
In the test information setting section 3, regarding the value Y to be set in the second octet of the error check field, Y = - (X + CO
). That is, the parameter CD stored in the register 52 and the output of the multiplication circuit 57 are added by the addition circuit 31, and the sign of this is inverted by the multiplication circuit 32. Furthermore, the test information setting section 3 sets two values X and Y in the first and second octets of the error check field, respectively.

第2図は本発明第二実施例データ伝送誤り検査符号生成
回路のブロック構成図である。この実施例は、演算部5
で誤り検査フィールドの第二オクテットに設定すべき値
Yを求め、検査情報設定部3で第一オクテットに設定す
べき値Xを求めることが第一実施例と異なる。
FIG. 2 is a block diagram of a data transmission error check code generation circuit according to a second embodiment of the present invention. In this embodiment, the calculation unit 5
This embodiment differs from the first embodiment in that the value Y to be set in the second octet of the error check field is determined in step 1, and the value X to be set in the first octet in the check information setting section 3 is determined.

演算部5は、データ格納部1から読み出したプロトコル
データ単位のデータに対して、の演算を施す。
The calculation unit 5 performs the following calculations on the data in units of protocol data read from the data storage unit 1.

パラメータCOは、加算回路51およびレジスタ52に
より求められ、レジスタ51に蓄えられる。入力マルチ
プレクサ54は、最初のCL−1)回の加算については
レジスタ52の値をそのまま選択し、最後のL回目の加
算のときにはレジスタ52の値に乗算回路53で−(L
−n)を乗算した値を選択して加算回路55に供給する
。これを加算回路55とレジスタ56で加算することに
より、レジスタ56に、誤り検査符号フィールドの第二
オクテットに設定すべき値Yが得られる。
Parameter CO is determined by addition circuit 51 and register 52 and stored in register 51. The input multiplexer 54 selects the value of the register 52 as is for the first CL-1) addition, and the multiplication circuit 53 selects the value of the register 52 for the final L-th addition.
-n) is selected and supplied to the adder circuit 55. By adding this in the adder circuit 55 and the register 56, the value Y to be set in the second octet of the error check code field is obtained in the register 56.

検査情報設定部3では、誤り検査フィールドの第一オク
テットに設定すべき値Xについて、X =−(Y+CO
) により求める。すなわち、レジスタ52に蓄えられたパ
ラメータCOとレジスタ56に蓄えられた値Yとを加算
回路31で加算し、これを乗算回路32により符号反転
する。さらに検査情報設定部3は、二つの値XSYをそ
れぞれ誤り検査フィールドの第一オクテットと第二オク
テットに設定する。
In the test information setting section 3, regarding the value X to be set in the first octet of the error check field, X = - (Y + CO
). That is, the adder circuit 31 adds the parameter CO stored in the register 52 and the value Y stored in the register 56, and the multiplier circuit 32 inverts the sign. Further, the test information setting unit 3 sets two values XSY to the first and second octets of the error check field, respectively.

以上説明したように、第一実施例、第二実施例ともに、
従来例に比べて加算回路を1個、乗算回路を1個減らす
ことができる。
As explained above, both the first embodiment and the second embodiment,
Compared to the conventional example, the number of adder circuits and multiplier circuits can be reduced by one.

以上の実施例では符号反転のために−1を乗算する構成
について説明したが、この演算は1の補数表現によるも
のであり、レジスタから符号反転のデータを取り出す構
成として乗算回路を取り除いても本発明を同様に実施で
きる。
In the above embodiment, a configuration was explained in which multiplication by -1 is performed for sign inversion, but this operation is based on one's complement representation, and even if the multiplication circuit is removed as a configuration for extracting sign-inverted data from a register, the present invention will not work. The invention can be practiced similarly.

以上の説明ではプロトコルデータ単位としてTPDUを
例に説明したが、他のプロトコルデータ単位、例えば第
3層(ネットワーク層)のプロトコルデータ単位に対す
るンチェックサムの場合にも本発明を同様に実施できる
In the above description, the TPDU was used as an example of a protocol data unit, but the present invention can be similarly implemented in the case of a checksum for other protocol data units, for example, a third layer (network layer) protocol data unit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明のデータ伝送誤り検査符号
生成回路は、回路構成が簡単化される効果がある。
As described above, the data transmission error check code generation circuit of the present invention has the effect of simplifying the circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明第一実施例データ伝送誤り検査符号生成
回路のブロック構成図。 第2図は本発明第二実施例データ伝送誤り検査符号生成
回路のブロック構成図。 第3図はプロトコルデータ単位の構造の一例を示す図。 第4図は可変長部分に含まれるパラメータの形式を示す
図。 第5図は従来例データ伝送誤り検査符号生成回路のブロ
ック構成図。 1・・・データ格納部、3・・・検査情報設定部、5・
・・演算部、31、35、37、51、55・・・加算
回路、52、56・・・レジスタ、32、33、34、
36、53、57・・・乗算回路、54・・・人力マル
チプレクサ。
FIG. 1 is a block diagram of a data transmission error check code generation circuit according to a first embodiment of the present invention. FIG. 2 is a block diagram of a data transmission error check code generation circuit according to a second embodiment of the present invention. FIG. 3 is a diagram showing an example of the structure of a protocol data unit. FIG. 4 is a diagram showing the format of parameters included in the variable length part. FIG. 5 is a block diagram of a conventional data transmission error check code generation circuit. 1... Data storage section, 3... Examination information setting section, 5.
... Arithmetic unit, 31, 35, 37, 51, 55... Addition circuit, 52, 56... Register, 32, 33, 34,
36, 53, 57...Multiplication circuit, 54...Manual multiplexer.

Claims (1)

【特許請求の範囲】 1、二つの部分に分割可能なプロトコル誤り検査符号フ
ィールドを含むプロトコルデータ単位を格納するデータ
格納部(1)と、 このデータ格納部に格納されたデータをオクテット単位
に読み出して演算処理し、その演算結果に基づいて前記
データ格納部に格納されたプロトコル誤り検査符号フィ
ールドに誤り検査可能な情報を設定する処理手段(3、
5)と を備えたデータ伝送誤り検査符号生成回路において、 前記処理手段は、 前記データ格納部から読み出されたデータをオクテット
単位に加算する加算手段(51、52)と、この加算手
段の出力からプロトコル誤り検査符号フィールドの一方
の部分に挿入する値を求める手段(53〜57)と、 この求める手段の出力と前記加算手段の出力とからプロ
トコル誤り検査符号フィールドの他方の部分に挿入する
値を求める手段(31、32)とを含む ことを特徴とするデータ伝送誤り検査符号生成回路。
[Claims] 1. A data storage unit (1) that stores a protocol data unit including a protocol error check code field that can be divided into two parts; and a data storage unit (1) that reads data stored in this data storage unit in units of octets. processing means (3,
5) In the data transmission error check code generation circuit, the processing means includes: adding means (51, 52) for adding data read from the data storage section in units of octets; and an output of the adding means. means (53 to 57) for obtaining a value to be inserted into one part of the protocol error check code field from the above; and a value to be inserted into the other part of the protocol error check code field from the output of this calculating means and the output of the adding means; and means (31, 32) for determining a data transmission error check code.
JP2012847A 1990-01-23 1990-01-23 Data transmission error check code generation circuit Expired - Fee Related JP2799516B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012847A JP2799516B2 (en) 1990-01-23 1990-01-23 Data transmission error check code generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012847A JP2799516B2 (en) 1990-01-23 1990-01-23 Data transmission error check code generation circuit

Publications (2)

Publication Number Publication Date
JPH03217943A true JPH03217943A (en) 1991-09-25
JP2799516B2 JP2799516B2 (en) 1998-09-17

Family

ID=11816789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012847A Expired - Fee Related JP2799516B2 (en) 1990-01-23 1990-01-23 Data transmission error check code generation circuit

Country Status (1)

Country Link
JP (1) JP2799516B2 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56500549A (en) * 1979-05-15 1981-04-23

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56500549A (en) * 1979-05-15 1981-04-23

Also Published As

Publication number Publication date
JP2799516B2 (en) 1998-09-17

Similar Documents

Publication Publication Date Title
KR20040081366A (en) Method and device for decoding reed-solomon code or extended reed-solomon code
JPH03217943A (en) Data transmission error inspection code generation circuit
CN116049315A (en) A blockchain storage method, system, device and storage medium
JP2799515B2 (en) Data transmission error check code generation circuit
JPS62281523A (en) modulation circuit
JP2003046393A (en) Error detector
JP2553576B2 (en) Error correction device
US6308194B1 (en) Discrete cosine transform circuit and operation method thereof
JP2685180B2 (en) Error correction device
US7469265B2 (en) Methods and apparatus for performing multi-value range checks
JP3515462B2 (en) Remainder arithmetic device and method
JP3613466B2 (en) Data arithmetic processing apparatus and data arithmetic processing program
JP3164996B2 (en) Serial data receiving device
JPS61165158A (en) Data checking system of storage device
JP2550597B2 (en) Squarer
JP3193830B2 (en) Arithmetic circuit
JPH09149007A (en) Method for detecting transmission code error
JPS6244833A (en) N-decimal number subtraction processing system
JPS6232534A (en) Adding circuit
JPS6071969A (en) Group delay measuring device
JPH11242705A (en) Spreadsheet input information verification system
JPH1154624A (en) Layout method and layout device
JPH02220140A (en) Trouble detecting circuit
JP2002543644A (en) Method and apparatus for determining an intermediate value for interpolating a sampling signal
JPH05274387A (en) Method and device for event processing for logic simulator

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees