JPH0322042A - マイクロプロセッサの制御方式 - Google Patents
マイクロプロセッサの制御方式Info
- Publication number
- JPH0322042A JPH0322042A JP1155622A JP15562289A JPH0322042A JP H0322042 A JPH0322042 A JP H0322042A JP 1155622 A JP1155622 A JP 1155622A JP 15562289 A JP15562289 A JP 15562289A JP H0322042 A JPH0322042 A JP H0322042A
- Authority
- JP
- Japan
- Prior art keywords
- runaway
- program
- register
- address
- counter
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマイクロプロセッサの制御方式に関し．特にプ
ログラムの暴走状態の検出を行なう制御方式に関する。
ログラムの暴走状態の検出を行なう制御方式に関する。
従来．マイクロプロセッサがプログラム実行時に暴走状
態となった場合，一旦．ユーザがそのプログラムの実行
を中断し，デバック機構を使用して，そのプログラムの
最初から順々に暴走の原因を探している。
態となった場合，一旦．ユーザがそのプログラムの実行
を中断し，デバック機構を使用して，そのプログラムの
最初から順々に暴走の原因を探している。
［発明が解決しようとする課題］
しかしながら，上述した従来の制御方式では，暴走の状
態となった場合には，プログラムの最初の命令から順番
に暴走の原因を探していかなければならず，手間がかか
り．原因を見つけるのが困難であるという欠点がある。
態となった場合には，プログラムの最初の命令から順番
に暴走の原因を探していかなければならず，手間がかか
り．原因を見つけるのが困難であるという欠点がある。
本発明は，マイクロプロセッサがプログラム実行中に暴
走状態になったことを検出し．プログラムの実行を中止
するマイクロプロセッサの制御方式の提供を目的とする
。
走状態になったことを検出し．プログラムの実行を中止
するマイクロプロセッサの制御方式の提供を目的とする
。
［課題を解決するための手段］
本発明は，ユーザが指定する特定アドレスを記憶する記
憶手段と，該記憶手段に記憶された前記特定アドレスと
プロセッサが出力するアドレスとを比較する比較手段と
，予め定められた時間毎にカウント数が更新され，前記
比較手段からの一致信号によってリセットされるカウン
タと，該カウンタのカウント数が予め定められた上限値
に達すると前記プロセッサに対し割り込みを発生する手
段とを有することを特徴とする。
憶手段と，該記憶手段に記憶された前記特定アドレスと
プロセッサが出力するアドレスとを比較する比較手段と
，予め定められた時間毎にカウント数が更新され，前記
比較手段からの一致信号によってリセットされるカウン
タと，該カウンタのカウント数が予め定められた上限値
に達すると前記プロセッサに対し割り込みを発生する手
段とを有することを特徴とする。
［作用］
本発明では．アドレスレジスタに特定アドレスを複数記
憶させておき．マイクロプロセッサにおいて所定時間内
にその特定アドレスの命令の実行が行なわれない場合に
暴走していると判断してプログラムの実行を中止する。
憶させておき．マイクロプロセッサにおいて所定時間内
にその特定アドレスの命令の実行が行なわれない場合に
暴走していると判断してプログラムの実行を中止する。
［実施例］
以下に，本発明の実施例について図面を参照して説明す
る。
る。
ｍｌ図は本発明の一実施例を示す構成図である。
第１図を参照すると，本発明のマイクロプロセッサ制御
方式はユーザが指定した特定番地を記憶するアドレスレ
ジスタ１と，ＣＰＵ２と，比較器４及び１０と，カウン
タ５と，加算する定数を持つ定数レジスタ６と，ユーザ
が指定した上限値を保持する上限値レジスタつとで構成
されている。
方式はユーザが指定した特定番地を記憶するアドレスレ
ジスタ１と，ＣＰＵ２と，比較器４及び１０と，カウン
タ５と，加算する定数を持つ定数レジスタ６と，ユーザ
が指定した上限値を保持する上限値レジスタつとで構成
されている。
アドレスレジスタ１にはユーザが指定した特定アドレス
が複数記憶されている。これら複数の特定アドレスは，
プログラムの大きさや実行に要する時間に基づき定めれ
ば良い。
が複数記憶されている。これら複数の特定アドレスは，
プログラムの大きさや実行に要する時間に基づき定めれ
ば良い。
上限値レジスタ９にはカウンタ５のカウント数の上限を
指定する上限値が保持されている。この上限値はアドレ
スレジスタ１に保持されている特定アドレスのプログラ
ムが実行されるまでの時間にカウンタ５がカウントする
カウント数より大きくしておく。
指定する上限値が保持されている。この上限値はアドレ
スレジスタ１に保持されている特定アドレスのプログラ
ムが実行されるまでの時間にカウンタ５がカウントする
カウント数より大きくしておく。
次に動作について説明する。
レジスタ１は複数の特定アドレスの中で次に実行される
べきプログラムの特定アドレスを比較器４へ入力してい
る。またＣＰＵ２は現在実行中のプログラムのアドレス
３を比較器４へ人力している。
べきプログラムの特定アドレスを比較器４へ入力してい
る。またＣＰＵ２は現在実行中のプログラムのアドレス
３を比較器４へ人力している。
比較器４では，アドレスレジスタ１から入力されるアド
レス３とＣＰＵ２から人力されるアドレスとを比較し，
２つのアドレスが一致したときにカウンタ５ヘリセット
信号８を出力する。
レス３とＣＰＵ２から人力されるアドレスとを比較し，
２つのアドレスが一致したときにカウンタ５ヘリセット
信号８を出力する。
カウンタ５は，そのカウント数に加算器７によって一定
時間経過毎に定数レジスタ６に保持されている定数が加
えられたカウント数を比較器１０へ出力している。カウ
ンタ５では比較器４からリセット信号８が入力されると
，そのカウント数をリセットする。リセット信号８が入
力されることなく時間が経過し，カウンタ５のカウント
数が上限値レジスタ９に保持されている上限値に等しく
なると暴走しているものと判定され，比較器１０からＣ
ＰＵ２の割込信号が出力される。
時間経過毎に定数レジスタ６に保持されている定数が加
えられたカウント数を比較器１０へ出力している。カウ
ンタ５では比較器４からリセット信号８が入力されると
，そのカウント数をリセットする。リセット信号８が入
力されることなく時間が経過し，カウンタ５のカウント
数が上限値レジスタ９に保持されている上限値に等しく
なると暴走しているものと判定され，比較器１０からＣ
ＰＵ２の割込信号が出力される。
ＣＰＵ２は割込信号１１が入力するとプログラムの実行
を中断する。このようにして，暴走が生じると自動的に
プログラムの実行が中断されるので，Ｓ走の原因がメモ
リやプログラムの破壊によるものであった場合にはその
被害を小さく抑えることができる。また，ａ走の原因は
，前回．カウンタ５をリセットしたときにアドレスレジ
スタが出力していた特定アドレスから，暴走と判定され
たときにレジスタ１から出力されていた特定アドレスま
でのプログラムの中にあると考えられる。
を中断する。このようにして，暴走が生じると自動的に
プログラムの実行が中断されるので，Ｓ走の原因がメモ
リやプログラムの破壊によるものであった場合にはその
被害を小さく抑えることができる。また，ａ走の原因は
，前回．カウンタ５をリセットしたときにアドレスレジ
スタが出力していた特定アドレスから，暴走と判定され
たときにレジスタ１から出力されていた特定アドレスま
でのプログラムの中にあると考えられる。
従って．′４走の原因を知ろうとする時にはこの範囲の
みを検査すれば良い。
みを検査すれば良い。
［発明の効果］
以上説明したように本発明は，特定アドレスを記憶して
おき，一定時間内にその特定アドレスの命令が実行され
ないと，暴走状態であると判定することにより．プログ
ラム中のプログラムミスの存在する範囲を限定できるの
でそのプログラムミスを容易に発見でき，プログラムの
デバックに要する時間を短縮できるという効果がある。
おき，一定時間内にその特定アドレスの命令が実行され
ないと，暴走状態であると判定することにより．プログ
ラム中のプログラムミスの存在する範囲を限定できるの
でそのプログラムミスを容易に発見でき，プログラムの
デバックに要する時間を短縮できるという効果がある。
第１図は本発明の実施例を示す構成図である。
１・・・アドレスレジスタ，２・・・ＣＰＵ，３・・・
ＣＰＵの出力するアドレス．４・・・比較器，５・・・
カウンタ．６・・・定数レジスタ，７・・・加算器，８
・・・リセット信号，９・・・上限値レジスタ，１０・
・・比較器，１ １ ・・・割り込み信号。
ＣＰＵの出力するアドレス．４・・・比較器，５・・・
カウンタ．６・・・定数レジスタ，７・・・加算器，８
・・・リセット信号，９・・・上限値レジスタ，１０・
・・比較器，１ １ ・・・割り込み信号。
Claims (1)
- １、ユーザが指定する特定アドレスを記憶する記憶手段
と、前記特定アドレスとプロセッサの出力するアドレス
とを比較する比較手段と、予め定められた時間毎にカウ
ント数が更新され前記比較手段からの一致信号によって
リセット可能なカウンタと、前記カウンタのカウント数
が予め定められた上限値に達すると前記プロセッサに対
し割り込みを発生する手段を有することを特徴とするマ
イクロプロセッサの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155622A JPH0322042A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155622A JPH0322042A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322042A true JPH0322042A (ja) | 1991-01-30 |
Family
ID=15610030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155622A Pending JPH0322042A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06222960A (ja) * | 1993-01-27 | 1994-08-12 | Nec Corp | Ｃｐｕリセット回路 |
-
1989
- 1989-06-20 JP JP1155622A patent/JPH0322042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06222960A (ja) * | 1993-01-27 | 1994-08-12 | Nec Corp | Ｃｐｕリセット回路 |
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