JPH03220950A - π／４シフトＱＰＳＫ信号の復調装置 - Google Patents
π／４シフトＱＰＳＫ信号の復調装置Info
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- JPH03220950A JPH03220950A JP2016414A JP1641490A JPH03220950A JP H03220950 A JPH03220950 A JP H03220950A JP 2016414 A JP2016414 A JP 2016414A JP 1641490 A JP1641490 A JP 1641490A JP H03220950 A JPH03220950 A JP H03220950A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、π／４シフトＱＰＳＫ信号を復調するπ／
４シフトＱＰＳＫ信号の復調装置に関するものである。
４シフトＱＰＳＫ信号の復調装置に関するものである。
第１０図は従来の復調装置としての４位相変調信号（以
下、ＱＰＳＫ信号という）用判定帰還型コスタスループ
の槽底を示すブロック図であり、図において、１はＱＰ
ＳＫ信号の入力端子、２は入力信号と基準信号とを位相
比較する第１の位相比較器（以下、第１のＰＳＤという
）、３は入力信号と基準信号をπ／２移相した信号とを
位相比較する第２の位相比較器（以下、第２のＰＳＤと
いう）、４は基準信号をπ／２移相するπ／２移相器、
５は前記第１及び第２のＰＳＤ２．３の出力信号の符号
を判定する符号判定器、６は前記第１のＰＳＤ２の出力
信号と前記符号判定器５から出力される第２のＰＳＤ３
の出力信号の符号とを乗算する第１の乗算器、７は前記
第２のＰＳＤ３の出力信号と前記符号判定器５から出力
される第１のＰＳＤ２の出力信号の符号とを乗算する第
２の乗算器、８は前記第１及び第２の乗算器６．７の出
力信号を加算する加算器、９は前記加算器８の出力信号
を帯域制御するループフィルタ（以下、ＬＦという）、
１０は前記ＬＦ９で帯域制御された加算信号に応じて、
発振周波数が制御される電圧制御発振器（以下、■ＣＯ
という）、１１゜１２は出力端子である。
下、ＱＰＳＫ信号という）用判定帰還型コスタスループ
の槽底を示すブロック図であり、図において、１はＱＰ
ＳＫ信号の入力端子、２は入力信号と基準信号とを位相
比較する第１の位相比較器（以下、第１のＰＳＤという
）、３は入力信号と基準信号をπ／２移相した信号とを
位相比較する第２の位相比較器（以下、第２のＰＳＤと
いう）、４は基準信号をπ／２移相するπ／２移相器、
５は前記第１及び第２のＰＳＤ２．３の出力信号の符号
を判定する符号判定器、６は前記第１のＰＳＤ２の出力
信号と前記符号判定器５から出力される第２のＰＳＤ３
の出力信号の符号とを乗算する第１の乗算器、７は前記
第２のＰＳＤ３の出力信号と前記符号判定器５から出力
される第１のＰＳＤ２の出力信号の符号とを乗算する第
２の乗算器、８は前記第１及び第２の乗算器６．７の出
力信号を加算する加算器、９は前記加算器８の出力信号
を帯域制御するループフィルタ（以下、ＬＦという）、
１０は前記ＬＦ９で帯域制御された加算信号に応じて、
発振周波数が制御される電圧制御発振器（以下、■ＣＯ
という）、１１゜１２は出力端子である。
次に動作について説明する。受信されたＱＰＳＫ信号は
入力端子１に入力される。この入力信号は分岐され、一
方は第１のＰＳＤ２に、他方は第２のＰＳＤ３に入力さ
れる。そして第１のＰＳＤ２に入力された入力信号はＶ
ＣＯＩＯの出力信号（基準信号）によって位相検波され
、同様に第２のＰＳＤ３に入力された入力信号もπ／２
移相器４の出力信号（基準信号の位相をπ／２だけずら
した信号）によって位相検波される。
入力端子１に入力される。この入力信号は分岐され、一
方は第１のＰＳＤ２に、他方は第２のＰＳＤ３に入力さ
れる。そして第１のＰＳＤ２に入力された入力信号はＶ
ＣＯＩＯの出力信号（基準信号）によって位相検波され
、同様に第２のＰＳＤ３に入力された入力信号もπ／２
移相器４の出力信号（基準信号の位相をπ／２だけずら
した信号）によって位相検波される。
いま、入力端子ｌに第（１）弐で表されるＱＰＳＫ信号
が入力されたとする。
が入力されたとする。
ｓ （ｔ）＝Ａｓｉｎ （ω、ｔ ＋（２ｋ（ｔ）＋１
）ｚ／４＋θ、）・・・・・・・・・（１） この第（１）式において、Ａは入力信号の振幅、ω、は
その中心角速度、θ、はその初期位相、そしてｋ（ｔ）
は変調信号を表現するもので、そのクロック周期ごとに
変化するＰ、Ｑ２チャンネルの変調信号の論理（１，１
）、（１，Ｏ）、（０゜０）、（０，ｘ＞に応じて、そ
れぞれｋ（ｔ）＝０゜ｋ（ｔ）＝ｌ、 ｋ（ｔ）＝２
． ｋ（ｔ）＝３の値をとるものとする。
）ｚ／４＋θ、）・・・・・・・・・（１） この第（１）式において、Ａは入力信号の振幅、ω、は
その中心角速度、θ、はその初期位相、そしてｋ（ｔ）
は変調信号を表現するもので、そのクロック周期ごとに
変化するＰ、Ｑ２チャンネルの変調信号の論理（１，１
）、（１，Ｏ）、（０゜０）、（０，ｘ＞に応じて、そ
れぞれｋ（ｔ）＝０゜ｋ（ｔ）＝ｌ、 ｋ（ｔ）＝２
． ｋ（ｔ）＝３の値をとるものとする。
一方、ＶＣＯＩＯの出力信号は第（２）式で表される。
Ｖ （ｔ） ＝ ２ ｃｏｓ（ωｖｔ＋θ。）
・・・・・・ （２）この第２式において、係数２はＶ
ＣＯＩＯ出力信号の振幅、ω９はその中心角速度、θ。
・・・・・・ （２）この第２式において、係数２はＶ
ＣＯＩＯ出力信号の振幅、ω９はその中心角速度、θ。
は初期位相である。
ここで第１のＰＳＤ２の出力信号は上記２つの信号の積
の低ｋＡＩＩ２分で与えられる。これをＰ＋（ｔ）とす
ると、 Ｐ ＋ （ｔ） −Ａｓｉｎ （（（１） ｓ ｍ
ｖ） ｔ＋（２ｋ（ｔ）＋１）π／４＋（θ、−θ。）
）・・・（３）さらにこの第（３）式においてω、＝ω
９とすると第（４）式のようになり、この出力信号は第
１２図（ａ）のようになる。
の低ｋＡＩＩ２分で与えられる。これをＰ＋（ｔ）とす
ると、 Ｐ ＋ （ｔ） −Ａｓｉｎ （（（１） ｓ ｍ
ｖ） ｔ＋（２ｋ（ｔ）＋１）π／４＋（θ、−θ。）
）・・・（３）さらにこの第（３）式においてω、＝ω
９とすると第（４）式のようになり、この出力信号は第
１２図（ａ）のようになる。
Ｐ、（ｔ）＝Ａｓｉｎ （（２ｋ（ｔ）＋ １ ） π
／４＋（θ、−θ。）） ・・・・・・（４）一方、π
／２移相器４の出力信号は第（５）式で与えられる。
／４＋（θ、−θ。）） ・・・・・・（４）一方、π
／２移相器４の出力信号は第（５）式で与えられる。
Ｖａ（ｔ）＝ ２ｓｉｎ（ωｖｔ＋θ。）・・・・・・
（５）ここで、第（５）式の信号は第２のＰＳＤ３に入
力され、ω、＝ω９としたときの出力信号は第（６）式
で表され、第１２図（ｂ）のようになる。
（５）ここで、第（５）式の信号は第２のＰＳＤ３に入
力され、ω、＝ω９としたときの出力信号は第（６）式
で表され、第１２図（ｂ）のようになる。
Ｐｇ（ｔ）＝Ａｃｏｓ （（２ｋ（ｔ）＋１ ） ！／
４＋（θ、−θ。）） ・・・・・・（６〉さて、第１
のＰＳＤ２の出力信号は２つに分岐され、一方は第１の
乗算器６に、他方は符号判定器５に入力される。同様に
、第２のＰＳＤ３の出力信号も２つに分岐され、一方は
第２の乗算器７に、他方は符号判定器５に入力される。
４＋（θ、−θ。）） ・・・・・・（６〉さて、第１
のＰＳＤ２の出力信号は２つに分岐され、一方は第１の
乗算器６に、他方は符号判定器５に入力される。同様に
、第２のＰＳＤ３の出力信号も２つに分岐され、一方は
第２の乗算器７に、他方は符号判定器５に入力される。
ここで、符号判定器５の構成を第１１図を用いて説明す
る。符号判定器５は２つの入力信号端子５ａ、５ｂと、
２つのコンパレータ５ｃ、５ｄと、２つの出力信号端子
５ｅ、５ｆとから構成されている。ここでいうコンパレ
ータは入力信号の符号を判定するもので、入力信号をＸ
（ｔ）、出力信号をＹ（ｔ）としたとき、その機能を第
（７）式で表すことができる。
る。符号判定器５は２つの入力信号端子５ａ、５ｂと、
２つのコンパレータ５ｃ、５ｄと、２つの出力信号端子
５ｅ、５ｆとから構成されている。ここでいうコンパレ
ータは入力信号の符号を判定するもので、入力信号をＸ
（ｔ）、出力信号をＹ（ｔ）としたとき、その機能を第
（７）式で表すことができる。
Ｙ（ｔ） ＝ Ｉ Ｘ（ｔ） ≧０＝−
ＩＸ（ｔ）＜Ｑ ・・・・・・ （７）こうして
第１の乗算器６の他方の入力には第（６）式の信号の符
号が入力され、第２の乗算器７の他方の入力には第（４
）式の符号が入力される。
ＩＸ（ｔ）＜Ｑ ・・・・・・ （７）こうして
第１の乗算器６の他方の入力には第（６）式の信号の符
号が入力され、第２の乗算器７の他方の入力には第（４
）式の符号が入力される。
ここで、第１の乗算器６の出力信号をＶｓ＋（ｔ）とす
ると、第１の乗算器６の出力信号は第（８）式で表され
、第１２図（ｃ）のようになる。
ると、第１の乗算器６の出力信号は第（８）式で表され
、第１２図（ｃ）のようになる。
同様に、第２の乗算器７の出力、信号をＶ、４ｚ（ｔ）
とすると、第２の乗算器７の出力信号は第（９）式で表
され、第１２図（ｄ）のようになる。
とすると、第２の乗算器７の出力信号は第（９）式で表
され、第１２図（ｄ）のようになる。
次に加算器８において第（８）弐から第（９〉式を引く
と、その出力信号ｅｏ（ｔ）はｋ（ｔ）の値にかかわら
ず第（１０）式で表され、第１２図（ｅ）のようになる
。
と、その出力信号ｅｏ（ｔ）はｋ（ｔ）の値にかかわら
ず第（１０）式で表され、第１２図（ｅ）のようになる
。
ｅｏ（ｔ） ＝Ａｓｉｎ （ｚ／４＋（θ、−θ。）
）Ａｃｏｓ （π／４＋ （０１−θ。））−ＪＴ Ａ
ｓ１ｎ（θ、−θｏ） −・・・・・（１０）このｅ
、（ｔ）は位相誤差電圧と称され、ＬＦ９を通して（帯
域制御されて）ＶＣＯＩＯの周波数制御端子に入力され
、θ８−θ。になるように制御される。この時のＶＣＯ
１０の出力信号は第（１１）式で表される。
）Ａｃｏｓ （π／４＋ （０１−θ。））−ＪＴ Ａ
ｓ１ｎ（θ、−θｏ） −・・・・・（１０）このｅ
、（ｔ）は位相誤差電圧と称され、ＬＦ９を通して（帯
域制御されて）ＶＣＯＩＯの周波数制御端子に入力され
、θ８−θ。になるように制御される。この時のＶＣＯ
１０の出力信号は第（１１）式で表される。
Ｖ（ｔ）−２ｃｏｓ （ω、ｔ＋θ１＋ｎπ／２）・・
・（ｌｌ）ｎ＝ｏ、 １． ２． ３ これは、再生基準搬送波（基準信号）とよばれ、入力信
号と同期している。ｃｏｓＯ中のｎπ／２の項は同期し
た位相の曖昧さを示すものであり、ｎは等確率で０．１
．２．３のいずれかに落ち着く。
・（ｌｌ）ｎ＝ｏ、 １． ２． ３ これは、再生基準搬送波（基準信号）とよばれ、入力信
号と同期している。ｃｏｓＯ中のｎπ／２の項は同期し
た位相の曖昧さを示すものであり、ｎは等確率で０．１
．２．３のいずれかに落ち着く。
なお、上記のようなＱＰＳＫ信号用判定帰還型コスタス
ループについては、フロイド エム ガードナー（Ｆｌ
ｏｙｄ Ｍ、Ｃａｒｄｎｅｔ ）著、ジョン ヮイリー
アンド サンズ（ＪＯＨＮ ＷＩＬＥＹ ＆ ５ＯＮ
Ｓ）社発行、「フェイズロック テクニック（Ｐｈａｓ
ｅｌｏｃｋＴｅｃｈｎｉｑｕｅｓ） Ｊ 、 Ｐ、２２
３にも示されている。
ループについては、フロイド エム ガードナー（Ｆｌ
ｏｙｄ Ｍ、Ｃａｒｄｎｅｔ ）著、ジョン ヮイリー
アンド サンズ（ＪＯＨＮ ＷＩＬＥＹ ＆ ５ＯＮ
Ｓ）社発行、「フェイズロック テクニック（Ｐｈａｓ
ｅｌｏｃｋＴｅｃｈｎｉｑｕｅｓ） Ｊ 、 Ｐ、２２
３にも示されている。
従来の復調装置としてのＱＰＳＫ信号用判定帰還型コス
タスループは以上のように構成されているので、■シン
ボルごとに位相がπ／４シフトされるπ／４シフトＱＰ
ＳＫ信号を入力すると、ＶＣＯの出力が交互に、 Ｖ（ｔ）−２ｃｏｓ （ω、ｔ＋θＨ＋ｎｚ／２）
−（１１）ｎ＝ｏ、 １．２．３ と、 Ｖ（ｔ）＝２ｃｏｓ （ω、ｔ＋θ＝＋ｎｚ／２＋π／
４） −（１２）ｎ＝０１ １１ ２． ３ に収束するように制御されるので、入力信号（π／４シ
フトＱＰＳＫ信号）に同期できないという課題があった
。
タスループは以上のように構成されているので、■シン
ボルごとに位相がπ／４シフトされるπ／４シフトＱＰ
ＳＫ信号を入力すると、ＶＣＯの出力が交互に、 Ｖ（ｔ）−２ｃｏｓ （ω、ｔ＋θＨ＋ｎｚ／２）
−（１１）ｎ＝ｏ、 １．２．３ と、 Ｖ（ｔ）＝２ｃｏｓ （ω、ｔ＋θ＝＋ｎｚ／２＋π／
４） −（１２）ｎ＝０１ １１ ２． ３ に収束するように制御されるので、入力信号（π／４シ
フトＱＰＳＫ信号）に同期できないという課題があった
。
この発明は上記のような課題を解消するためになされた
もので、ＱＰＳＫ信号用判定帰還型コスタスループにπ
／４シフトＱＰＳＫ信号を入力する場合でも、第（１１
〉式、第（１２）式のどちらか一方へ安定して収束し、
復調可能なπ／４シフトＱＰＳＫ信号の復調装置を得る
ことを目的とする。
もので、ＱＰＳＫ信号用判定帰還型コスタスループにπ
／４シフトＱＰＳＫ信号を入力する場合でも、第（１１
〉式、第（１２）式のどちらか一方へ安定して収束し、
復調可能なπ／４シフトＱＰＳＫ信号の復調装置を得る
ことを目的とする。
〔課題を解決するための手段〕
この発明に係るπ／４シフトＱＰＳＫ信号の復調装置は
、従来の復調装置としてのＱＰＳＫ信号用判定帰還型コ
スタスループに−π／４シフト回路を設け、この−π／
４シフト回路で符号判定器に入力される第１及び第２の
ＰＳＤからの出力信号を、シンボル周期ごとに０１ある
いは一π／４だけ交互に位相回転させ、入力されるπ／
４シフトＱＰＳＫ信号のπ／４シフト威分を除去するよ
うにしたものである。
、従来の復調装置としてのＱＰＳＫ信号用判定帰還型コ
スタスループに−π／４シフト回路を設け、この−π／
４シフト回路で符号判定器に入力される第１及び第２の
ＰＳＤからの出力信号を、シンボル周期ごとに０１ある
いは一π／４だけ交互に位相回転させ、入力されるπ／
４シフトＱＰＳＫ信号のπ／４シフト威分を除去するよ
うにしたものである。
この発明におけるーπ／４シフト回路は、第１及び第２
のＰＳＤからの出力信号を、シンボル周期で０、あるい
は−π／４だけ交互に位相回転させることで、入力され
るπ／４シフトＱＰＳＫ信号のπ／４シフト成分を除去
する。
のＰＳＤからの出力信号を、シンボル周期で０、あるい
は−π／４だけ交互に位相回転させることで、入力され
るπ／４シフトＱＰＳＫ信号のπ／４シフト成分を除去
する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の第１の実施例によるπ／４シフトＱ
ＰＳＫ信号の復調装置の構成を示すブロック図であり、
従来の復調装置としてのＱＰＳＫ信号用判定帰還型コス
タスループと同一または相当部分には同一符号を付して
説明を省略する。
ＰＳＫ信号の復調装置の構成を示すブロック図であり、
従来の復調装置としてのＱＰＳＫ信号用判定帰還型コス
タスループと同一または相当部分には同一符号を付して
説明を省略する。
図において、２０．２１は第１及び第２のＰＳＤ２，３
からの出力信号を外部へ出力するための出力端子、２２
はシンボルクロックの入力端子、２３は前記入力端子２
２からシンボルクロックを入力して、シンボル周期ごと
にイネーブル信号及びディセーブル信号を交互に出力す
るタイミングコントローラ、２４は前記タイミングコン
トローラ２３から出力されるイネーブル信号を入力する
と、第１及び第２のＰＳＤ２，３の出力信号をπ／４だ
け位相回転させ、前記タイミングコントローラ２３から
出力されるディセーブル信号を入力すると、第１及び第
２のＰＳＤ２，３の出力信号をＯ位相回転（そのまま出
力）する−π／４シフト回路である。
からの出力信号を外部へ出力するための出力端子、２２
はシンボルクロックの入力端子、２３は前記入力端子２
２からシンボルクロックを入力して、シンボル周期ごと
にイネーブル信号及びディセーブル信号を交互に出力す
るタイミングコントローラ、２４は前記タイミングコン
トローラ２３から出力されるイネーブル信号を入力する
と、第１及び第２のＰＳＤ２，３の出力信号をπ／４だ
け位相回転させ、前記タイミングコントローラ２３から
出力されるディセーブル信号を入力すると、第１及び第
２のＰＳＤ２，３の出力信号をＯ位相回転（そのまま出
力）する−π／４シフト回路である。
次にこの第１の実施例の動作について説明する。
入力端子ｌから入力された入力信号（π／４シフトＱＰ
ＳＫ信号）はまず２つに分岐され、第１及び第２のＰＳ
Ｄ２，３にそれぞれ入力される。
ＳＫ信号）はまず２つに分岐され、第１及び第２のＰＳ
Ｄ２，３にそれぞれ入力される。
いま、入力信号Ｓにｙａ （ｔ）が第（１３）式で表さ
れるものとすると、 Ｓｘ／ｎ（ｔ）＝Ａｓｉｎ（ωｓｔ＋ ａｍ＋θｉ）
・（１３）α、は以下のような信号の位相を表し、π
／４シフトＱＰＳＫ信号の位相変遷状態は第２図のよう
になる。
れるものとすると、 Ｓｘ／ｎ（ｔ）＝Ａｓｉｎ（ωｓｔ＋ ａｍ＋θｉ）
・（１３）α、は以下のような信号の位相を表し、π
／４シフトＱＰＳＫ信号の位相変遷状態は第２図のよう
になる。
αにε（０，π／２．π、３π／２） ｆｏｒｋ＝ｏ
ｄｄ（奇数）αｋＥ （π／４，３π／４．５π／４．
７π／４） ｆｏｒ ｋ＝ｅｖｅｎ（偶数）また、ｖｃ
ｏｔｏの出力は従来例と同様に第（２）式で表されるも
のとし、ここで第１のＰＳＤ２の出力信号Ｐ ｘｙａ、
＋ （ｔ）は前記第（２）及び第（１３）式の積の低
域成分で与えられ、ω１−ω１の場合、Ｐ’ｃｚ４．＋
（ｔ）＝Ａｓｉｎ （αｍ＋（θ８−θ、））−（１４
）となり、一方、第２のＰＳＤ３の出力信号Ｐπｙａ、
ｔ（ｔ）は第（１５）式で表される。
ｄｄ（奇数）αｋＥ （π／４，３π／４．５π／４．
７π／４） ｆｏｒ ｋ＝ｅｖｅｎ（偶数）また、ｖｃ
ｏｔｏの出力は従来例と同様に第（２）式で表されるも
のとし、ここで第１のＰＳＤ２の出力信号Ｐ ｘｙａ、
＋ （ｔ）は前記第（２）及び第（１３）式の積の低
域成分で与えられ、ω１−ω１の場合、Ｐ’ｃｚ４．＋
（ｔ）＝Ａｓｉｎ （αｍ＋（θ８−θ、））−（１４
）となり、一方、第２のＰＳＤ３の出力信号Ｐπｙａ、
ｔ（ｔ）は第（１５）式で表される。
Ｐｘｚｎ、ｚ（ｔ）＝Ａｃｏｓ （αｍ＋（θ１−θ、
）） ・（１５）この第１及び第２のＰＳＤ２．３の出
力信号はタイミングコントローラ２３で制御される一π
／４シフト回路２４に入力される。この−π／４シフト
回路２４は前記タイミングコントローラ２３からシンボ
ル周期で交互にイネーブル信号、あるいはディセーブル
信号が入力され、イネーブル信号を入力すると該第１及
び第２のＰＳＤ２．３の出力信号を一π／４位相回転さ
せ、ディセーブル信号を入力するとそのまま出力する。
）） ・（１５）この第１及び第２のＰＳＤ２．３の出
力信号はタイミングコントローラ２３で制御される一π
／４シフト回路２４に入力される。この−π／４シフト
回路２４は前記タイミングコントローラ２３からシンボ
ル周期で交互にイネーブル信号、あるいはディセーブル
信号が入力され、イネーブル信号を入力すると該第１及
び第２のＰＳＤ２．３の出力信号を一π／４位相回転さ
せ、ディセーブル信号を入力するとそのまま出力する。
いま、タイミングコントローラ２３ カｋ ＝ｏｄｄの
場合イネーブル信号を出力し、ｋ＝ｅｖｅｎの場合ディ
セーブル信号を出力するものとすると、−π／４シフト
回路２４の出力信号Ｖ−ｚｙａ１（ｔ）（入力信号Ｐπ
／４． Ｉ （ｔ） に対する出力信号）、Ｖ ４／
４．２ （ｔ） （入力信号Ｐ’ｃ／４．ｚ（ｔ）に
対する出力信号）は第（１６）及び第（１７）式のよう
に表され、θ、＝θ。の場合の一π／４シフト回路２４
の動作による位相遷移状態は第３図（ａ）のように、ま
た、−π／４シフト回路２４の出力信号の位相遷移状態
は第３図（ｂ）のようになる。
場合イネーブル信号を出力し、ｋ＝ｅｖｅｎの場合ディ
セーブル信号を出力するものとすると、−π／４シフト
回路２４の出力信号Ｖ−ｚｙａ１（ｔ）（入力信号Ｐπ
／４． Ｉ （ｔ） に対する出力信号）、Ｖ ４／
４．２ （ｔ） （入力信号Ｐ’ｃ／４．ｚ（ｔ）に
対する出力信号）は第（１６）及び第（１７）式のよう
に表され、θ、＝θ。の場合の一π／４シフト回路２４
の動作による位相遷移状態は第３図（ａ）のように、ま
た、−π／４シフト回路２４の出力信号の位相遷移状態
は第３図（ｂ）のようになる。
Ｖ −ｘｙａ、 ＋ （ｔ） ＝Ａｓｉｎ （βよ＋（
θ、−θ、）） ・（１６）Ｖ −ｚｙａ、 ｚ（ｔ）
＝ Ａｃｏｓ （β５＋（θ、−θ、）） ・（１７
）ここで、βｋＣ（π／４，３π／４，５π／４，７π
／４）この−π／４シフト回路２４の出力である第（１
６）式及び第（１７）式は従来例の第（４）及び第（５
）式とそれぞれ一致しているので、加算器８の出力は従
来例と同様に第（１０）式で表される。
θ、−θ、）） ・（１６）Ｖ −ｚｙａ、 ｚ（ｔ）
＝ Ａｃｏｓ （β５＋（θ、−θ、）） ・（１７
）ここで、βｋＣ（π／４，３π／４，５π／４，７π
／４）この−π／４シフト回路２４の出力である第（１
６）式及び第（１７）式は従来例の第（４）及び第（５
）式とそれぞれ一致しているので、加算器８の出力は従
来例と同様に第（１０）式で表される。
そして、加算器８の出力信号ｅｏ（ｔ） （第（１０）
式）はＬＦ９を通して（帯域制御されて）ＶＣＯｌｏに
入力され、このＶＣＯＩＯでθ、＝θ。となるように発
信周波数が制御される。この時のＶＣＯＩＯの出力信号
（基準信号）は従来例と同様に第（１１）式で表される
。
式）はＬＦ９を通して（帯域制御されて）ＶＣＯｌｏに
入力され、このＶＣＯＩＯでθ、＝θ。となるように発
信周波数が制御される。この時のＶＣＯＩＯの出力信号
（基準信号）は従来例と同様に第（１１）式で表される
。
次に、タイミングコントローラ２３がｋ ＝ｅｖｅｎの
場合イネーブル信号を出力し、ｋ＝ｏｄｄの場合ディセ
ーブル信号を出力するものとすると、π／４シフト回路
２４の出力信号Ｗ−π／４． ｔ （ｔ）（力信号Ｐ＋
（ｔ）に対する出力信号）、Ｗ−π／ａ、ｚｃｔ）（入
力信号Ｐｇ（ｔ）に対する出力信号）は第（１８）及び
第（１９）式のように表され、θ、＝θ。の場合の一π
／４シフト回路２４の動作による位相遷移状態は第４図
（ａ）のように、また、−π／４シフト回路２４の出力
信号の位相遷移状態は第４図（ｂ）のようになる。
場合イネーブル信号を出力し、ｋ＝ｏｄｄの場合ディセ
ーブル信号を出力するものとすると、π／４シフト回路
２４の出力信号Ｗ−π／４． ｔ （ｔ）（力信号Ｐ＋
（ｔ）に対する出力信号）、Ｗ−π／ａ、ｚｃｔ）（入
力信号Ｐｇ（ｔ）に対する出力信号）は第（１８）及び
第（１９）式のように表され、θ、＝θ。の場合の一π
／４シフト回路２４の動作による位相遷移状態は第４図
（ａ）のように、また、−π／４シフト回路２４の出力
信号の位相遷移状態は第４図（ｂ）のようになる。
Ｗ−ｘｙａ、 ｒ （ｔ） ＝ Ａｓ１ｎ （１＊十（
θ、−θ、）） ・（１Ｂ）Ｗ−に／４． ｚ（ｔ）
＝ Ａｃｏｓ （７ｈ＋ （θ１−θ、）） ・（１９
）ここで、γ、ε（０，π／２．π、３π／２）この−
π／４シフト回路２４の出力信号である第（１８）及び
第（１９）式は、従来例の第（４）及び第（５〉式を一
π／４だけ位相回転させた゛ものであり、よって、加算
器８の出力信号ｅｏｔ（ｔ）は第（２０）式で表され、
この出力信号ｅｏＩ（ｔ）の制御電圧は第５図のように
なる。
θ、−θ、）） ・（１Ｂ）Ｗ−に／４． ｚ（ｔ）
＝ Ａｃｏｓ （７ｈ＋ （θ１−θ、）） ・（１９
）ここで、γ、ε（０，π／２．π、３π／２）この−
π／４シフト回路２４の出力信号である第（１８）及び
第（１９）式は、従来例の第（４）及び第（５〉式を一
π／４だけ位相回転させた゛ものであり、よって、加算
器８の出力信号ｅｏｔ（ｔ）は第（２０）式で表され、
この出力信号ｅｏＩ（ｔ）の制御電圧は第５図のように
なる。
ｅｏ＋（ｔ）＝Ｊ′ＴＡｓｉｎ（θ□−θ、 −ｘ ／
４） −（２０）そして、この加算器８の出力信号ｅｅ
ｌ（ｔ）はＬＦ９を通して（帯域制御されて）ＶＣＯＩ
Ｏに入力され、このＶＣＯＩＯでθ、−θ。になるよう
に発振周波数が制御される。この時のＶＣＯＩＯの出力
信号Ｖ ＋ （ｔ）は第（２１）式で表される。
４） −（２０）そして、この加算器８の出力信号ｅｅ
ｌ（ｔ）はＬＦ９を通して（帯域制御されて）ＶＣＯＩ
Ｏに入力され、このＶＣＯＩＯでθ、−θ。になるよう
に発振周波数が制御される。この時のＶＣＯＩＯの出力
信号Ｖ ＋ （ｔ）は第（２１）式で表される。
Ｖ＋（ｔ）＝２ ｃｏｓ （ω、ｔ＋θ１＋（２ｍ＋Ｉ
Ｌπ／４） ・（２１）ｍ＝０．１．２．３ このＶＣＯＩＯの出力信号Ｖ、（ｔ）は第（１１）式と
同様に、第４図（ｂ）に示す再生基準搬送波（基準信号
）と呼ばれ、入力信号と同期している。
Ｌπ／４） ・（２１）ｍ＝０．１．２．３ このＶＣＯＩＯの出力信号Ｖ、（ｔ）は第（１１）式と
同様に、第４図（ｂ）に示す再生基準搬送波（基準信号
）と呼ばれ、入力信号と同期している。
以上のようにＶＣＯＩＯの出力信号は第（１１）式（ｋ
＝ｏｄｄで−π／４だけ位相回転させる）、あるいは第
（２１）式（ｋ ＝ｅｖｅｎで一π／４だけ位相回転さ
妊る）に収束し、よって第（１１）式あるいは第（２１
〉式を基準信号として出力端子２０．２１から安定した
π／４シフトＱＰＳＫ信号の復調波形（信号）を取り出
すことが可能となる。
＝ｏｄｄで−π／４だけ位相回転させる）、あるいは第
（２１）式（ｋ ＝ｅｖｅｎで一π／４だけ位相回転さ
妊る）に収束し、よって第（１１）式あるいは第（２１
〉式を基準信号として出力端子２０．２１から安定した
π／４シフトＱＰＳＫ信号の復調波形（信号）を取り出
すことが可能となる。
なお、上記実施例では、第１及び第２のＰＳＤ２．３の
出力信号を一π／４シフト回路２４に入力するように構
成したが、加算器８の出力信号を−０７４９７１回路２
４に入力するように構成しても同様の効果を奏する。
出力信号を一π／４シフト回路２４に入力するように構
成したが、加算器８の出力信号を−０７４９７１回路２
４に入力するように構成しても同様の効果を奏する。
第６図はこの発明の第２の実施例によるπ／４シフ１−
ＱＰＳＫ信号の復調装置の構成を示した図であり、第１
の実施例（第１図）において、第１及び第２のＰＳＤ２
，３の出力信号を入力していた一π／４シフト回路２４
を、加算器８の出力信号を入力するように構成したもの
である。
ＱＰＳＫ信号の復調装置の構成を示した図であり、第１
の実施例（第１図）において、第１及び第２のＰＳＤ２
，３の出力信号を入力していた一π／４シフト回路２４
を、加算器８の出力信号を入力するように構成したもの
である。
次にこの第２の実施例の動作について説明する。
入力端子１にπ／４シフ１−ＱＰＳＫ信号が入力される
と、加算器８の出力信号は第（１３）式において、ｋ＝
ｏｄｄの場合とｋ ＝ｅｖｅｎの場合とで異なり、ｋ
＝ｅｖｅｎの場合は第７図（ａ）のようになり、ｋ＝ｏ
ｄｄの場合は第７図（ｂ）のようになる。この加算器８
の出力信号とタイミングコントローラ２３で制御される
一π／４シフト回路２４に入力することで、−π／４シ
フト回路２４の出力信号は第７図（ａ）、あるいは同図
（ｂ）のどちらかに収束し、ＶＣＯＩＯの出力信号は第
（１１）式あるいは第（２１）式のどちらかへ落ち着く
ので、該ＶＣ○１０の出力信号を基準信号とする同期検
波復調が可能となる。
と、加算器８の出力信号は第（１３）式において、ｋ＝
ｏｄｄの場合とｋ ＝ｅｖｅｎの場合とで異なり、ｋ
＝ｅｖｅｎの場合は第７図（ａ）のようになり、ｋ＝ｏ
ｄｄの場合は第７図（ｂ）のようになる。この加算器８
の出力信号とタイミングコントローラ２３で制御される
一π／４シフト回路２４に入力することで、−π／４シ
フト回路２４の出力信号は第７図（ａ）、あるいは同図
（ｂ）のどちらかに収束し、ＶＣＯＩＯの出力信号は第
（１１）式あるいは第（２１）式のどちらかへ落ち着く
ので、該ＶＣ○１０の出力信号を基準信号とする同期検
波復調が可能となる。
また、上記第１及び第２の実施例では従来の復調装置と
してのＱＰＳＫ信号用判定帰還型コスタスループ（第１
０図）に−０７４９７１回路２４を設けた構成を示した
が、４逓倍−ＰＬＬ回路に符号反転器を設けて構成して
も同様の効果を奏する。
してのＱＰＳＫ信号用判定帰還型コスタスループ（第１
０図）に−０７４９７１回路２４を設けた構成を示した
が、４逓倍−ＰＬＬ回路に符号反転器を設けて構成して
も同様の効果を奏する。
第８図はこの発明の第３の実施例によるπ／４シフトＱ
ＰＳＫ信号の復調装置の構成を示すブロック図であり、
第１及び第２の実施例（第１図及び第６図）における各
構成部と同一または相当部分に同一符号を付して説明を
省略する。
ＰＳＫ信号の復調装置の構成を示すブロック図であり、
第１及び第２の実施例（第１図及び第６図）における各
構成部と同一または相当部分に同一符号を付して説明を
省略する。
図において、３０は入力端子ｌから入力されるπ／４シ
フトＱＰＳＫ信号を４倍する４週倍器、３１は前記４遍
倍器３０により増幅された入力信号とＶＣＯＩＯから出
力される基準信号とを位相比較する第３のＰＳＤ、３２
は前記第３のＰＳＤ３１の出力信号の符号を、タイミン
グコントローラ２３のシンボル周期での制御により反転
させる符号反転器、３３はＬＦ、３４はＶＣＯ１３５は
ＶＣ○３４から出力される基準信号を４分周する４分周
器である。
フトＱＰＳＫ信号を４倍する４週倍器、３１は前記４遍
倍器３０により増幅された入力信号とＶＣＯＩＯから出
力される基準信号とを位相比較する第３のＰＳＤ、３２
は前記第３のＰＳＤ３１の出力信号の符号を、タイミン
グコントローラ２３のシンボル周期での制御により反転
させる符号反転器、３３はＬＦ、３４はＶＣＯ１３５は
ＶＣ○３４から出力される基準信号を４分周する４分周
器である。
次にこの第３の実施例の動作について説明する。
入力端子１に入力されたπ／４シフトＱＰＳＫ信号は２
つに分岐され、それぞれ４逓倍器３０、第１のＰＳＤ２
、第２のＰＳＤ３に入力される。
つに分岐され、それぞれ４逓倍器３０、第１のＰＳＤ２
、第２のＰＳＤ３に入力される。
いま、入力信号Ｓ π／４ （ｔ）を第１の実施例と同
様（第（１３）式）とすると、この入力信号は４逓倍器
３０で４週倍され、第（３０）式のように表される出力
信号Ｓ Ｘ４ （ｔ）を出力する。
様（第（１３）式）とすると、この入力信号は４逓倍器
３０で４週倍され、第（３０）式のように表される出力
信号Ｓ Ｘ４ （ｔ）を出力する。
５ｘａ（ｔ）＝Ａ’ ｓｉｎ’（ω、ｔ＋α、、＋θ
、）＝Ｋｃｏｓ （４（ω＊ｔ＋αｍ＋θ１））＝Ｋｃ
ｏｓ （４ａ＋、ｔ＋４θ１＋ξｋ） ・（３０）た
だし、ξヶ＝０ （ｋ＝ｏｄｄ ） ＝ π（ｋ ＝ｅｖｅｎ） Ｋ ＝Ａ’／８ また、４逓倍の周波数成分以外は簡単のため除去されて
いるものとする。
、）＝Ｋｃｏｓ （４（ω＊ｔ＋αｍ＋θ１））＝Ｋｃ
ｏｓ （４ａ＋、ｔ＋４θ１＋ξｋ） ・（３０）た
だし、ξヶ＝０ （ｋ＝ｏｄｄ ） ＝ π（ｋ ＝ｅｖｅｎ） Ｋ ＝Ａ’／８ また、４逓倍の周波数成分以外は簡単のため除去されて
いるものとする。
次に、ＶＣＯ３４の出力信号Ｖつ、（ｔ）は第（３）式
で表される。
で表される。
ｖ、（ｔ） −−２ｓｉｎ （４ωｖｔ＋ ４θｏ）
・（３１）この４逓倍器３０の出力信号及びＶＣＯ３４
の出力信号を入力する第３のＰＳＤ３１の出力信号Ｐ：
＋（ｔ）は第（３２）式のように前記２信号の積で表さ
れ、ｋ＝ｏｄｄの場合の出力信号は第９図（ａ） 、ｋ
＝ｅｖｅｎの場合の出力信号は第９図（ｂ）のようにな
る。
・（３１）この４逓倍器３０の出力信号及びＶＣＯ３４
の出力信号を入力する第３のＰＳＤ３１の出力信号Ｐ：
＋（ｔ）は第（３２）式のように前記２信号の積で表さ
れ、ｋ＝ｏｄｄの場合の出力信号は第９図（ａ） 、ｋ
＝ｅｖｅｎの場合の出力信号は第９図（ｂ）のようにな
る。
Ｐｉ（ｔ）＝Ｓｘａ（ｔ）ＸＶｙｎ（ｔ）＝Ｋｓｉｎ
（４（θ、−θ。）＋ξ、） ・（３２）ただし、ω３
＝ω７で、高調波酸分は除去されているものとする。
（４（θ、−θ。）＋ξ、） ・（３２）ただし、ω３
＝ω７で、高調波酸分は除去されているものとする。
さらに、この第３のＰＳＤ３１の出力信号は符号反転器
３２に入力されるが、この符号反転器３２では、タイミ
ングコントローラ２３からシンボル周期で交互にイネー
ブル信号とディセーブル信号を入力し、該イネーブル信
号を入力した場合、該入力信号（第３のＰＳＤ３１の出
力信号）の符号を反転し、ディセーブル信号を入力した
場合にはそのまま出力する。
３２に入力されるが、この符号反転器３２では、タイミ
ングコントローラ２３からシンボル周期で交互にイネー
ブル信号とディセーブル信号を入力し、該イネーブル信
号を入力した場合、該入力信号（第３のＰＳＤ３１の出
力信号）の符号を反転し、ディセーブル信号を入力した
場合にはそのまま出力する。
いま、タイミングコントローラ２３かに＝ｏｄｄの場合
にイネーブル信号を出力し、ｋ ＝ｅｖｅｎの場合にデ
ィセーブル信号を出力するものとすると、該符号反転器
３２の出力信号ｖｔａｖ（ｔ）は第（３３）式のように
表される。
にイネーブル信号を出力し、ｋ ＝ｅｖｅｎの場合にデ
ィセーブル信号を出力するものとすると、該符号反転器
３２の出力信号ｖｔａｖ（ｔ）は第（３３）式のように
表される。
Ｖ １，１．（ｔ） ＝ Ｋｓｉｎ （４（θ、−θ。
）＋π）−（３３）この符号反転器３２の出力信号はＬ
Ｐ０１を通して（帯域制御されて）ＶＣＯ３４に入力さ
れ、このＶＣＯ３４でθ五＝θ。になるように発振周波
数を制御することで該ＶＣＯ３４の出力信号Ｖに４（ｔ
）は第（３４）式のように収束する。
Ｐ０１を通して（帯域制御されて）ＶＣＯ３４に入力さ
れ、このＶＣＯ３４でθ五＝θ。になるように発振周波
数を制御することで該ＶＣＯ３４の出力信号Ｖに４（ｔ
）は第（３４）式のように収束する。
Ｖｙｎ（ｔ）＝−２ｓｉｎ（４ω、ｔ＋４θ、＋π）・
・・（３４）そして、このＶＣＯ３４の出力信号は４分
周器３５に入力され、第（３５）式のような４分周され
た出力信号Ｖ 、４ （ｔ）を出力する。
・・（３４）そして、このＶＣＯ３４の出力信号は４分
周器３５に入力され、第（３５）式のような４分周され
た出力信号Ｖ 、４ （ｔ）を出力する。
Ｖ＋ａ（ｔ）＝ −２ｓｉｎ （ω、＋ θ、＋（ｈ
＋１ｈｃ／４）ｍ＝０．１．２．３ ＝２ ｃｏｓ （ω、を十θ、＋Ｃ２１＋１） π／４
） −（３５）ｎ ＝０．１．２．３ また、同様に、タイミングコントローラかに＝ｏｄｄの
場合にディセーブル信号を出力し、ｋ＝ｅｖｅｎの場合
にイネーブル信号を出力するとしたときの前記４分周器
３５の出力信号Ｖ＋ａ（ｔ）は第（３６）式のように表
される。
＋１ｈｃ／４）ｍ＝０．１．２．３ ＝２ ｃｏｓ （ω、を十θ、＋Ｃ２１＋１） π／４
） −（３５）ｎ ＝０．１．２．３ また、同様に、タイミングコントローラかに＝ｏｄｄの
場合にディセーブル信号を出力し、ｋ＝ｅｖｅｎの場合
にイネーブル信号を出力するとしたときの前記４分周器
３５の出力信号Ｖ＋ａ（ｔ）は第（３６）式のように表
される。
Ｖ＋ａ（ｔ）＝２ ｃｏｓ（ω８＋θ、＋ｊπ／２〉
・・・・・・（３６）ｊ ＝０．１．２．３ 以上のことからも明らかなように、４分周器３５の出力
信号を表す第（３５）及び第（３６）式は第（１１）及
び第（２０）式と一致しており、基準信号となる。
・・・・・・（３６）ｊ ＝０．１．２．３ 以上のことからも明らかなように、４分周器３５の出力
信号を表す第（３５）及び第（３６）式は第（１１）及
び第（２０）式と一致しており、基準信号となる。
そして、この基準信号は２つに分岐され、一方は第１の
ＰＳＤ２へ、他方はπ／２移相器４を通って第２のＰＳ
Ｄ３へ入力され、それぞれ入力信号（π／４シフトＱＰ
ＳＫ信号）と位相比較されて、出力端子２０．２１から
入力されたπ／４シフトＱＰＳＫ信号の復調波形（信号
）出力される。
ＰＳＤ２へ、他方はπ／２移相器４を通って第２のＰＳ
Ｄ３へ入力され、それぞれ入力信号（π／４シフトＱＰ
ＳＫ信号）と位相比較されて、出力端子２０．２１から
入力されたπ／４シフトＱＰＳＫ信号の復調波形（信号
）出力される。
以上のように、この発明によれば、従来のＱＰＳＫ信号
用判定帰還型コスタスループにシンボル周期で交互に０
、あるいは−π／４位相回転させる〜π／４シフト回路
を設け、入力されるπ／４シフトＱＰＳＫ信号のπ／４
シフト戒分を除去するようにしたので、π／２位相ごと
に安定点を有し、該π／４シフトＱＰＳＫ信号の同期検
波復調を可能にする１ｃ／４シフトＱＰＳＫ信号の復調
装置が得られるという効果がある。
用判定帰還型コスタスループにシンボル周期で交互に０
、あるいは−π／４位相回転させる〜π／４シフト回路
を設け、入力されるπ／４シフトＱＰＳＫ信号のπ／４
シフト戒分を除去するようにしたので、π／２位相ごと
に安定点を有し、該π／４シフトＱＰＳＫ信号の同期検
波復調を可能にする１ｃ／４シフトＱＰＳＫ信号の復調
装置が得られるという効果がある。
第１図はこの発明の第１の実施例による復調装置の構成
を示すブロック図、第２図は入力されるπ／４シフ１−
ＱＰＳＫ信号の位相遷移状態を示す図、第３図はこの発
明の第１の実施例における一π／４シフト回路の１（＝
ｏｄｄでイネーブル信号を入力する場合の動作及び出力
信号の位相遷移状態を示す図、第４図はこの発明の第１
の実施例における一π／４シフト回路のに＝ｅｖｅｎで
イネーブル信号を入力する場合の動作及び出力信号の位
相遷移状態を示す図、第５図はこの発明の第１の実施例
における加算器の出力信号を示す図、第６図はこの発明
の第２の実施例による復調装置の構成を示すブロック図
、第７図はこの発明の第２の実施例における加算器の出
力信号を示す図、第８図はこの発明の第３の実施例によ
る復調装置の構成を示すブロック図、第９図はこの発明
の第３の実施例による第３のＰＳＤの出力信号を示す図
、第１Ｏ図は従来の復調装置としてのＱＰＳＫ信号用判
定帰還型コスタスループの構成を示すブロック図、第１
１図はＱＰＳＫ信号用判定帰還型コスタスループにおけ
る符号判定器の構成を示すブロック図、第１２図はＱＰ
ＳＫ信号用判定帰還型コスタスループにおける各構成部
の出力波形を示す図である。 図において、２．３は第１及び第２のＰＳＤ。 ４はπ／２移相器、５は符号判定器、６，７は第１及び
第２の乗算器、８は加算器、９はＬＦ、１０はＶＣｏ、
２４は−π／４シフト回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック図、第２図は入力されるπ／４シフ１−
ＱＰＳＫ信号の位相遷移状態を示す図、第３図はこの発
明の第１の実施例における一π／４シフト回路の１（＝
ｏｄｄでイネーブル信号を入力する場合の動作及び出力
信号の位相遷移状態を示す図、第４図はこの発明の第１
の実施例における一π／４シフト回路のに＝ｅｖｅｎで
イネーブル信号を入力する場合の動作及び出力信号の位
相遷移状態を示す図、第５図はこの発明の第１の実施例
における加算器の出力信号を示す図、第６図はこの発明
の第２の実施例による復調装置の構成を示すブロック図
、第７図はこの発明の第２の実施例における加算器の出
力信号を示す図、第８図はこの発明の第３の実施例によ
る復調装置の構成を示すブロック図、第９図はこの発明
の第３の実施例による第３のＰＳＤの出力信号を示す図
、第１Ｏ図は従来の復調装置としてのＱＰＳＫ信号用判
定帰還型コスタスループの構成を示すブロック図、第１
１図はＱＰＳＫ信号用判定帰還型コスタスループにおけ
る符号判定器の構成を示すブロック図、第１２図はＱＰ
ＳＫ信号用判定帰還型コスタスループにおける各構成部
の出力波形を示す図である。 図において、２．３は第１及び第２のＰＳＤ。 ４はπ／２移相器、５は符号判定器、６，７は第１及び
第２の乗算器、８は加算器、９はＬＦ、１０はＶＣｏ、
２４は−π／４シフト回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- π／４シフトＱＰＳＫ信号を入力し、基準信号と位相比
較する第１の位相比較器と、前記π／４シフトＱＰＳＫ
信号を入力し、前記基準信号をπ／２移相した信号と位
相比較する第２の位相比較器と、前記第１及び第２の位
相比較器の出力信号をそれぞれ入力し、シンボル周期で
該出力信号の位相を０、あるいは−π／４だけ交互に位
相回転する−π／４シフト回路と、前記−π／４シフト
回路の２つの出力信号を入力し、該２つの出力信号の符
号をそれぞれ判定する符号判定器と、前記−π／４シフ
ト回路の一方の出力信号と前記符号判定器の出力である
他方の出力信号の符号とをそれぞれ乗算する第１及び第
２の乗算器と、前記第１及び第２の乗算器の出力信号を
加算する加算器と、前記加算器の出力信号を帯域制御す
るループフィルタと、前記ループフィルタにより帯域制
御された加算器の出力信号に応じて、前記基準信号の発
振周波数を変更する電圧制御発振器とを備えたπ／４シ
フトＱＰＳＫ信号の復調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016414A JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
| CA002034697A CA2034697C (en) | 1990-01-26 | 1991-01-22 | Coherent demodulator for /4 shifted qpsk signal |
| US07/643,308 US5179578A (en) | 1990-01-26 | 1991-01-22 | Coherent demodulator for π/4 shifted QPSK signal |
| GB9101469A GB2240674B (en) | 1990-01-26 | 1991-01-23 | Coherent demodulator for pi/4 shifted qpsk signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016414A JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220950A true JPH03220950A (ja) | 1991-09-30 |
| JP2552927B2 JP2552927B2 (ja) | 1996-11-13 |
Family
ID=11915581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016414A Expired - Fee Related JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5179578A (ja) |
| JP (1) | JP2552927B2 (ja) |
| CA (1) | CA2034697C (ja) |
| GB (1) | GB2240674B (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3100447B2 (ja) * | 1992-01-10 | 2000-10-16 | 三菱電機株式会社 | 適応等化器および受信機 |
| FR2689712B1 (fr) * | 1992-04-03 | 1994-08-19 | Alcatel Telspace | Dispositif de démodulation de signaux numériques modulés selon une technique à constellations de modulation alternées. |
| KR100355684B1 (ko) * | 1992-11-26 | 2002-12-11 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 직접변환수신기 |
| DE4240851C1 (de) * | 1992-12-04 | 1994-01-27 | Loewe Opta Gmbh | Demodulator |
| JP2689842B2 (ja) * | 1993-02-26 | 1997-12-10 | 日本電気株式会社 | π／４ＱＰＳＫクロック再生器 |
| US5475705A (en) * | 1993-04-29 | 1995-12-12 | Ericsson Ge Mobile Communications Inc. | Demodulator for Manchester-coded FM signals |
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