JPH03222346A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03222346A JPH03222346A JP2017513A JP1751390A JPH03222346A JP H03222346 A JPH03222346 A JP H03222346A JP 2017513 A JP2017513 A JP 2017513A JP 1751390 A JP1751390 A JP 1751390A JP H03222346 A JPH03222346 A JP H03222346A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明はダイアフラム構造を有する半導体素子を多数製
作した半導体ウェハを、半導体素子毎にづ）割する半導
体素子の製造方法に関する。
作した半導体ウェハを、半導体素子毎にづ）割する半導
体素子の製造方法に関する。
従来、この種の分割方法は第３図（ａ）、（ｂ）に示す
ように半導体プロセスの前工程を全て終了した半導体ウ
ェハにダイシングソーを使用して素子分割用ｆ１■１４
を形成し、政情１４に沿って半導体素子８を個々に分割
していた。図中１は集積回路パターン。
ように半導体プロセスの前工程を全て終了した半導体ウ
ェハにダイシングソーを使用して素子分割用ｆ１■１４
を形成し、政情１４に沿って半導体素子８を個々に分割
していた。図中１は集積回路パターン。
２．３は絶縁膜、４はダイアフラム構造、５はシリコン
基板、９は金属、 １０はｐ型ポリシリコン、１１はｎ
型ポリシリコン、１３は薄膜である。
基板、９は金属、 １０はｐ型ポリシリコン、１１はｎ
型ポリシリコン、１３は薄膜である。
「発明が解決しようとする課題〕
上述した従来の半導体素子の製造方法は、半導体プロセ
スの前工程を全て終了した半導体ウェハを、ダイシング
ソーにより分割していたので、ダイシング時の振動やブ
レードの冷却水の水圧で薄膜のヒビ、割れが生じるとい
う欠点がある。また、ダイシング時に、半導体ウェハの
粉が飛散するという欠点がある。
スの前工程を全て終了した半導体ウェハを、ダイシング
ソーにより分割していたので、ダイシング時の振動やブ
レードの冷却水の水圧で薄膜のヒビ、割れが生じるとい
う欠点がある。また、ダイシング時に、半導体ウェハの
粉が飛散するという欠点がある。
本発明の目的は前記課題を解決した半導体素子の製造方
法を提供することにある。
法を提供することにある。
［課題を解決するための手段１
前記目的を達成するため、本発明による半導体素子の製
造方法においては、金属、半導体、絶縁物或いは前記３
８の組み合わせからなる果粒回路パターンを支持し、か
つ、シリコンエツチング液に対し耐腐蝕性を持ち、スト
ッパーとして働く絶縁物の何校と、前記集積回路パター
ンをシリコンエツチング液から保護する絶縁物と、前記
薄膜を周囲から支持しているシリコン基板とからなるダ
イアフラム構造を有する半導体素子を多数製作した半導
体ウェハを、半導体素子毎に分割する方法であって、ダ
イアフラム構造をエツチングにて形成する前に、半導体
素子間をダイシングソーで浅くスクライブし、スクライ
ブした部分のシリコン基板を露出させ、ダイアフラム構
造をエツチングすると同時に、露出したシリコン基板部
分をエツチングして各半導体素子の周辺に溝を形成し、
半導体素子形成後に政情に沿って半導体ウェハを半導体
素子毎に分割するものである。また、本発明に係る半導
体素子の製造方法においては、金属。
造方法においては、金属、半導体、絶縁物或いは前記３
８の組み合わせからなる果粒回路パターンを支持し、か
つ、シリコンエツチング液に対し耐腐蝕性を持ち、スト
ッパーとして働く絶縁物の何校と、前記集積回路パター
ンをシリコンエツチング液から保護する絶縁物と、前記
薄膜を周囲から支持しているシリコン基板とからなるダ
イアフラム構造を有する半導体素子を多数製作した半導
体ウェハを、半導体素子毎に分割する方法であって、ダ
イアフラム構造をエツチングにて形成する前に、半導体
素子間をダイシングソーで浅くスクライブし、スクライ
ブした部分のシリコン基板を露出させ、ダイアフラム構
造をエツチングすると同時に、露出したシリコン基板部
分をエツチングして各半導体素子の周辺に溝を形成し、
半導体素子形成後に政情に沿って半導体ウェハを半導体
素子毎に分割するものである。また、本発明に係る半導
体素子の製造方法においては、金属。
半導体１縁物或いは前記３種の組み合わせからなる集積
回路パターンを支持し、かつ、シリコンエツチング液に
対し耐腐蝕性を持ち、ストッパーとして働く絶縁物の薄
膜と、前記集積回路パターンをシリコンエツチング液か
ら保護する絶縁物と、前記薄膜を周囲から支持している
シリコン基板からなるダイアフラム構造を有する半導体
素子を多数製作した半導体ウェハを、半導体素子毎に分
割する方法であって、ＰＲ工程により半導体素子間のシ
リコン基板を露出させ、ダイアプラム構造をエツチング
すると同時に、露出したシリコン基板をエツチングして
各半導体素子の周辺に溝を形成し、半導体素子形成後に
政情に沿って半導体ウェハを半導体素子毎に分割するも
のである。
回路パターンを支持し、かつ、シリコンエツチング液に
対し耐腐蝕性を持ち、ストッパーとして働く絶縁物の薄
膜と、前記集積回路パターンをシリコンエツチング液か
ら保護する絶縁物と、前記薄膜を周囲から支持している
シリコン基板からなるダイアフラム構造を有する半導体
素子を多数製作した半導体ウェハを、半導体素子毎に分
割する方法であって、ＰＲ工程により半導体素子間のシ
リコン基板を露出させ、ダイアプラム構造をエツチング
すると同時に、露出したシリコン基板をエツチングして
各半導体素子の周辺に溝を形成し、半導体素子形成後に
政情に沿って半導体ウェハを半導体素子毎に分割するも
のである。
Ｅ実施例〕
次に本発明の実施例について図面を参照して説明する。
（実施例１）
第１図（ａ）は本発明の実施例１を示す平面図、第１図
（ｂ）、（Ｃ）は断面図であり、図は金属９とｐ型ポリ
シリコン（半導体）１０． ｎ型ポリシリコン（半導体
）１１からなる集積回路パターン１を支持し、かつ、シ
リコンエツチング液に対し耐腐蝕性を持ち、ストッパー
として働く絶縁物の薄膜２と、前記集積回路パターンｌ
をシリコンエツチング液から保護する絶縁物３と、前記
薄膜を周囲から支持しているシリコン基板５からなるダ
イアフラム構造４を有する半導体素子８を半導体ウェハ
上に多数製作した状態を示している。
（ｂ）、（Ｃ）は断面図であり、図は金属９とｐ型ポリ
シリコン（半導体）１０． ｎ型ポリシリコン（半導体
）１１からなる集積回路パターン１を支持し、かつ、シ
リコンエツチング液に対し耐腐蝕性を持ち、ストッパー
として働く絶縁物の薄膜２と、前記集積回路パターンｌ
をシリコンエツチング液から保護する絶縁物３と、前記
薄膜を周囲から支持しているシリコン基板５からなるダ
イアフラム構造４を有する半導体素子８を半導体ウェハ
上に多数製作した状態を示している。
薄膜１３の上面で対角線上に開いている細長いスリット
状の１本の穴７は、シリコン基板５をエツチングしてダ
イアプラム構造４を集積回路パターンがある面から形成
するのに必要なもので、エツチング液を浸入させるため
のものである。
状の１本の穴７は、シリコン基板５をエツチングしてダ
イアプラム構造４を集積回路パターンがある面から形成
するのに必要なもので、エツチング液を浸入させるため
のものである。
前記集積回路パターン１はサーモバイルをなしており、
熱電能の異なる２種類の熱電材料１０．１１（ここでは
ｐ型ポリシリコンとｎ型ポリシリコン）を、アルミ等の
金属（接点部）９を介し、交互に接続したものである。
熱電能の異なる２種類の熱電材料１０．１１（ここでは
ｐ型ポリシリコンとｎ型ポリシリコン）を、アルミ等の
金属（接点部）９を介し、交互に接続したものである。
２種類の熱電材料１０．１１は各１本ずつで１対の熱電
対をなす合計４対の熱電対を直列に接わ“こしている。
対をなす合計４対の熱電対を直列に接わ“こしている。
また、１対の熱？１１文端は、一方を前記薄膜でダイア
フラム上に２分すなわち温接点側に、もう一方をｉ１ｊ
記Ｐ！ｊｍ＜リコン基板５に支持されている部分すなわ
ち点側にそれぞれ配置しである。
フラム上に２分すなわち温接点側に、もう一方をｉ１ｊ
記Ｐ！ｊｍ＜リコン基板５に支持されている部分すなわ
ち点側にそれぞれ配置しである。
図において、本発明はダイアフラム構造４ツチングにて
形成する前に、各素子８間をタングソーで浅くスクライ
ブして、スフライフ部分のシリコン基板５の一部１２を
露出させ、アフラム構造４をエツチングで形成するとＩ
露出したシリコン基板５の一部１２をエッチ）で、各半
導体素子８の周辺に構６を形成し、体Ｘ３子の形成後に
政治６に沿って半導体ウニ半導体素子８毎に分割する。
形成する前に、各素子８間をタングソーで浅くスクライ
ブして、スフライフ部分のシリコン基板５の一部１２を
露出させ、アフラム構造４をエツチングで形成するとＩ
露出したシリコン基板５の一部１２をエッチ）で、各半
導体素子８の周辺に構６を形成し、体Ｘ３子の形成後に
政治６に沿って半導体ウニ半導体素子８毎に分割する。
したがって、本発明によれば、予め素子夕：の満６を形
成しであるため、半導体ブロセ２工程が全て終了した後
にダイシングソーにて体ウェハをスクライブする工程が
、、Ｆ 姿となりできる。
成しであるため、半導体ブロセ２工程が全て終了した後
にダイシングソーにて体ウェハをスクライブする工程が
、、Ｆ 姿となりできる。
■の両
）る部
ζでシ
）冷接
を工
′イシ
ｒした
ダイ
】時に、
／グし
半導
ハを
１割用
、の前
半導
（実施例２）
第２図（ａ）は本発明の実施例２を示す平面図、第２図
（ロ）、（Ｃ）は断面図であり、図は金属９とｐ型ポリ
シリコン（半導体）１０． ｎ型ポリシリコン（半導体
）１１からなる集積回路パターンｌを支持し、かつシリ
コンエツチング液に対し耐腐蝕性を持ち、ストッパーと
して働く絶縁物の薄膜２と、前記集積回路パターンｌを
シリコンエツチング液から保護する絶縁物３と、前記薄
膜を周囲から支持しているシリコン基板５からなるダイ
アフラム構造４を有する半導体素子８をウェハ上に多数
製作した状態を示している。図において、本実施例はダ
イアフラム構造４をエツチングにて形成する前に、ＰＲ
工程により各素子８間のシリコン基板５の一部１２を露
出させ、ダイアフラム構造４をエツチングすると同時に
、露出したシリコン基板５の一部１２をエツチングして
、各半導体素子８の周辺に溝６、ある。本実施例によれ
ば、半導体素子の形成後に基板をダイシングソーにより
スクライブする必要がなく、前記実施例と同様に薄膜の
ヒビ、割れ等をなくすことができる。
（ロ）、（Ｃ）は断面図であり、図は金属９とｐ型ポリ
シリコン（半導体）１０． ｎ型ポリシリコン（半導体
）１１からなる集積回路パターンｌを支持し、かつシリ
コンエツチング液に対し耐腐蝕性を持ち、ストッパーと
して働く絶縁物の薄膜２と、前記集積回路パターンｌを
シリコンエツチング液から保護する絶縁物３と、前記薄
膜を周囲から支持しているシリコン基板５からなるダイ
アフラム構造４を有する半導体素子８をウェハ上に多数
製作した状態を示している。図において、本実施例はダ
イアフラム構造４をエツチングにて形成する前に、ＰＲ
工程により各素子８間のシリコン基板５の一部１２を露
出させ、ダイアフラム構造４をエツチングすると同時に
、露出したシリコン基板５の一部１２をエツチングして
、各半導体素子８の周辺に溝６、ある。本実施例によれ
ば、半導体素子の形成後に基板をダイシングソーにより
スクライブする必要がなく、前記実施例と同様に薄膜の
ヒビ、割れ等をなくすことができる。
（実施例３）
第４図（ａ）、（ロ）は本発明の実施例３を示す図であ
り、本実施例はダイシングソーとエツチングを併用して
分割用溝を形成するものである。すなわち本実施例では
各半導体素子間の基板５の表面をダイシングソーで浅く
スクライブした部分のシリコン基板５を露出させ、ダイ
アプラム構造４をエツチングで形成すると同時に、露出
したシリコン基板５部分をエツチングして各半導体素子
の周辺に溝６を形威し、半導体素子形成後に溝６に沿っ
て素子を個々に分割するものである。薄膜１３上の集積
回路パターンはサーモパイルである。本実施例によれば
、半導体素子の形成後にダイシングソーによるスクライ
ブが不要となり、前記実施例と同様な効果が得られる。
り、本実施例はダイシングソーとエツチングを併用して
分割用溝を形成するものである。すなわち本実施例では
各半導体素子間の基板５の表面をダイシングソーで浅く
スクライブした部分のシリコン基板５を露出させ、ダイ
アプラム構造４をエツチングで形成すると同時に、露出
したシリコン基板５部分をエツチングして各半導体素子
の周辺に溝６を形威し、半導体素子形成後に溝６に沿っ
て素子を個々に分割するものである。薄膜１３上の集積
回路パターンはサーモパイルである。本実施例によれば
、半導体素子の形成後にダイシングソーによるスクライ
ブが不要となり、前記実施例と同様な効果が得られる。
（実施例４）
第５図（ａ）、（ロ）は本発明の実施例４を示す図であ
す、本実施例はエツチングのみで分割用満を形Ｊ＆。
す、本実施例はエツチングのみで分割用満を形Ｊ＆。
するものである、すなわち、本実施例ではダイアフラム
構造４をエツチングにて形成する前に、ＰＲ工程により
各素子間のシリコン基板５部分をエツチングして、各半
導体素子の同辺に素子分割用満６を形威し、半導体素子
形成後に溝６に沿って素子を個々に分割するものである
。薄膜１３上の果粒回路パターンｌはボロメータであり
、電気抵抗値の温度係数が大きい導電体１５からなって
いる。本実施例によれば、半導体素子形成後にダイシン
グソーによるスクライブが不要となり、前記実施例と同
様な効果が得られる。
構造４をエツチングにて形成する前に、ＰＲ工程により
各素子間のシリコン基板５部分をエツチングして、各半
導体素子の同辺に素子分割用満６を形威し、半導体素子
形成後に溝６に沿って素子を個々に分割するものである
。薄膜１３上の果粒回路パターンｌはボロメータであり
、電気抵抗値の温度係数が大きい導電体１５からなって
いる。本実施例によれば、半導体素子形成後にダイシン
グソーによるスクライブが不要となり、前記実施例と同
様な効果が得られる。
［発明の効果］
以上説明したように本発明は、ダイアフラム構造を有す
る半導体素子を多数製作した半導体ウェハを、半導体素
子毎に分割する方法において、ダイアフラム構造をエツ
チングにて形成する前に、半導体素子間をダイシングソ
ーで浅くスクライブし、スクライブした部分のシリコン
基板を露出させ、ダイアフラム構造をエツチングすると
同時に、露出したシリコン部分をエツチングして満を形
成し、半導体素子形成後に溝に沿って素子を個々に分割
するため、半導体素子形成後にダイシングソーによるス
クライブが不要となり、薄膜にヒビ。
る半導体素子を多数製作した半導体ウェハを、半導体素
子毎に分割する方法において、ダイアフラム構造をエツ
チングにて形成する前に、半導体素子間をダイシングソ
ーで浅くスクライブし、スクライブした部分のシリコン
基板を露出させ、ダイアフラム構造をエツチングすると
同時に、露出したシリコン部分をエツチングして満を形
成し、半導体素子形成後に溝に沿って素子を個々に分割
するため、半導体素子形成後にダイシングソーによるス
クライブが不要となり、薄膜にヒビ。
割れを生じさせることなく、また半導体ウェハの粉を飛
散させることなく、半導体素子を分割することができる
。
散させることなく、半導体素子を分割することができる
。
また、ＰＲ工程により各素子間のシリコン基板を露出さ
せ、ダイアフラム構造をエツチングすると同時に、露出
したシリコン部分をエツチングして溝を形成し、半導体
素子形成後に線溝に沿って素子を個々に分割するため、
素子形成後のダイシングソーによるスクライブが不要と
なり、薄膜にヒビ、割れを生じさせることなく、また半
導体ウェハの粉を飛散させることなく、半導体素子を分
割することができるという効果を有する。
せ、ダイアフラム構造をエツチングすると同時に、露出
したシリコン部分をエツチングして溝を形成し、半導体
素子形成後に線溝に沿って素子を個々に分割するため、
素子形成後のダイシングソーによるスクライブが不要と
なり、薄膜にヒビ、割れを生じさせることなく、また半
導体ウェハの粉を飛散させることなく、半導体素子を分
割することができるという効果を有する。
第１図（ａ）は本発明の実施例１を示す平面図、第１図
（ロ）は第１図（ａ）のＡ−Ａ線断面図、第１図（ｃ）
は第１図（ト）のＢ部拡大断面図、第２図（ａ）は本発
明の実施例２を示す平面図、第２図（ｂ）は第２図（ａ
）のＡ−Ａ線断面図、第２図（ｃ）は第２図（ｂ）のＢ
部拡大断面図、第３図（ａ）は従来例を示す平面図、第
３図（ロ）は第３図（ａ）のＡ−Ａ線断面図、第４図（
ａ）は本発明の実施例３を示す平面図、第４図（ト）は
第４図（ａ）のＡ−Ａ線断面図、第５図（ａ）は本発明
の実施例４を示す平面図、第５図（ロ）は第５図（ａ）
のＡ−Ａ線断面図である。 ■・・・集積回路パターン ４・・・ダイアフラム構造 ６・・・半導体素子分割用溝 ８・・・半導体素子 ｌＯ・・・ｐ型ポリシリコン １３・・・薄膜 ２．３・・・絶縁膜 ５・・・シリコン基板 ７・・・スリット状穴 ９・・・金属（接合部） １１・・・ｎ型ポリシリコン １５・・・導電体
（ロ）は第１図（ａ）のＡ−Ａ線断面図、第１図（ｃ）
は第１図（ト）のＢ部拡大断面図、第２図（ａ）は本発
明の実施例２を示す平面図、第２図（ｂ）は第２図（ａ
）のＡ−Ａ線断面図、第２図（ｃ）は第２図（ｂ）のＢ
部拡大断面図、第３図（ａ）は従来例を示す平面図、第
３図（ロ）は第３図（ａ）のＡ−Ａ線断面図、第４図（
ａ）は本発明の実施例３を示す平面図、第４図（ト）は
第４図（ａ）のＡ−Ａ線断面図、第５図（ａ）は本発明
の実施例４を示す平面図、第５図（ロ）は第５図（ａ）
のＡ−Ａ線断面図である。 ■・・・集積回路パターン ４・・・ダイアフラム構造 ６・・・半導体素子分割用溝 ８・・・半導体素子 ｌＯ・・・ｐ型ポリシリコン １３・・・薄膜 ２．３・・・絶縁膜 ５・・・シリコン基板 ７・・・スリット状穴 ９・・・金属（接合部） １１・・・ｎ型ポリシリコン １５・・・導電体
Claims (2)
- （１）金属、半導体、絶縁物或いは前記３種の組み合わ
せからなる集積回路パターンを支持し、かつ、シリコン
エッチング液に対し耐腐蝕性を持ち、ストッパーとして
働く絶縁物の薄膜と、前記集積回路パターンをシリコン
エッチング液から保護する絶縁物と、前記薄膜を周囲か
ら支持しているシリコン基板とからなるダイアフラム構
造を有する半導体素子を多数製作した半導体ウェハを、
半導体素子毎に分割する方法であって、ダイアフラム構
造をエッチングにて形成する前に、半導体素子間をダイ
シングソーで浅くスクライブし、スクライブした部分の
シリコン基板を露出させ、ダイアフラム構造をエッチン
グすると同時に、露出したシリコン基板部分をエッチン
グして各半導体素子の周辺に溝を形成し、半導体素子形
成後に該溝に沿って半導体ウェハを半導体素子毎に分割
することを特徴とする半導体素子の製造方法。 - （２）金属、半導体、絶縁物或いは前記３種の組み合わ
せからなる集積回路パターンを支持し、かつ、シリコン
エッチング液に対し耐腐蝕性を持ち、ストッパーとして
働く絶縁物の薄膜と、前記集積回路パターンをシリコン
エッチング液から保護する絶縁物と、前記薄膜を周囲か
ら支持しているシリコン基板からなるダイアフラム構造
を有する半導体素子を多数製作した半導体ウェハを、半
導体素子毎に分割する方法であって、ＰＲ工程により半
導体素子間のシリコン基板を露出させ、ダイアフラム構
造をエッチングすると同時に、露出したシリコン基板を
エッチングして各半導体素子の周辺に溝を形成し、半導
体素子形成後に該溝に沿って半導体ウェハを半導体素子
毎に分割することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1751390A JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1751390A JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222346A true JPH03222346A (ja) | 1991-10-01 |
| JP2639153B2 JP2639153B2 (ja) | 1997-08-06 |
Family
ID=11946051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1751390A Expired - Lifetime JP2639153B2 (ja) | 1990-01-26 | 1990-01-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639153B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0685838A3 (ja) * | 1994-05-23 | 1996-01-03 | Ibm | |
| US6554194B1 (en) * | 1998-09-18 | 2003-04-29 | Hitachi, Ltd. | IC card and its manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814837A (ja) * | 1981-07-20 | 1983-01-27 | Nec Corp | Ｘ線露光マスクの製造方法 |
| JPS5898983A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体圧力変換器の製造方法 |
-
1990
- 1990-01-26 JP JP1751390A patent/JP2639153B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814837A (ja) * | 1981-07-20 | 1983-01-27 | Nec Corp | Ｘ線露光マスクの製造方法 |
| JPS5898983A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体圧力変換器の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0685838A3 (ja) * | 1994-05-23 | 1996-01-03 | Ibm | |
| US5739048A (en) * | 1994-05-23 | 1998-04-14 | International Business Machines Corporation | Method for forming rows of partially separated thin film elements |
| US6554194B1 (en) * | 1998-09-18 | 2003-04-29 | Hitachi, Ltd. | IC card and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2639153B2 (ja) | 1997-08-06 |
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