JPH03224052A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH03224052A JPH03224052A JP1942490A JP1942490A JPH03224052A JP H03224052 A JPH03224052 A JP H03224052A JP 1942490 A JP1942490 A JP 1942490A JP 1942490 A JP1942490 A JP 1942490A JP H03224052 A JPH03224052 A JP H03224052A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、画像データを高速処理して転送する際に使用す
るデータ転送方式に関し、 データ転送時間の短縮を図ることを目的とし、転送デー
タが書き込まれ、読み出されるメモリ部と、転送すべき
ｎビットのデータが書き込まれ。
るデータ転送方式に関し、 データ転送時間の短縮を図ることを目的とし、転送デー
タが書き込まれ、読み出されるメモリ部と、転送すべき
ｎビットのデータが書き込まれ。
読み出されるデータメモリ部と該データメモリ部が転送
準備完了の状態になったか否かを示す第１のステータス
と最終データを転送したか否かを示す第２のステータス
を格納するステータスレジスタを含む入出力部と、必要
な部分の動作を制御する制御部とを有し、該第２のステ
ータスが最終データ転送を示す迄、該メモリ部と該入出
力部との間でデータを転送するデータ転送方式において
、該ステータスレジスタに格納されている第１のステー
タスと第２のステータスを常時、自動的に読み取って対
応する処理を行う状態読み取り部と該メモリ部と該入出
力部との間のデータ転送を制御するＤＭＡＣとを設け、
該状態読み取り部は読み取った該第１のステータスが転
送準備完了の状態になったと判定する度に、該ＤＭＡＣ
にＤＭＡ要求信号を送出し、該ＤＭＡＣは該ＤＭＡ要求
信号を検出したら、該メモリ部と該入出力部との間でデ
ータ転送を行わせる様に構成する。
準備完了の状態になったか否かを示す第１のステータス
と最終データを転送したか否かを示す第２のステータス
を格納するステータスレジスタを含む入出力部と、必要
な部分の動作を制御する制御部とを有し、該第２のステ
ータスが最終データ転送を示す迄、該メモリ部と該入出
力部との間でデータを転送するデータ転送方式において
、該ステータスレジスタに格納されている第１のステー
タスと第２のステータスを常時、自動的に読み取って対
応する処理を行う状態読み取り部と該メモリ部と該入出
力部との間のデータ転送を制御するＤＭＡＣとを設け、
該状態読み取り部は読み取った該第１のステータスが転
送準備完了の状態になったと判定する度に、該ＤＭＡＣ
にＤＭＡ要求信号を送出し、該ＤＭＡＣは該ＤＭＡ要求
信号を検出したら、該メモリ部と該入出力部との間でデ
ータ転送を行わせる様に構成する。
本発明は、例えば、画像データを高速処理して転送する
際に使用するデータ転送方式に関するものである。
際に使用するデータ転送方式に関するものである。
近年、例えば、画像データの様な大量のデータを入出力
部で高速処理してメモリ部に転送することが要求されて
いるが、これに伴ってデータ転送時間を短縮することが
必要である。
部で高速処理してメモリ部に転送することが要求されて
いるが、これに伴ってデータ転送時間を短縮することが
必要である。
第６図は従来例のブロック図、第７図は第６図の動作説
明図で、第７図（ａ）は入出力部からメモリ部へデータ
転送する場合、第７図（ｂ）はメモリ部から入出力部へ
データ転送する場合を示す。以下、第７図を参照して第
６図の動作を説明する。
明図で、第７図（ａ）は入出力部からメモリ部へデータ
転送する場合、第７図（ｂ）はメモリ部から入出力部へ
データ転送する場合を示す。以下、第７図を参照して第
６図の動作を説明する。
（１）入出力部からメモリ部へのデータ転送先ず、入出
力部（以下、■１０と省略する）１３にはステータスレ
ジスタ１３１とデータメモリ１３２とが設けられている
。前者はデータメモリに転送すべきデータが書き込まれ
ているか否かを示すステータスＡおよび転送したデータ
が最終データが否かを示すステータスＢが格納されてい
る。
力部（以下、■１０と省略する）１３にはステータスレ
ジスタ１３１とデータメモリ１３２とが設けられている
。前者はデータメモリに転送すべきデータが書き込まれ
ているか否かを示すステータスＡおよび転送したデータ
が最終データが否かを示すステータスＢが格納されてい
る。
そして、ステータスＡが“１”の時は転送データあり、
“０”の時は転送データなし、ステータスＢが“１”の
時は最終データ、“Ｏ”の時は最終データでないことを
示すとする。また、データの転送は８ビツト毎に行うと
する。
“０”の時は転送データなし、ステータスＢが“１”の
時は最終データ、“Ｏ”の時は最終データでないことを
示すとする。また、データの転送は８ビツト毎に行うと
する。
さて、コンピュータ（以下、ＣＰＵと省略する）１１は
Ｉ１０部１３に対してデータ転送要求を送出した後、こ
の１１０部が転送可能な状態になったか否かをチエツク
する為、ステータスレジスタ１３１のステータスＡを読
み出す。
Ｉ１０部１３に対してデータ転送要求を送出した後、こ
の１１０部が転送可能な状態になったか否かをチエツク
する為、ステータスレジスタ１３１のステータスＡを読
み出す。
ステータスＡが“１”の時は読み出し可の状態にあるの
で、 ＣＰＵはデータメモリに格納されている８ビツト
のデータを読み出して図示しない内部メモリに一時、格
納した後、このデータをデータバスを介してメモリ部１
２の所定アドレスの部分に書き込む。しかし、ステータ
スＡが“０′の時は未だデータ転送ができないのでスタ
ート直後の状態に戻る（第７図（ａ）−■〜■参照）。
で、 ＣＰＵはデータメモリに格納されている８ビツト
のデータを読み出して図示しない内部メモリに一時、格
納した後、このデータをデータバスを介してメモリ部１
２の所定アドレスの部分に書き込む。しかし、ステータ
スＡが“０′の時は未だデータ転送ができないのでスタ
ート直後の状態に戻る（第７図（ａ）−■〜■参照）。
そして、ＣＰＵはステータスＢの状態を読み出した時に
“０”であれば、未だ転送すべきデータがあるので、上
記と同じ動作を繰り返してデータメモ１月３２に格納さ
れたデータをメモリ部１２に転送する。しかし、ステー
タスＢの状態が“１”になるとデータは全て転送された
のでＣＰＵはデータ転送動作を終了する（第７図（ａ）
−■、■参照）。
“０”であれば、未だ転送すべきデータがあるので、上
記と同じ動作を繰り返してデータメモ１月３２に格納さ
れたデータをメモリ部１２に転送する。しかし、ステー
タスＢの状態が“１”になるとデータは全て転送された
のでＣＰＵはデータ転送動作を終了する（第７図（ａ）
−■、■参照）。
（２）メモリ部から１１０部へのデータ転送ＣＰＵはＩ
１０部１３に対してデータ転送要求を送出した後、この
１１０部内のステータスレジスタのステータスＡを読み
出す。ステータスＡが“０”であれば書き込み可の状態
にあるので、メモリ部からデータを読み出し、データバ
スを介して１１０部内のデータメモ１月３２に書き込む
（第７図（ｂ）−■〜［Ｆ］参照）。
１０部１３に対してデータ転送要求を送出した後、この
１１０部内のステータスレジスタのステータスＡを読み
出す。ステータスＡが“０”であれば書き込み可の状態
にあるので、メモリ部からデータを読み出し、データバ
スを介して１１０部内のデータメモ１月３２に書き込む
（第７図（ｂ）−■〜［Ｆ］参照）。
ＣＰＵはメモリ部からのデータを１１０部に転送するこ
とを繰り返すが、ステータスＢの状態が”１“になった
時にデータ転送動作を終了する（第７図（ｂ）−＠参照
）。
とを繰り返すが、ステータスＢの状態が”１“になった
時にデータ転送動作を終了する（第７図（ｂ）−＠参照
）。
ＣＰＵはメモリ部と１１０部との間のデータ転送を行う
際、第７図（ａ）−■および第７図（ｂ）−■に示す様
に、８ビツトのデータを転送する度にステータスＡを取
り出して、転送可の状態にあるが否かをチエツクした後
、データバスを介して転送先にデータを送出するので、
データ転送に時間がかがると云う問題がある。
際、第７図（ａ）−■および第７図（ｂ）−■に示す様
に、８ビツトのデータを転送する度にステータスＡを取
り出して、転送可の状態にあるが否かをチエツクした後
、データバスを介して転送先にデータを送出するので、
データ転送に時間がかがると云う問題がある。
第１図は本発明の原理ブロック図を示す。
図中、３は転送データが書き込まれ、読み出されるメモ
リ部で、４は転送すべきｎビットのデータが書き込まれ
、読み出されるデータメモリ部と該データメモリ部が転
送準備完了の状態になったか否かを示す第１のステータ
スと最終データを転送したか否かを示す第２のステータ
スを格納するステータスレジスタを含む入出力部であり
、２は必要な部分の動作を制御する制御部である。
リ部で、４は転送すべきｎビットのデータが書き込まれ
、読み出されるデータメモリ部と該データメモリ部が転
送準備完了の状態になったか否かを示す第１のステータ
スと最終データを転送したか否かを示す第２のステータ
スを格納するステータスレジスタを含む入出力部であり
、２は必要な部分の動作を制御する制御部である。
また、６は該ステータスレジスタに格納されている第１
のステータスと第２のステータスを常時、自動的に読み
取って対応する処理を行う状態読み取り部で、５は該メ
モリ部と該入出力部との間のデータ転送を制御するＤＭ
ＡＣである。
のステータスと第２のステータスを常時、自動的に読み
取って対応する処理を行う状態読み取り部で、５は該メ
モリ部と該入出力部との間のデータ転送を制御するＤＭ
ＡＣである。
そして、該状態読み取り部は読み取った該第１のステー
タスが転送準備完了の状態になったと判定する度に、該
ＤＭＡＣにＤＭＡ要求信号を送出し、該ＤＭＡＣは該Ｄ
ＭＡ要求信号を検出したら、該メモリ部と該入出力部と
の間でデータ転送を行わせる。
タスが転送準備完了の状態になったと判定する度に、該
ＤＭＡＣにＤＭＡ要求信号を送出し、該ＤＭＡＣは該Ｄ
ＭＡ要求信号を検出したら、該メモリ部と該入出力部と
の間でデータ転送を行わせる。
本発明はステータスレジスタに格納されている第１．第
２のステータスを自動的に読み取って対応する処理を行
う状態読み取り部とＤＭＡＣとを設ける。
２のステータスを自動的に読み取って対応する処理を行
う状態読み取り部とＤＭＡＣとを設ける。
この状態読み取り部はＣＰＵからの起動命令で起動し、
常時、入出力部の転送準備状態をハード的に読み取って
いるが、データｎビットの転送準備が完了したことを読
み取った時はＤＭＡＣに対してＤＭＡ要求信号を送出す
る。
常時、入出力部の転送準備状態をハード的に読み取って
いるが、データｎビットの転送準備が完了したことを読
み取った時はＤＭＡＣに対してＤＭＡ要求信号を送出す
る。
ＤＭＡＣはこの要求信号を検出し、メモリ部と入出力部
との間でデータのＤＭＡ転送を行い、転送が終了すれば
転送終了信号を状態読み取り部に送出する。
との間でデータのＤＭＡ転送を行い、転送が終了すれば
転送終了信号を状態読み取り部に送出する。
状態読み取り部およびＤＭＡＣは上記の動作を繰り返し
てデータのＤＭＡ転送を繰り返すが、前者は全てのデー
タの転送が終了したことを読み取るとＣＰＵに対して転
送終了を通知し、ＣＰＵは状態読み取り部の動作を終了
させる。
てデータのＤＭＡ転送を繰り返すが、前者は全てのデー
タの転送が終了したことを読み取るとＣＰＵに対して転
送終了を通知し、ＣＰＵは状態読み取り部の動作を終了
させる。
即ち、状態読み取り部とＤＭＡＣとを設けて前者に入出
力部の転送準備状態を常時、ハード的に読み取らせると
共に、転送準備完了したら、転送すべきデータをＤＭＡ
転送させるのでデータ転送時間が短縮する。
力部の転送準備状態を常時、ハード的に読み取らせると
共に、転送準備完了したら、転送すべきデータをＤＭＡ
転送させるのでデータ転送時間が短縮する。
第２図は本発明の実施例のブロック図、第３図は第２図
中の状態読み取り部ブロック図、第４図は第２図の動作
説明図で、第４図（ａ）は１１０部分がらメモリ部へＤ
ＭＡ転送する場合、第４図（ｂｌはメモリ部から１１０
部分へＤＭＡ転送する場合である。
中の状態読み取り部ブロック図、第４図は第２図の動作
説明図で、第４図（ａ）は１１０部分がらメモリ部へＤ
ＭＡ転送する場合、第４図（ｂｌはメモリ部から１１０
部分へＤＭＡ転送する場合である。
ここで、ＣＰＵ ２１は制御部２の構成部分、スイッチ
４２．４３．送受信バッファ４４．１１０部分４１は入
出力部４の構成部分、ステータス読み取り部分６１゜状
態判定部分６２． ＤＲＱ信号発生部分６３は状態読み
取り部６の構成部分を示す。尚、ステータスＡ、 Ｂは
特許請求の範囲の第１．第２のステータスに対応する。
４２．４３．送受信バッファ４４．１１０部分４１は入
出力部４の構成部分、ステータス読み取り部分６１゜状
態判定部分６２． ＤＲＱ信号発生部分６３は状態読み
取り部６の構成部分を示す。尚、ステータスＡ、 Ｂは
特許請求の範囲の第１．第２のステータスに対応する。
また、全図を通じて同一符号は同一対象物を示す。以下
、データの転送は８ビツト毎にＤＭＡ転送するとして第
３図、第４図を参照して第２図の動作を説明する。
、データの転送は８ビツト毎にＤＭＡ転送するとして第
３図、第４図を参照して第２図の動作を説明する。
尚、スイッチ４２．４３は通常時は実線の状態になって
いるので状態読み取り部６は使用されず、ＣＰＵの制御
の下にメモリ部３と１１０部分とのデータ転送が行われ
る（従来例と同じ）。
いるので状態読み取り部６は使用されず、ＣＰＵの制御
の下にメモリ部３と１１０部分とのデータ転送が行われ
る（従来例と同じ）。
（１） １１０部分からメモリ部へのＤＭＡ転送先ず
、ＣＰＵ ２１が状態読み取り部６とＤＭＡＣ５とを起
動する。そこで、第３図に示す状態読み取り部内のステ
ータス読み取り部分６１は１１０部分の中のステータス
レジスタ４１１に格納されているステータスＡ（データ
メモリ４１２に８ビツトの転送データが書き込まれてい
るか否かを示す）を読み取って状態判定部６２に送出す
る。
、ＣＰＵ ２１が状態読み取り部６とＤＭＡＣ５とを起
動する。そこで、第３図に示す状態読み取り部内のステ
ータス読み取り部分６１は１１０部分の中のステータス
レジスタ４１１に格納されているステータスＡ（データ
メモリ４１２に８ビツトの転送データが書き込まれてい
るか否かを示す）を読み取って状態判定部６２に送出す
る。
状態判定部はステータスＡが“１”であるので転送準備
か完了したのを知り、ＤＭＡ転送を要求するＤＭＡ要求
信号（以下、 ＤＲＱ信号と省略する）をＤＭＡＣ５に
送出する（第４（ａ）−■〜■参照）。
か完了したのを知り、ＤＭＡ転送を要求するＤＭＡ要求
信号（以下、 ＤＲＱ信号と省略する）をＤＭＡＣ５に
送出する（第４（ａ）−■〜■参照）。
そこで、ＤＭＡＣ５はＣＰＵ ２に対して共通バスの使
用権を得て１１０部分から送受信バッファ４４を介して
８ビツト分のデータをメモリ部３に転送させるが、転送
が終了すれば転送終了信号（ＡＣＫと省略する）を状態
読み取り部６に送出する。
用権を得て１１０部分から送受信バッファ４４を介して
８ビツト分のデータをメモリ部３に転送させるが、転送
が終了すれば転送終了信号（ＡＣＫと省略する）を状態
読み取り部６に送出する。
状態読み取り部はＡＣＫが入力すると、再び、上記の動
作°を繰り返すが、ステータスＢが“１”になったこと
を知ると、データ転送終了をＣＰＵ ２１に通知し、Ｃ
ＰＵ ２１は状態読み取り部の動作を停止する（第４図
（ａ）−■、■参照）。
作°を繰り返すが、ステータスＢが“１”になったこと
を知ると、データ転送終了をＣＰＵ ２１に通知し、Ｃ
ＰＵ ２１は状態読み取り部の動作を停止する（第４図
（ａ）−■、■参照）。
（２）メモリ部から１１０部分へのＤＭＡ転送このＤＭ
Ａ転送動作は（１）項のそれと同様に行われるが、メモ
リ部から１１０部分へデータを転送するので、状態読み
取り部６はステータスレジスタ４１Ｉに格納されている
ステータスＡが“０”の時にＤＭＡＣ５にＤＲＱ信号を
送出する。
Ａ転送動作は（１）項のそれと同様に行われるが、メモ
リ部から１１０部分へデータを転送するので、状態読み
取り部６はステータスレジスタ４１Ｉに格納されている
ステータスＡが“０”の時にＤＭＡＣ５にＤＲＱ信号を
送出する。
これにより、メモリ部に書き込まれていた転送すべきデ
ータのうち８ビツト分がデータメモリ４１２に転送され
る（第４図（ｂ）−■〜＠参照）。
ータのうち８ビツト分がデータメモリ４１２に転送され
る（第４図（ｂ）−■〜＠参照）。
以下、（１）項と同様にＤＭＡ転送を繰り返し、全ての
データを転送すれば、ＣＰＵは状態読み取り部の動作を
停止する。
データを転送すれば、ＣＰＵは状態読み取り部の動作を
停止する。
次に、第５図は別の実施例のブロック図であるが、第２
図はＤＭＡＣが８ビツトのＤＭＡ転送を行うが、第５図
の場合は１６ビツトのＤＭＡ転送を行う場合である。尚
、１１０部分の中のデータメモ１Ｊ４１１の容量は第２
図、第５図共に８ビツトとする。
図はＤＭＡＣが８ビツトのＤＭＡ転送を行うが、第５図
の場合は１６ビツトのＤＭＡ転送を行う場合である。尚
、１１０部分の中のデータメモ１Ｊ４１１の容量は第２
図、第５図共に８ビツトとする。
（３） １１０部分からメモリ部へのＤＭＡ転送さて
、状態読み取り部６は上記と同様にステータスレジスタ
４１１に格納されているステータスＡを読み取ると転送
準備完了を示しているのでＤＭＡＣにＤＲＱ信号を送出
すると共に、データ転送命令をデータメモリに送出し、
ここから８ビツトのデータを読み出して下位８ビツトと
してバッファ４８にラッチする。
、状態読み取り部６は上記と同様にステータスレジスタ
４１１に格納されているステータスＡを読み取ると転送
準備完了を示しているのでＤＭＡＣにＤＲＱ信号を送出
すると共に、データ転送命令をデータメモリに送出し、
ここから８ビツトのデータを読み出して下位８ビツトと
してバッファ４８にラッチする。
そして、ステータスＡの状態が２回目の転送準備完了に
なったことを知ると、データメモリから８ビツトのデー
タを読み出してバッファ４６に送出する。そこで、ＤＭ
ＡＣ５はバッファ４８にラッチしていた８ビツトと合わ
せて１６ビツトのデータをメモリ３に転送する。転送が
終了すれば、ＤＭＡＣ５からＡＣＫが状態読み取り部６
に送出され、上記と同様な動作を繰り返す。
なったことを知ると、データメモリから８ビツトのデー
タを読み出してバッファ４６に送出する。そこで、ＤＭ
ＡＣ５はバッファ４８にラッチしていた８ビツトと合わ
せて１６ビツトのデータをメモリ３に転送する。転送が
終了すれば、ＤＭＡＣ５からＡＣＫが状態読み取り部６
に送出され、上記と同様な動作を繰り返す。
（４）メモリ部から１１０部分へのＤＭＡ転送状態読み
取り部６はＩ１０部の転送準備完了になったことを知る
と、ＤＭＡＣに対してＤＲＱ信号を送出するので、メモ
リ部から（８＋ ８ ）ビットのデータが送出されるが
、上位の８ビツトはバッファ４５を介して１１０部分の
中のデータメモリ４１２に転送されるが、下位８ビツト
はバッファ４７にラッチされる。
取り部６はＩ１０部の転送準備完了になったことを知る
と、ＤＭＡＣに対してＤＲＱ信号を送出するので、メモ
リ部から（８＋ ８ ）ビットのデータが送出されるが
、上位の８ビツトはバッファ４５を介して１１０部分の
中のデータメモリ４１２に転送されるが、下位８ビツト
はバッファ４７にラッチされる。
そこで、状態読み取り部は、次に転送準備完了になった
時に下位８ビツトをデータバッファに転送される。この
場合は共通バスに対しては１６ビツトを転送させるので
、共通バス専有率が（１）、 （２）項に比較して％と
なる。
時に下位８ビツトをデータバッファに転送される。この
場合は共通バスに対しては１６ビツトを転送させるので
、共通バス専有率が（１）、 （２）項に比較して％と
なる。
ここで、（３）項の場合の共通バス専有時間は、第１回
目の転送準備完了を状態読み取り部が知ってＤＲＱ信号
を送出した時点から１６ビツト転送終了までの間である
。しかし、第２回目の転送準備完了を状態読み取り部が
知った時にＤＲＱ信号を送出すれば、共通バスの専有時
間を更に少なくすることができる。
目の転送準備完了を状態読み取り部が知ってＤＲＱ信号
を送出した時点から１６ビツト転送終了までの間である
。しかし、第２回目の転送準備完了を状態読み取り部が
知った時にＤＲＱ信号を送出すれば、共通バスの専有時
間を更に少なくすることができる。
共通バスの専有時間の短縮は転送すべきデータが大量に
なる程、利点が大きくなる。
なる程、利点が大きくなる。
即ち、状態読み取り部とＤＭＡＣとを設けて前者に入出
力部の転送準備状態を常時、ハード的に読み取らせると
共に、転送すべきデータをＤＭＡ転送させるのでデータ
転送時間が短縮する。
力部の転送準備状態を常時、ハード的に読み取らせると
共に、転送すべきデータをＤＭＡ転送させるのでデータ
転送時間が短縮する。
以上詳細に説明した様に本発明によれば、データ転送時
間の短縮を図ることができると云う効果がある。
間の短縮を図ることができると云う効果がある。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
中の状態読み取り部ブロック図、第４図は第２図の動作
説明図、 第５図は本発明の別の実施例のブロック図、第６図は従
来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は制御部、 ３はメモリ部、 ４は入出力部、 ５はダイレクト・メモリ・アクセス・コントローフ、 ６は状態読み取り部を示す。 本発明０聴浬フ旧・・り図 第 図 本発明の寒殖例の７０．１７図 第 ２ 図 第２圏中の状態Δを１り祁プロ・ノフ図第 図 木用明の別の灸殆汐すのアロノフ図 第 図 従来例のフロ・／刃Ｚ 第 図 （α） （′０） 第６図の動年説明画 第
中の状態読み取り部ブロック図、第４図は第２図の動作
説明図、 第５図は本発明の別の実施例のブロック図、第６図は従
来例のブロック図、 第７図は第６図の動作説明図を示す。 図において、 ２は制御部、 ３はメモリ部、 ４は入出力部、 ５はダイレクト・メモリ・アクセス・コントローフ、 ６は状態読み取り部を示す。 本発明０聴浬フ旧・・り図 第 図 本発明の寒殖例の７０．１７図 第 ２ 図 第２圏中の状態Δを１り祁プロ・ノフ図第 図 木用明の別の灸殆汐すのアロノフ図 第 図 従来例のフロ・／刃Ｚ 第 図 （α） （′０） 第６図の動年説明画 第
Claims (1)
- 【特許請求の範囲】 転送データが書き込まれ、読み出されるメモリ部（３）
と、転送すべきｎビット（ｎは正の整数）のデータが書
き込まれ、読み出されるデータメモリ部と該データメモ
リ部が転送準備完了の状態になったか否かを示す第１の
ステータスと最終データを転送したか否かを示す第２の
ステータスを格納するステータスレジスタを含む入出力
部（４）と、必要な部分の動作を制御する制御部（２）
とを有し、該第２のステータスが最終データ転送を示す
迄、該メモリ部と該入出力部との間でデータを転送する
データ転送方式において、 該ステータスレジスタに格納されている第１のステータ
スと第２のステータスを常時、自動的に読み取って対応
する処理を行う状態読み取り部（６）と、該メモリ部と
該入出力部との間のデータ転送を制御するダイレクト・
メモリ・アクセス・コントローラ（５）とを設け、 該状態読み取り部は読み取った該第１のステータスが転
送準備完了の状態になったと判定する度に、該ダイレク
ト・メモリ・アクセス・コントローラ（ＤＭＡＣ）にダ
イレクト・メモリ・アクセス要求信号（ＤＭＡ要求信号
）を送出し、 該ダイレクト・メモリ・アクセス・コントローラは該ダ
イレクト・メモリ・アクセス要求信号を検出したら、該
メモリ部と該入出力部との間でデータ転送を行わせる様
にしたことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942490A JPH03224052A (ja) | 1990-01-30 | 1990-01-30 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1942490A JPH03224052A (ja) | 1990-01-30 | 1990-01-30 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03224052A true JPH03224052A (ja) | 1991-10-03 |
Family
ID=11998892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1942490A Pending JPH03224052A (ja) | 1990-01-30 | 1990-01-30 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03224052A (ja) |
-
1990
- 1990-01-30 JP JP1942490A patent/JPH03224052A/ja active Pending
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