JPH03225458A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPH03225458A JPH03225458A JP1902190A JP1902190A JPH03225458A JP H03225458 A JPH03225458 A JP H03225458A JP 1902190 A JP1902190 A JP 1902190A JP 1902190 A JP1902190 A JP 1902190A JP H03225458 A JPH03225458 A JP H03225458A
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- JP
- Japan
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- dma
- signal
- adapter
- dreq
- bus cycle
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数チャネルのＤＭＡ機能を有する情報処理
装置のＤＭＡ制御方式に関する。
装置のＤＭＡ制御方式に関する。
従来の方式は、特開昭６４−５９４４５号公報に記載の
ように、複数のＤＭＡ要求を処理するアダプタから複数
のりクエスタを識別するための、リクエスタ個数分の信
号線が（ＤＡＣＫＩ’ 、ＤＡＣＫ２’・・・）、メモ
リに出されていた。このため多くのピンが必要であった
。
ように、複数のＤＭＡ要求を処理するアダプタから複数
のりクエスタを識別するための、リクエスタ個数分の信
号線が（ＤＡＣＫＩ’ 、ＤＡＣＫ２’・・・）、メモ
リに出されていた。このため多くのピンが必要であった
。
また、上記公報に示す様に、各ＤＭＡバスサイクル時間
は、ＤＭＡコントローラから出されるＤＡＣＫ信号に同
期させていた。
は、ＤＭＡコントローラから出されるＤＡＣＫ信号に同
期させていた。
上記従来技術は、多数のＩＯ装置をＤＭＡ制御する様な
ＬＳＩパッケージを作る時に、多数のピンが必要であり
、ＩＯ装置の数が限定されるという問題があった。
ＬＳＩパッケージを作る時に、多数のピンが必要であり
、ＩＯ装置の数が限定されるという問題があった。
また、ＤＭＡバスサイクル時間が、ＤＭＡコントローラ
から出されるＤＡＣＫ信号で決まっているため、メモリ
やＩＯ装置からのＤＭＡバスサイクル時間の延長要求を
受は付けることができないという問題もあった。
から出されるＤＡＣＫ信号で決まっているため、メモリ
やＩＯ装置からのＤＭＡバスサイクル時間の延長要求を
受は付けることができないという問題もあった。
本発明の第１の目的は、多数の■○装置が制御できる様
に多チャネルでかつピン数の少ないＤＭＡ制御方式を提
供することである。第２の目的は、ＤＭＡバスサイクル
時間の延長要求が受は付けられるＤＭＡ制御方式を提供
することである。
に多チャネルでかつピン数の少ないＤＭＡ制御方式を提
供することである。第２の目的は、ＤＭＡバスサイクル
時間の延長要求が受は付けられるＤＭＡ制御方式を提供
することである。
上記第１の目的を達成するために、本発明は。
複数のＤＭＡリクエスト信号を調停し、ＤＭＡアクノリ
ッジ信号を制御するＤＲＥＱアダプタを、ＤＭＡ要求を
行うＩＯ装置とＤＭＡコントローラとの間に設け、起動
するＤＭＡチャネルをコード化情報としてＤＭＡコント
ローラに認識させる構成とすることを特徴とするもので
ある。
ッジ信号を制御するＤＲＥＱアダプタを、ＤＭＡ要求を
行うＩＯ装置とＤＭＡコントローラとの間に設け、起動
するＤＭＡチャネルをコード化情報としてＤＭＡコント
ローラに認識させる構成とすることを特徴とするもので
ある。
また、第２の目的を達成するために、メモリから、ＣＰ
Ｕ、ＤＭＡコントローラ、およびＤＲＥＱアダプタに、
ＤＭＡバスサイクル時間の延長要求を通知するバスサイ
クル延長要求信号線を設けたものである。
Ｕ、ＤＭＡコントローラ、およびＤＲＥＱアダプタに、
ＤＭＡバスサイクル時間の延長要求を通知するバスサイ
クル延長要求信号線を設けたものである。
ＤＭＡコントローラは、ＤＲＥＱアダプタから送信され
るＤＭＡ起動信号によりチャネルコードのラッチタイミ
ングとＤＭＡ起動タイミングを与えられる。また、ＤＭ
Ａコントローラが、ＤＭＡ起動信号を受付可能な場合、
ＤＭＡコントローラはＤＭＡレディ信号を用いてＤＲＥ
Ｑアダプタに知らせる。この２本の信号線によるＤＭＡ
の起動タイミングの制御とＤＭＡチャネルをコードとし
て受は付けるＤＭＡコントローラにより、多チャネルの
競合ＤＭＡが少いピン数で可能となる。
るＤＭＡ起動信号によりチャネルコードのラッチタイミ
ングとＤＭＡ起動タイミングを与えられる。また、ＤＭ
Ａコントローラが、ＤＭＡ起動信号を受付可能な場合、
ＤＭＡコントローラはＤＭＡレディ信号を用いてＤＲＥ
Ｑアダプタに知らせる。この２本の信号線によるＤＭＡ
の起動タイミングの制御とＤＭＡチャネルをコードとし
て受は付けるＤＭＡコントローラにより、多チャネルの
競合ＤＭＡが少いピン数で可能となる。
また、メモリから出るバスサイクル延長要求信号により
、ＤＭＡコントローラが出すＤＭＡ起動信号の立ち上が
りのタイミング、ＤＲＥＱアダプタが出すＤＭＡレディ
信号の立ち上がりのタイミング、およびＲ／Ｗ制御信号
の立ち上がりのタイミングを遅らせて、ＤＭＡバスサイ
クル時間の延長が可能となる。
、ＤＭＡコントローラが出すＤＭＡ起動信号の立ち上が
りのタイミング、ＤＲＥＱアダプタが出すＤＭＡレディ
信号の立ち上がりのタイミング、およびＲ／Ｗ制御信号
の立ち上がりのタイミングを遅らせて、ＤＭＡバスサイ
クル時間の延長が可能となる。
以下１本発明の一実施例である情報処理装置を第１図か
ら第５図を用いて説明する。
ら第５図を用いて説明する。
第１図は、本発明の一実施例のシステム構成ブロック図
である。図中、１はＣＰＵ、２はＤＭＡコントローラ（
以下ｒＤＭＡＣＪと略す）、３は複数のＤＭＡリクエス
ト信号及びＤＭＡアクノリッジ信号の調停・制御を行な
うＤＭＡリクエストアダプタ（以下ｒＤＲＥＱアダプタ
」と略す）、４はアドレスバス、５はデータバス、６は
メモリ、７はＤＭＡ転送要求を行なうＩＯ装置（群）で
ある。
である。図中、１はＣＰＵ、２はＤＭＡコントローラ（
以下ｒＤＭＡＣＪと略す）、３は複数のＤＭＡリクエス
ト信号及びＤＭＡアクノリッジ信号の調停・制御を行な
うＤＭＡリクエストアダプタ（以下ｒＤＲＥＱアダプタ
」と略す）、４はアドレスバス、５はデータバス、６は
メモリ、７はＤＭＡ転送要求を行なうＩＯ装置（群）で
ある。
また、８はＩＯ装置７が出力するＤＭＡリクエスト信号
（以下ＤＲＥＱ信号と略す）、９はＤＲＥＱ信号８を出
力したＩＯ装置７にＤＭＡ転送要求を承認した事を伝え
るＤＭＡアクノリッジ信号（以下ＤＡＣＫ信号と略す）
、１０はＤＲＥＱアダプタ３がＣＰＵＩにバス使用権の
解放を要求するＢＵＳＲＥＱ信号、１１はＣＰＵＩがＢ
ＵＳＲＥＱ信号１１の要求に対する承認を伝えるＢＵＳ
ＡＣＫ信号、１２はＤＲＥＱアダプタ３がＤＭＡＣ２に
ＤＭＡバスサイクルの起動を要求するＤＭＡ起動信号、
１３はＤＭＡＣ２がＤＲＥＱアダプタ３にＤＭＡ起動信
号１２を受付は可能な状態である事を伝えるＤＭＡレデ
ィ信号、１４はＤＲＥＱアダプタ３からＤＭＡＣ２に起
動するＤＭＡのチャネル番号をコード化して伝えるチャ
ネルコード信号、１５はリードバスサイクル及びライト
バスサイクルのタイミングを制御するリード、ライト制
御信号（以下ｒＲ／Ｗ制御信号」と略す）、１６はアド
レスバス４から出力される信号が有効である事を示すア
ドレス有効信号である。１７は、メモリがＣＰｔＪ、
ＤＭＡＣ１およびＤＲＥＱアダプタにＤＭＡバスサイク
ル時間の延長を要求するバスサイクル延長要求信号であ
る。
（以下ＤＲＥＱ信号と略す）、９はＤＲＥＱ信号８を出
力したＩＯ装置７にＤＭＡ転送要求を承認した事を伝え
るＤＭＡアクノリッジ信号（以下ＤＡＣＫ信号と略す）
、１０はＤＲＥＱアダプタ３がＣＰＵＩにバス使用権の
解放を要求するＢＵＳＲＥＱ信号、１１はＣＰＵＩがＢ
ＵＳＲＥＱ信号１１の要求に対する承認を伝えるＢＵＳ
ＡＣＫ信号、１２はＤＲＥＱアダプタ３がＤＭＡＣ２に
ＤＭＡバスサイクルの起動を要求するＤＭＡ起動信号、
１３はＤＭＡＣ２がＤＲＥＱアダプタ３にＤＭＡ起動信
号１２を受付は可能な状態である事を伝えるＤＭＡレデ
ィ信号、１４はＤＲＥＱアダプタ３からＤＭＡＣ２に起
動するＤＭＡのチャネル番号をコード化して伝えるチャ
ネルコード信号、１５はリードバスサイクル及びライト
バスサイクルのタイミングを制御するリード、ライト制
御信号（以下ｒＲ／Ｗ制御信号」と略す）、１６はアド
レスバス４から出力される信号が有効である事を示すア
ドレス有効信号である。１７は、メモリがＣＰｔＪ、
ＤＭＡＣ１およびＤＲＥＱアダプタにＤＭＡバスサイク
ル時間の延長を要求するバスサイクル延長要求信号であ
る。
第２図は、本発明によるＤＭＡ起動のシーケンスを示し
たフローチャートである。第３図は本発明による単一の
ＤＭＡサイクルのタイミングチャート、第４図は本発明
による連続ＤＭＡサイクルのタイミングチャート、第５
図はＤＲＥＱアダプタ３の詳細ブロック図である。
たフローチャートである。第３図は本発明による単一の
ＤＭＡサイクルのタイミングチャート、第４図は本発明
による連続ＤＭＡサイクルのタイミングチャート、第５
図はＤＲＥＱアダプタ３の詳細ブロック図である。
第２図をもとに、本発明によるＤＭＡ起動について説明
する。
する。
初期状態としてＤＭＡが可能な状態すなわち、ＤＭＡレ
ディ信号１３がすでにＤＭＡＣ２からＤＲＥＱアダプタ
３にアサートされているとする。
ディ信号１３がすでにＤＭＡＣ２からＤＲＥＱアダプタ
３にアサートされているとする。
まず、ＩＯ装置７にＤＭＡ要求が発生し、ＤＲＥＱ信号
８をアサートする。ＤＲＥＱアダプタ３は、ＩＯ装置７
−１〜ｎのいずれかのＤＲＥＱ信号を検出するとＣＰＵ
に、バス権の解放を要求するためにＢＵＳＲＥＱ信号１
０をアサートする。ＣＰＵ１は、ＢＵＳＲＥＱ信号１０
を受信後、バス権解放可能になるとＢＵＳＡＣＫ信号１
１にアサートし、ＣＰＵＩのバス権の解放を示す。ＢＵ
ＳＡＣＫ信号１１を受取ったＤＲＥＱアダプタ３は、Ｉ
Ｏ装置７−１− ｎの出すＤＲＥＱ信号９−１〜ｎの中
で最も優先順位の高いＤＭＡチャネルを判断し。
８をアサートする。ＤＲＥＱアダプタ３は、ＩＯ装置７
−１〜ｎのいずれかのＤＲＥＱ信号を検出するとＣＰＵ
に、バス権の解放を要求するためにＢＵＳＲＥＱ信号１
０をアサートする。ＣＰＵ１は、ＢＵＳＲＥＱ信号１０
を受信後、バス権解放可能になるとＢＵＳＡＣＫ信号１
１にアサートし、ＣＰＵＩのバス権の解放を示す。ＢＵ
ＳＡＣＫ信号１１を受取ったＤＲＥＱアダプタ３は、Ｉ
Ｏ装置７−１− ｎの出すＤＲＥＱ信号９−１〜ｎの中
で最も優先順位の高いＤＭＡチャネルを判断し。
そのチャネル番号をエンコードしてチャネルコード信号
１４に出力する。同時にＤＲＥＱアダプタ３は、ＤＭＡ
Ｃ２に対しＤＭＡ起動信号１２を送出する。ＤＭＡ起動
信号１２を受取ったＤＭＡＣ２は、チャネルコード信号
１４からＤＲＥＱアダプタ３が正しいチャネル番号を送
出している期間中にコードをラッチし、内部に取り込み
、ＤＭＡサイクル実行の起動を開始する。ＤＭＡＣ２の
起動の初期のタイミングで、ＤＭＡＣ２は、ＤＭＡレデ
ィ信号１３をネゲートし、ＤＲＥＱアダプタ３に、ＤＭ
Ａ起動信号１２を受付られない状態になった事を伝える
。次にＤＭＡＣ２はＤＭＡ転送アドレスをアドレスバス
４に送出し、アドレス有効信号１６を出力する。アドレ
ス有効信号１６を検出したＤＲＥＱアダプタ３はＤＡＣ
Ｋ信号９をアサートしＤＭＡサイクルを開始する。ＤＡ
ＣＫ信号９を受取った■○装置７は、ＤＭＡ要求が受付
られた事を知りＤＲＥＱ信号８をネゲートする。
１４に出力する。同時にＤＲＥＱアダプタ３は、ＤＭＡ
Ｃ２に対しＤＭＡ起動信号１２を送出する。ＤＭＡ起動
信号１２を受取ったＤＭＡＣ２は、チャネルコード信号
１４からＤＲＥＱアダプタ３が正しいチャネル番号を送
出している期間中にコードをラッチし、内部に取り込み
、ＤＭＡサイクル実行の起動を開始する。ＤＭＡＣ２の
起動の初期のタイミングで、ＤＭＡＣ２は、ＤＭＡレデ
ィ信号１３をネゲートし、ＤＲＥＱアダプタ３に、ＤＭ
Ａ起動信号１２を受付られない状態になった事を伝える
。次にＤＭＡＣ２はＤＭＡ転送アドレスをアドレスバス
４に送出し、アドレス有効信号１６を出力する。アドレ
ス有効信号１６を検出したＤＲＥＱアダプタ３はＤＡＣ
Ｋ信号９をアサートしＤＭＡサイクルを開始する。ＤＡ
ＣＫ信号９を受取った■○装置７は、ＤＭＡ要求が受付
られた事を知りＤＲＥＱ信号８をネゲートする。
具体的なタイミングを第３図及び第４図に示す。
なお、第３図と第４図では、単相の動作クロック信号の
立上りエツジで動作するクロック同期回路として説明し
であるが、多相クロックで同期する方式も考えられる。
立上りエツジで動作するクロック同期回路として説明し
であるが、多相クロックで同期する方式も考えられる。
ＤＭＡサイクルの起動については、令達へたが。
終了の制御について以下に述へる。
ＤＭＡサイクル時必然的に、Ｒ／Ｗ制御信号１５のアサ
ート、ネゲートが行なわれる。Ｒ／Ｗ制御信号１５のネ
ゲートタイミングから必要タイミングを取りＤＲＥＱア
ダプタ３はＢＵＳＲＥＱ信号１０のネゲート及び、ＤＡ
ＣＫ信号９のネゲートを行なう。第３図の例においては
、Ｒ／Ｗ制御信号１５をネゲート後、１クロツク後にＢ
ＵＳＲＥＱ信号ｌＯをネゲートし、２クロツク後にＤＡ
ＣＫ信号９をネゲートする。このタイミングにより、Ｄ
ＭＡサイクルの次のクロックからは、遊びサイクルなし
にＣＰＵＩのアクセスサイクルが開始できる。
ート、ネゲートが行なわれる。Ｒ／Ｗ制御信号１５のネ
ゲートタイミングから必要タイミングを取りＤＲＥＱア
ダプタ３はＢＵＳＲＥＱ信号１０のネゲート及び、ＤＡ
ＣＫ信号９のネゲートを行なう。第３図の例においては
、Ｒ／Ｗ制御信号１５をネゲート後、１クロツク後にＢ
ＵＳＲＥＱ信号ｌＯをネゲートし、２クロツク後にＤＡ
ＣＫ信号９をネゲートする。このタイミングにより、Ｄ
ＭＡサイクルの次のクロックからは、遊びサイクルなし
にＣＰＵＩのアクセスサイクルが開始できる。
次に、あるチャネルのＤＭＡサイクル終了後、直ちに別
のチャネルのＤＭＡサイクルを開始する場合の制御を第
４図を用いて説明する。
のチャネルのＤＭＡサイクルを開始する場合の制御を第
４図を用いて説明する。
第４図に示すように、本発明によれば、ＤＭＡバスサイ
クル（１）の次に遊びサイクルなしにＤＭＡバスサイク
ル（２）が実行できる。第４図では２回のバスサイクル
が示されているが、何も２回のバスサイクルとは限らず
、次にＤＭＡバスサイクル（３）が実行される事も有り
、最大、 ＤＭＡ転送可能回数Ｘチャネル数回分の連続
実行が可能である。
クル（１）の次に遊びサイクルなしにＤＭＡバスサイク
ル（２）が実行できる。第４図では２回のバスサイクル
が示されているが、何も２回のバスサイクルとは限らず
、次にＤＭＡバスサイクル（３）が実行される事も有り
、最大、 ＤＭＡ転送可能回数Ｘチャネル数回分の連続
実行が可能である。
この様に連続したＤＭＡサイクル制御を可能にしている
のは、ＤＭＡレディ信号１３のタイミングである。ＤＭ
Ａレディ信号１３は、ＤＭＡ起動信号１２を受付けた時
にネゲートされるが、ＤＭＡサイクルが進行していき、
必要な時間（クロックの数で制御）が過ぎると再びアサ
ートされる。ＤＲＥＱアダプタ３は、ＤＭＡレディ信号
１３のアクティブを確認して、すでに存在する（検出し
てラッチしている）ＤＭＡ要求（図中ではＤＲＥＱ信号
−Ｎ（２）に相当）に対応してＤＭＡ起動信号１２を送
出する。ＤＭＡ起動信号１２を受取ったＤＭＡＣ２は、
ＤＭＡバスサイクル（１）の期間中にＤＭＡバスサイク
ル（２）を行なう為の準備動作をオーバーラツプして行
なう。
のは、ＤＭＡレディ信号１３のタイミングである。ＤＭ
Ａレディ信号１３は、ＤＭＡ起動信号１２を受付けた時
にネゲートされるが、ＤＭＡサイクルが進行していき、
必要な時間（クロックの数で制御）が過ぎると再びアサ
ートされる。ＤＲＥＱアダプタ３は、ＤＭＡレディ信号
１３のアクティブを確認して、すでに存在する（検出し
てラッチしている）ＤＭＡ要求（図中ではＤＲＥＱ信号
−Ｎ（２）に相当）に対応してＤＭＡ起動信号１２を送
出する。ＤＭＡ起動信号１２を受取ったＤＭＡＣ２は、
ＤＭＡバスサイクル（１）の期間中にＤＭＡバスサイク
ル（２）を行なう為の準備動作をオーバーラツプして行
なう。
メモリで、ＤＭＡバスサイクル時間の延長要求が発生し
た時は、バスサイクル延長要求信号がメモリからＣＰＵ
、ＤＭＡＣ，ＤＲＥＱアダプタに送られる。
た時は、バスサイクル延長要求信号がメモリからＣＰＵ
、ＤＭＡＣ，ＤＲＥＱアダプタに送られる。
この時は、第４図に示す、ＤＲＥＱアダプタがＤＭＡ起
動信号１２を立ち上げるタイミング、およびＤＭＡＣが
ＤＭＡレディ信号１３を立ち上げるタイミング、および
Ｒ／Ｗ制御信号１５を立ち上げるタイミングを延長する
事により、ＤＭＡバスサイクルを延長する。
動信号１２を立ち上げるタイミング、およびＤＭＡＣが
ＤＭＡレディ信号１３を立ち上げるタイミング、および
Ｒ／Ｗ制御信号１５を立ち上げるタイミングを延長する
事により、ＤＭＡバスサイクルを延長する。
以上述べた制御を行なう本発明の重要な部分であるＤＲ
ＥＱアダプタ３と、ＤＭＡＣ２のＤＲＥＱアダプタ３イ
ンタフ工−ス部の詳細ブロック図を第５図に示す。図に
付しである番号の内、第１図と共通のものについては同
一部分である事を示している。ＤＲＥＱ信号８−１〜ｎ
は同期化回路５１で同期化され内部論理信号として使わ
れる。この同期化されたＤＲＥＱ信号は論理和回路５２
でオアされＢＵＳＲＥＱ信号１２の元となる。他方、プ
ライオリティ判定回路５３に入力されてプライオリティ
を判定される。プライオリティ判定後、エンコーダ５４
でエンコードされる。タイミング制御回！！５５及びＤ
ＡＣＫ制御回路５６により、前に説明したタイミングで
制御が行なわれる。ＤＭＡＣ２はコード化したチャネル
番号をラッチ５７で受取り、デコーダ５８を介して制御
回路５９に伝える。
ＥＱアダプタ３と、ＤＭＡＣ２のＤＲＥＱアダプタ３イ
ンタフ工−ス部の詳細ブロック図を第５図に示す。図に
付しである番号の内、第１図と共通のものについては同
一部分である事を示している。ＤＲＥＱ信号８−１〜ｎ
は同期化回路５１で同期化され内部論理信号として使わ
れる。この同期化されたＤＲＥＱ信号は論理和回路５２
でオアされＢＵＳＲＥＱ信号１２の元となる。他方、プ
ライオリティ判定回路５３に入力されてプライオリティ
を判定される。プライオリティ判定後、エンコーダ５４
でエンコードされる。タイミング制御回！！５５及びＤ
ＡＣＫ制御回路５６により、前に説明したタイミングで
制御が行なわれる。ＤＭＡＣ２はコード化したチャネル
番号をラッチ５７で受取り、デコーダ５８を介して制御
回路５９に伝える。
本実施例によれば、多チャネルのＤＭＡ制御を少ないピ
ン数のＬＳｉパッケージで実現できる効果がある。具体
的には、チャネル番号を２進ｎ桁にエンコードしたとし
て、８チヤネルでは、ＤＲＥＱ信号８，８本とＤＡＣＫ
信号９．８本の計１６本が、ＤＭＡ起動信号１２とＤＭ
Ａレディ信号１３及びチャネルコード信号１４．３本の
合計５本となる。
ン数のＬＳｉパッケージで実現できる効果がある。具体
的には、チャネル番号を２進ｎ桁にエンコードしたとし
て、８チヤネルでは、ＤＲＥＱ信号８，８本とＤＡＣＫ
信号９．８本の計１６本が、ＤＭＡ起動信号１２とＤＭ
Ａレディ信号１３及びチャネルコード信号１４．３本の
合計５本となる。
ＤＭＡＣ２がＣＰＵＩと同−ＬＳｉチップに内蔵されて
いる場合においては、Ｒ／Ｗ制御信号１５と４゜ アドレス有効信号１６はＣＰＵＩとＤＭＡＣ２で共通に
使用可能である。
いる場合においては、Ｒ／Ｗ制御信号１５と４゜ アドレス有効信号１６はＣＰＵＩとＤＭＡＣ２で共通に
使用可能である。
本発明によれば、多チャネルの競合可能なりＭＡ制御を
少ないピン数のＬＳＩパッケージで実現する事が可能に
なるという効果があり、多チャネルのＤＭＡ制御を少な
いピン数の安価なＬＳＩで行なえる事により、情報処理
システムを安価に提供できる効果がある。
少ないピン数のＬＳＩパッケージで実現する事が可能に
なるという効果があり、多チャネルのＤＭＡ制御を少な
いピン数の安価なＬＳＩで行なえる事により、情報処理
システムを安価に提供できる効果がある。
また、現在の技術で最高のピン数のＬＳｉでパッケージ
を用いると、現在の技術で最高のチャネル数のＤＭＡコ
ントローラを提供できる効果がある。
を用いると、現在の技術で最高のチャネル数のＤＭＡコ
ントローラを提供できる効果がある。
さらに、ＤＭＡバスサイクル時間を任意に延長すること
ができるので必要なりＭＡババスイクル時間の変化に容
易に対応できる効果がある。
ができるので必要なりＭＡババスイクル時間の変化に容
易に対応できる効果がある。
第１図は本発明の一実施例のシステム構成ブロック図、
第２図は本発明によるＤＭＡ起動シーケンスを示したフ
ローチャート、第３図は本発明による単一のＤＭＡサイ
クルのタイミングチャート、第４図は本発明による連続
ＤＭＡサイクルのタイミングチャート、第５図はＤＲＥ
Ｑアダプタ３の詳細ブロック図である。 １・・・ＣＰＵ、 ２・・・ＤＭＡＣ５ ３・・ＤＲＥＱアダプタ、 ７・・・■○装置、 １２・・・ＤＭＡ起動信号。 １３・・ＤＭＡレディ信号、 １４・・・チャネルコード信号。 第 目
第２図は本発明によるＤＭＡ起動シーケンスを示したフ
ローチャート、第３図は本発明による単一のＤＭＡサイ
クルのタイミングチャート、第４図は本発明による連続
ＤＭＡサイクルのタイミングチャート、第５図はＤＲＥ
Ｑアダプタ３の詳細ブロック図である。 １・・・ＣＰＵ、 ２・・・ＤＭＡＣ５ ３・・ＤＲＥＱアダプタ、 ７・・・■○装置、 １２・・・ＤＭＡ起動信号。 １３・・ＤＭＡレディ信号、 １４・・・チャネルコード信号。 第 目
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵと、ＤＭＡ転送要求を行なう複数のＩＯ装置
と、ＤＭＡ転送時のデータのソースおよびディスティネ
ーションとなるべきメモリより成る情報処理装置におい
て、 起動するＤＭＡチャネルを信号線からコード情報として
受けとる機能を有するＤＭＡコントローラと、複数のＤ
ＭＡリクエスト信号およびＤＭＡアクノリッジ信号を調
停するＤＭＡリクエストアダプタ（ＤＲＥＱアダプタ）
とを設け、上記ＤＭＡコントローラは、該ＤＲＥＱアダ
プタが該ＤＭＡコントローラにＤＭＡサイクルの起動を
要求するＤＭＡ起動信号と、該ＤＭＡコントローラが、
該ＤＭＡ起動信号を正常に受付けられる状態にある事を
該ＤＲＥＱアダプタに通知するＤＭＡレディ信号を用い
てＤＭＡ転送バスサイクルの起動制御を行なう機能と、
ＤＭＡ転送バスサイクル開始前に必ず変化するアドレス
有効信号等及びＤＭＡ転送バスサイクル終了前に必ず変
化するリード／ライト制御信号線等を用いてＤＭＡ転送
バスサイクル時間を制御する機能とを備えることを特徴
とするＤＭＡ制御方式。 ２、ＣＰＵと、ＤＭＡ転送要求を行なう複数のＩＯ装置
と、ＤＭＡ転送時のデータのソースおよびディスティネ
ーシヨンとなるべきメモリを持ち 起動するＤＭＡチャネルを信号線からコード情報として
受けとる機能を有するＤＭＡコントローラと、複数のＤ
ＭＡリクエスト信号およびＤＭＡアクノリッジ信号を調
停するＤＭＡリクエストアダプタ（ＤＲＥＱアダプタ）
とを設け、上記ＤＭＡコントローラは、該ＤＲＥＱアダ
プタが該ＤＭＡコントローラにＤＭＡサイクルの起動を
要求するＤＭＡ起動信号と、該ＤＭＡコントローラが、
該ＤＭＡ起動信号を正常に受付けられる状態にある事を
該ＤＲＥＱアダプタに通知するＤＭＡレディ信号を用い
てＤＭＡ転送バスサイクルの起動制御を行なう機能と、
ＤＭＡ転送バスサイクル開始前に必ず変化するアドレス
有効信号等及びＤＭＡ転送バスサイクル終了前に必ず変
化するリード／ライト制御信号線等を用いて、ＤＭＡコ
ントローラがＤＭＡ転送バスサイクル時間を制御する事
を機能とを備えることを特徴とするＤＭＡ制御の機能を
有する情報処理装置。 ３、上記メモリから、ＣＰＵ、ＤＭＡコントローラおよ
びＤＲＥＱアダプタに、ＤＭＡバスサイクル時間の延長
要求を通知するバスサイクル延長要求信号線を設けたこ
とを特徴とする請求項１記載のＤＭＡ制御方式、または
、請求項２記載の情報処理装置。 ４、ＤＭＡ制御するＩＯ装置の識別コードを入力するピ
ンと、入力された該識別コードをデコードした結果に基
づいてＩＯ装置をＤＭＡ制御するＤＭＡコントローラを
含むことを特徴とするＬＳＩ。 ５、複数のＤＭＡリクエスト信号を調停し、ＤＭＡアク
ノリッジ信号を制御するＤＲＥＱアダプタを、ＤＭＡ要
求を行うＩＯ装置とＤＭＡコントローラとの間に設け、
起動するＤＭＡチャネルをコード化情報としてＤＭＡコ
ントローラに認識させる構成とすることを特徴とするＤ
ＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902190A JPH03225458A (ja) | 1990-01-31 | 1990-01-31 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902190A JPH03225458A (ja) | 1990-01-31 | 1990-01-31 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225458A true JPH03225458A (ja) | 1991-10-04 |
Family
ID=11987822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1902190A Pending JPH03225458A (ja) | 1990-01-31 | 1990-01-31 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225458A (ja) |
-
1990
- 1990-01-31 JP JP1902190A patent/JPH03225458A/ja active Pending
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