JPH03225459A - 制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、ＭＰＵの制御下で動作する少なくとも複数の
処理部を有する制御回路に係り、特にプリンタその他の
画像形成装置に組込まれる画像データ制御回路として好
適に適用される制御回路に関する。

［従来の技術］ 従来より、第９図に示すような装置構成を採るプリンタ
その他の画像形成装置に組込まれる画像データ制御回路
は公知であり、その構成を簡単に説明するに、１はマイ
クロプロセッサ（ＭＰＵ）　２の制御下に各種デバイス
の信号の収受を行なうシステムパスラインで、該パスラ
インｌ上に、ＭＰＵ２、阿ＰＵ動作用のプログラムが格
納されているＲＯＭ３、前記プログラム動作用若しくは
ユーザ作成フォントその他の各種データを格納する作業
ＲＡＭ４、フォントデータが格納されているフォントＲ
ＯＭ５、該ＲＯＭより読み出された文字フォントを回転
、縮小、若しくは拡大させながらビデオＲＡＭ９に展開
させるビデオ制御部６、ホストコンピュータよりのデー
タ収受を行なうインターフェース７、ＭＰＵ２とエンジ
ン制御部８間のコミニュケーションを行なうインタフェ
ース８ａ等が接続されており、ホストコンピュータｌＯ
より取入れた画像情報に基づいてフォントＲＯＭ５より
読み出した文字フォントをビデオ制御部６を介してビデ
オＲＡＭｅ上にドツト状に展開した後、該展開されたビ
デオデータを制御部１１によりシリアル変換しながらエ
ンジン制御部８側に転送可能に構成されている。

「発明が解決しようとする技術的課題Ｊ従って前記装置
においては前記システムパスラインｌを介して、ホスト
コンピュータ１０とのインターフェース処理、ページ記
述リスト作成処理、ビデオメモリ展開処理、ビデオイン
ターフェース処理、モニター処理等の各種画像処理を１
つのＭＰＵ２で行なっている為に、必然的にＭＰＵ２の
煩雑化につながり高速化に限界があるとともに、全ての
動作が１つのシステムパスライン１を介してアクセス動
作が行なわれるために、前記処理の内ボトムネックにな
る処理があれば、ＭＰＵ２の高速化を図っても処理速度
が上がらない。

かかる欠点を解消する為に、ＭＰＵ２の基準クロックを
変更して動作周波数を上げるか、ＭＰＵのバス幅を１６
ビツトｌ’ｌＰＵから３２ビツト変更する事も考えられ
るが、このように構成するとハードウェアやソフトウェ
アの変更を必要としコストアップにつながるのみならず
、あらたに処理デバイスを付加する場合にその全体ソフ
トも変更しなければならない等、汎用性に欠ける。

本発明はかかる従来技術の欠点に鑑み、前記システムパ
スラインを介する処理部相互間のアクセス動作を極力少
なくし、複数の処理部が並行して前記処理動作を行える
ようにし、これにより前記ＭＰＵの基準クロックを高速
化することなく容易に処理速度の高速化を達成し得る制
御回路を提供する事を目的とする。

又本発明はシステムの拡張若しくは変更を、容易に対処
可能な汎用性を有する制御回路を提供することを目的と
する。

「課題を解決する為の技術手段」 本発明は、例えば第１図に示すように、−のＭＰＵで全
体システムを制御することなく、夫々各処理ブロックＡ
・・・毎にＭＰＵを組込んでブロック化し、夫々のブロ
ックＡ・・・内で閉鎖ルーチン的に処理動作を行うと共
に、該夫々の処理ブロックＡ・・・の処理動作に必要な
各種データを格納する共有メモリブロックＤを設け、前
記複数の処理ブロックＡ・・・と共有メモ９０間をこれ
らを共有バスＦを介して互いにアクセス可能に構成し、
前記処理ブロックＡ・・・間で若しくは該処理′ブロッ
クＡ・・・と共有メモ９０間でデータの収受を行う際に
のみ、共有バスＦを介してアクセス可能にした点にある
。

かかる構成によれば、−のＭＰＵ１２で全体システムを
制御することなく、夫々各処環部毎にＭＰＵを組込んで
ブロックＡ・・・化し、夫々のブロックＡ・・・内で閉
鎖ルーチン的に処理動作を行う事により、複数の処理ブ
ロックＡ・・・が並行して前記処理動作を行えるように
すると共に、前記システムパスラインを介する処理ブロ
ックＡ・・・相互間のアクセス動作を極力少なくし、こ
れにより前記ＭＰＵの基準クロックを高速化することな
く容易に処理速度の高速化を達成することが出来る。

この場合前記各処理動作時にはホストコンピュータ１０
側若しくは他の処理ブロックＡ・・・より、データの収
受を行う必要があり、この為前記処理ブロックＡ・・・
相互間の交信では、前記データの収受の為に他のブロッ
クＡ・・・に割込み動作をかけねばならずＭＰＵ制御が
煩雑化するのみならず、その間該ブロックＡ・・・の処
理動作が中断し処理速度の遅延を招く。

そこで本発明は第３図に示すように各ブロックＡ・・・
毎若しくは各ブロックＡ・・・間の通信エリアとともに
、ホストコンピュータ１０よりのデータ等を格納するエ
リアを有する、いわゆる伝言板として機能し得る共有メ
モリＤを設け、これにより前記欠点の解消を図っている
。

又このように構成すると、前記共有バスＦは接続される
側の各処理ブロックＡ・・・に属していないために、電
源立上げ時や異常時、バスの調停をうまく行わないと、
デッドロックが発生してしまう場合がある。そこで前記
共有バスＦのアクセス状態を把握する監視ブロックＥを
前記各ブロックＡ・・・と別異に設けるのがよい。

尚、前記共有バスＦは１のみに限定されることなく第２
図に示すように、例えばホストコンピュータ１０側とデ
ータのやり取りを行う側をメイン共有バスＦｌとし、一
方プリンタエンジン側とデータのやり取りを行う側をサ
ブ共有バスＦ２とし、前記共有バスＦを複数設けること
により前記効果を一層増大させることが可能であるが、
この場合は前記共有バスＦｌ、Ｆ２夫々に伝言板として
の前記共有メモリＤｉ、Ｄ２が必要になる。

又、前記各ブロックＡ・・・は夫々独立したボード２Ｏ
Ａ・・・とじて構成し、一方共有バスＦはコネクタ３１
を有するマザーボード３ｏ上に配置し、両者間を前記コ
ネクタ３１を介して接続可能に構成する事により、製造
組み立て及びメインテナンスが一層容易になると共に、
前記処理ブロックＡ・・・等を適宜交換させることによ
りシステムの改変改良も容易である。

「実施例」 以下、図面に基づいて本発明の実施例を例示的に詳しく
説明する。但しこの実施例に記載されている構成部品の
寸法、材質、形状、その相対配置などは特に特定的な記
載がない限りは、この発明の範囲をそれのみに限定する
趣旨ではなく単なる説明例に過ぎない。

第１図は本発明の実施例に係るページプリンタに組込ま
れる画像データ生成回路で、共有バス監視ブロックＥと
共有メモリブロックＤとが接続されている共有バスＦ上
に、インターフェース機能を有する処理ブロックＡ、ペ
ージ記述リスト作成機能を有する処理ブロックＢ、及び
エンジン制御用処理ブロックＧと接続されているビデオ
データ制御用処理ブロックＣの各処理ブロックＡ・−・
が、夫々前記共有メモリブロックＤとアクセス可能に接
続されている。

尚、Ｈは前記制御ブロックよりの制御信号に基づいてプ
リント状態を表示する表示部である。

そして前記インタフェース用処理ブロックＡは、第４図
に示すように、ブロック内の制御動作を行うＭＰＵとア
クセス可能に、ＭＰＵパスライン１９を介してプログラ
ムＲＯＭＩ　３、作業ＲＡＭ１４とともに、ドライバレ
シーバ１５／Ｒ５２３２Ｃを介してホストコンピュータ
ｌＯよりのデータの収受を行う通信制御デバイス１６と
、共有バスＦに接続するために必要なプロトコイル制御
を行うバスインターフェースユニット１７とからなる。

又前記処理ブロックＢは、第５図に示すように、ページ
記述リスト作成を行うＭＰＵとアクセス可能に、ＭＰＵ
パスライン１９を介して前記プログラムＲＯＭ１３、作
業ＲＡＭ１４、バスインターフェースユニット１７とと
もに、リスト出力データのアドレス計算の高速化を図る
ために演算器を設けている。

ビデオデータ制御ブロックＣは、ビデオメモリ展開処理
とビデオインタフェース処理を行うもので、第６図に示
すように、ＭＰＵとアクセス可能に、ＭＰＵパスライン
１９を介して前記プログラムＲＯＭ　１３、作業ＲＡＭ
１４、フォントＲＯＭ２２、バスインターフェースユニ
ット１７とともに、前記従来技術と同様に、ビデオ制御
部２３、エンジンインターフェース２４等が接続されて
おり、前記ビデオ制御部２３を介してビデオＲＡＭ２５
上にドツト状に展開されたビデオデータを制御部２６に
よりシリアル変換しながらエンジン制御用ブロックＧ側
に転送可能に構成している。

共有バスＦは従来のシステムパスラインと同様に、夫々
３２ビツトのアドレスバスとデータバスとともに、該デ
ータバス等の制御を行なうコントロールバスからなる。

コントロールバスには公知の様に、ＡＳ、ＤＳＯ，ＤＳ
Ｌ。

ＬＷＯＲＤ、　Ｒ／Ｗ、　ＢＥＲＲ，ＤＴＡＣＫ、　５
ＹＳＣＬＫ、　ＲＥＳＥＴ、　Ｉ　ＲＥＱＯ−７，ＩＡ
ＣＫ、ＢＲ，ＢＧ、ＢＧＡ、からなる各種信号ラインを
有するが、これらの信号の機能に付いては公知の為その
説明を省略する。

監視ブロックＥは、前記共有バスＦのアクセス状態を把
握するもので、バスアービトレーション、システムリセ
ット出力機能、システムクロック出力機能、バスエラー
検出機能、バスターミネーション等の機能を有す。

共有メモリブロックＤは、例えば第７図に示すように、
システムコンフィグレーションエリアと各ブロックＡ・
・・通信エリア、ホストコンピュータ１０データ格納エ
リア、及びページ記述リストエリアからなり、夫々各エ
リアに対応するＲＡＭデバイスとＥＦＲＯＭとの組合せ
からなる。　尚、システムコンフィグレーションエリア
は、各ブロックＡ・・・の個数、各通信エリアのアドレ
ス、ホストコンピュータ１０のアドレス、ページ記述リ
ストのアドレス、等が記されてお′す、ＥＦＲＯＭで構
成されている。

又各ブロックＡ・・・の通信エリアは、各ブロックＡ・
・・間が通信するのに必要なエリアで、伝言板の役目を
する。

次にかかる実施例の動作を簡単に説明するに、先ず各処
理ブロックＡ・・・側で共有メモリＤからシステムコン
フィグレーションを読み込み、各ブロックＡ・・・の通
信エリアのアドレス、ホストコンピュータｌＯのアドレ
ス等を認識する。

次にホストコンピュータＩＯよりＲ５２３２Ｃを介して
処理ブロックＡ・・・１内に画像情報を取込み、該処理
ブロックＡ・・・内でデータ処理を行なった後、共有バ
スＦを介して該画像情報を共有メモリＤ内のホストコン
ピュータ１０データエリア内に書込む。以下処理ブロッ
クＡ・・・１では前記動作を繰り返す。

処理ブロックＢでは、共有バスＦを介して共有メモリＤ
内のホストコンピュータ１０のデータを読み込み、ペー
ジ記述リストを作成処理した後、該記述リストを共有メ
モリＤ内の前記エリアに書込む。

次に処理ブロックＣでは前記共有メモリＤより記述リス
トを読み込み、′該ブロックＡ・・・内のビデオメモリ
にドツト展開した後、該展開されたビデオデータを制御
部２６によりシリアル変換しながらビデオインタフェー
ス２７を介してエンジン制御部側に転送する。

以下各処理ブロックＡ・・・毎に前記動作を繰り返す。

さて本実施例に係る制御回路の機械的構成は、第３図に
示すように、前記各ブロックＡ・・・を構成するデバイ
スを一体的に組込んだボード２ＯＡ・・・と、該ボード
２０Ａ・・・を並列して多数枚収納する断面コの字状に
形成したマザーボード３０からなり、そして前記マザー
ボード３０は、その上下両壁面上に設けた溝３１に沿っ
て前記ボード２０Ａ・・・が並列して収納可能に構成す
ると共に、その奥側に位置する壁面上に、ボード端子部
２１と対応する箇所に夫々コネクタ３２を設けると共に
、該コネクタ３２同士を共有バスＦにより連設させてい
る。

この結果前記各処理ブロックＡ・・・を構成するボード
は標準化が可能であると共に、該ボート交換により容易
にシステムの改変が可能である。

さて前記処理ブロックＡ・・・内にはいずれもＭＰＵが
組込まれている為に、共有メモリＤ内にデータの書込み
若しくは読み込みを行なう以外は共有バスＦを使用せず
その競合は少ないが、必要に応じて前記共有バスＦを更
にもう一つ設ける事により一層前記効果が増加する。

第２図はその実施例を示すブロック図で、処理ブロック
ＣＩ、（１：２に、ページ記述リスト作成と、ビデオメ
モリ展開、ビデオインタフェース処理、デイスプレィ処
理を行なうようにデイバイスを組込むと共に、前記処理
ブロックＣＩ、Ｃ２に第１の共有バスＦ１と共に、該ブ
ロックＣＩ　、　Ｃ２を接続する第２の共有バスＦ２を
設け、該共有バスＦ２に、共有バス監視ブロックＥ、共
有メモリブロックＤ２、及びエンジン制御ブロックＧを
接続する。尚、３５は共有バスＦ１に接続されているフ
ォントＲＯＭである。

処理ブロックＣＩ　、　Ｃ２は例えば第７図に示すよう
に、前記共有バスＦに接続する為に必要なプロトコイル
を制御するバスインタフェースユニット１７Ａ、１７Ｂ
を、接続すべぎ共有バスＦに対応させて複数設ける。

又、共有メモリＤと監視ブロックＥについても前記各共
有バスＦ毎に設ければよい。

Ｆ効果ｊ 以上記載した如く本発明によれば、複数の処理ブロック
間のアクセス動作を共有メモリを介して行なう事により
、該処理ブロックが夫々並行して処理動作を行う事がで
き、これにより前記ＭＰＵの基準クロックを高速化する
ことなく容易に処理速度の高速化を達成し得る。

又本発明は前記各ブロックを夫々独立したボードとして
構成しつつ該ボード同士を共有バスを有するマザーボー
ド上に装着する事により、製造組み立て及びメインテナ
ンスが一層容易になると共に、前記処理ブロック等を適
宜交換させることによりシステムの改変改良も容易に行
ない得、汎用性を有する制御回路を提供することができ
る。

【図面の簡単な説明】

第１図及び第２図はいずれも本発明の実施例に係るプリ
ンタに組込まれた画像制御回路を示す全体システム図、
第３図はその機械的構成を示す概要図、第４図乃至第８
図は前記回路に組込まれる各ブロックの内部構成を示す
デバイス配置図である。 第９図は従来技術に係る画像制御回路を示す全体システ
ム図である。

Claims (1)

1. 【特許請求の範囲】 １）ＭＰＵの制御下で動作する少なくとも複数の処理部
   を有する制御回路において、 夫々個別にＭＰＵが組込まれ、該ＭＰＵの制御下で所定
   の処理動作を行なう複数の処理ブロックと、該夫々の処
   理ブロックの処理動作に必要な各種データ格納する共有
   メモリブロックを設け、前記複数の処理ブロックと共有
   メモリ間を共有バスを介して互いにアクセス可能に構成
   すると共に、該共有バスのアクセス状態を前記各ブロッ
   クと別異の監視ブロックにより把握可能に構成した事を
   特徴とする制御回路 ２）前記処理ブロックの一部若しくは全部を複数の共有
   バスに接続させると共に、該共有バス夫々に、前記該夫
   々の処理ブロックの処理動作に必要な各種データを格納
   する共有メモリブロックを設けたことを特徴とする請求
   項１）記載の制御回路３）前記各ブロックを夫々独立し
   たボードとして構成し、一方前記共有バスをコネクタを
   有するマザーボード上に配置し、両者間を前記コネクタ
   を介して接続可能に構成した請求項１）記載の制御回路