JPH0322561A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0322561A JPH0322561A JP15587889A JP15587889A JPH0322561A JP H0322561 A JPH0322561 A JP H0322561A JP 15587889 A JP15587889 A JP 15587889A JP 15587889 A JP15587889 A JP 15587889A JP H0322561 A JPH0322561 A JP H0322561A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
半導体装置に使用される半導体層よりなる抵抗体及びそ
の製造方法の改良に関し、
抵抗体の上層部に、配線等の金属層が形成されていると
いないとにか\わらず、熱処理による抵抗値の低下が一
様であって、抵抗値の変動にばらつきが生じないような
抵抗体とその製造方法とを提供することを目的とし、
パターニングされた半導体層よりなる抵抗体上に、絶縁
膜を介して形成された金属層を有する半導体装置をもっ
て構威される。[Detailed Description of the Invention] [Summary] Regarding the improvement of a resistor made of a semiconductor layer used in a semiconductor device and a method for manufacturing the same, it is necessary to form a metal layer such as a wiring in the upper layer of the resistor. However, the object of the present invention is to provide a resistor and a method for manufacturing the same, in which the resistance value decreases uniformly due to heat treatment and there is no variation in resistance value, and a patterned semiconductor layer. The semiconductor device includes a metal layer formed on a resistor made of the above, with an insulating film interposed therebetween.
本発明は、半導体装置に使用される半導体層よりなる抵
抗体及びその製造方法の改良、特に、熱処理工程におい
て抵抗値の変動にばらつきが生じないようにする改良に
関する。The present invention relates to improvements in a resistor made of a semiconductor layer used in a semiconductor device and a method for manufacturing the same, and particularly to an improvement in preventing variations in resistance value from occurring during a heat treatment process.
半導体装置においては、絶縁膜上に半導体層を形成し、
これをパターニングして抵抗体を形成する手法が汎く使
用されている。その理由は、半導体層はCVD法等を使
用して絶縁膜上に容易に形成することができ、また、多
層化が容易で、半導体素子の縮小化に有効であることと
、P−N接合がなく、寄生容量が小さいので半導体装置
の動作速度を速くすることができるという長所を有する
からである。従来技術に係る抵抗体の製造方法について
、以下に説明する。In a semiconductor device, a semiconductor layer is formed on an insulating film,
A method of patterning this to form a resistor is widely used. The reason for this is that the semiconductor layer can be easily formed on an insulating film using the CVD method, etc., and that it is easy to form multiple layers, which is effective in reducing the size of semiconductor devices, and that the P-N junction This is because the semiconductor device has the advantage that the operating speed of the semiconductor device can be increased because the parasitic capacitance is small. A method for manufacturing a resistor according to the prior art will be described below.
第9図参照
基板1上に形成された二酸化シリコン層2上に、CVD
法等を使用して多結晶シリコン層3を形成し、例えばボ
ロン等の不純物を加速エネルギー35KeV、ドーズ量
8 X 1 0 ′3/ cm2をもってイオン注入す
る。Refer to FIG. 9. On the silicon dioxide layer 2 formed on the substrate 1, CVD
A polycrystalline silicon layer 3 is formed using a method or the like, and impurities such as boron are ion-implanted at an acceleration energy of 35 KeV and a dose of 8.times.10'3/cm2.
第10図参照
フォトリソグラフィー法を使用し、多結晶シリコン層3
をパターニングして抵抗体31を形成し、次いで、CV
D法等を使用して全面に二酸化シリコン膜4を2, O
O O人厚程度に形成する。Using the photolithography method as shown in FIG. 10, polycrystalline silicon layer 3 is
is patterned to form a resistor 31, and then CV
A silicon dioxide film 4 is deposited on the entire surface using the D method or the like.
OO Form to about the thickness of a person.
第11図参照
フォトリソグラフィー法を使用し、二酸化シリコン膜4
をパターニングしてコンタクトホール5を形成し、コン
タクト補償を目的として、ボロン等の不純物を加速エネ
ルギー35KeV、ドーズ量I X 1 0 ”/cm
”をもってイオン注入する。Using the photolithography method as shown in FIG. 11, the silicon dioxide film 4 is
A contact hole 5 is formed by patterning, and impurities such as boron are applied at an acceleration energy of 35 KeV and a dose of I x 10''/cm for the purpose of contact compensation.
” to implant ions.
第12図参照
スパッタ法等を使用してアルξニウム層を形成し、これ
をパターニングして配線6を形成した後、CVD法等を
使用して全面にPSG膜7を形成する。Refer to FIG. 12. After forming an aluminum layer using a sputtering method or the like and patterning this to form a wiring 6, a PSG film 7 is formed on the entire surface using a CVD method or the like.
ところで、上記のようにして形成された抵抗体は、その
後になされる熱処理工程によって、その抵抗値が変動す
るという問題がある。However, the resistor formed as described above has a problem in that its resistance value fluctuates due to a heat treatment process performed thereafter.
第8図参照
第8図は、抵抗体の抵抗値が熱処理前と熱処理後とで、
どのように変化するかを示すグラフである。図中にAを
もって示すグラフは、熱処理前の抵抗体の不純物ドーズ
量とシート抵抗との関係を示す。この抵抗体を熱処理す
ると、抵抗体の上層部に金属層が形成されていない場合
には、そのシート抵抗値は第8図にBをもって示すグラ
フのように変化するが、抵抗体の上層部に金属層が形成
されている場合には、そのシート抵抗値は第8図にCを
もって示すグラフのように大きく変化し、不純物ドーズ
量が少ない抵抗体ほど変化の割合が大きい。このように
、金属層の有無によって、熱処理後の抵抗体の抵抗値の
変化量にばらつきが生ずることは、半導体装置の信頼性
、性能の安定化の面から好ましくない。See Figure 8. Figure 8 shows the resistance value of the resistor before and after heat treatment.
It is a graph showing how it changes. The graph indicated by A in the figure shows the relationship between the impurity dose and sheet resistance of the resistor before heat treatment. When this resistor is heat-treated, if no metal layer is formed on the upper layer of the resistor, its sheet resistance value changes as shown in the graph indicated by B in FIG. When a metal layer is formed, the sheet resistance value changes greatly as shown in the graph shown by C in FIG. 8, and the rate of change is larger for a resistor with a smaller impurity dose. This variation in the amount of change in the resistance value of the resistor after heat treatment due to the presence or absence of the metal layer is undesirable from the standpoint of reliability and stabilization of performance of the semiconductor device.
本発明の目的は、この欠点を解消することにあり、二つ
の独立した目的を有する。The purpose of the present invention is to overcome this drawback and has two independent objectives.
第1の目的は、抵抗体の上層部に、配線等の金属層が形
成されているといないとにか\わらず、熱処理による抵
抗値の低下が一様であって、抵抗値の変動にばらつきが
生しないような抵抗体を提供することにある。The first purpose is to ensure that the resistance value decreases uniformly due to heat treatment, regardless of whether a metal layer such as wiring is formed on the upper layer of the resistor, and that the resistance value does not fluctuate. It is an object of the present invention to provide a resistor that does not cause variations.
第2の目的は、前記の抵抗体の製造方法を提供すること
にある。A second object is to provide a method for manufacturing the above-mentioned resistor.
〔課題を解決するための手段]
上記二つの目的のうち、第1の目的は、パターニングさ
れた半導体層よりなる抵抗体(31)上に、絶縁膜(7
)を介して形成されたダミー金属層(9)を有する半導
体装置によって達威される。[Means for Solving the Problems] Of the above two objectives, the first objective is to form an insulating film (7) on a resistor (31) made of a patterned semiconductor layer.
) is achieved by a semiconductor device having a dummy metal layer (9) formed through the dummy metal layer (9).
上記二つの目的のうち、第2の目的は、絶縁物層(2)
上に半導体層(3)を形成し、この半導体1!(3)を
パターニングして抵抗体(31)を形成し、この抵抗体
(31)上に絶縁膜(7)を形成し、少なくとも前記の
抵抗体(31)上にダミー金属層(9)を形成し、その
後熱処理を施す工程を有する、半導体装置の製造方法に
よって達成される。Of the above two purposes, the second purpose is to
A semiconductor layer (3) is formed on top of the semiconductor layer (3), and this semiconductor 1! (3) is patterned to form a resistor (31), an insulating film (7) is formed on this resistor (31), and a dummy metal layer (9) is formed on at least the resistor (31). This is achieved by a method for manufacturing a semiconductor device, which includes the steps of forming the semiconductor device and then performing heat treatment.
〔作用〕
抵抗体の上層部に金属層が形成されている場合に、熱処
理によって抵抗値が大きく変動するのは、金属層や金属
層と抵抗体との間に介在する絶縁物層中に含まれている
水素が、高温において抵抗体の中に拡散するためと考え
られる。[Function] When a metal layer is formed on the upper layer of the resistor, the resistance value changes greatly due to heat treatment due to the presence of the metal layer or the insulating layer interposed between the metal layer and the resistor. This is thought to be because the hydrogen contained in the resistor diffuses into the resistor at high temperatures.
本発明に係る半導体装置及びその製造方法においては、
抵抗体の上層部に配線等の金属層が形戒されていない抵
抗体の上層部にダミーの金属層を形成し、熱処理工程に
おいてすべての抵抗体に一様に水素が拡散するようにし
て、抵抗値の変動のばらつきが発生しないようにするも
のである。なお、一旦、抵抗体に水素が飽和されると抵
抗値は安定し、その後の熱処理工程によって変動するこ
とはなくなる。In the semiconductor device and the manufacturing method thereof according to the present invention,
A dummy metal layer is formed on the upper layer of the resistor where there is no metal layer such as wiring on the upper layer of the resistor, and hydrogen is uniformly diffused into all the resistors during the heat treatment process. This is to prevent variations in resistance value from occurring. Note that once the resistor is saturated with hydrogen, the resistance value becomes stable and does not change due to the subsequent heat treatment process.
以下、図面を参照しつ\、本発明の二つの実施例に係る
抵抗体の製造方法について説明する。Hereinafter, methods for manufacturing resistors according to two embodiments of the present invention will be described with reference to the drawings.
』1」舛
第2図参照
基板1上に形成された二酸化シリコン層2上に、CVD
法等を使用して多結晶シリコン層3を形成し、例えばボ
ロン等の不純物を打ち込みエネルギー35KeV、ドー
ズ量8 x 1 0 ”/cm”をもってイオン注入す
る。'1' Refer to Figure 2. On the silicon dioxide layer 2 formed on the substrate 1, CVD is applied.
A polycrystalline silicon layer 3 is formed using a method or the like, and impurities such as boron are ion-implanted with an energy of 35 KeV and a dose of 8 x 10 ''/cm''.
第3図参照
フォトリソグラフィー法を使用し、多結晶シリコン層3
をバターニングして抵抗体31と32とを形成する。次
いで、CVD法等を使用して全面に二酸化シリコン膜4
を形成し、フォトリソグラフィー法を使用してこれをバ
ターニングしてコンタクト窓5を形成し、コンタクト補
償を目的として、不純物ボロン等を打ち込みエネルギー
35KeV、ドーズ量I X 1 0 ”/CI”をも
ってイオン注入した後、スパッタ法等を使用して全面に
アルξニウム層を形成し、フォトリソグラフィー法を使
用してこれをパターニングして配線6を形成する。こ\
で、抵抗体32の上層には配線6よりなる金属層が形成
されているが、抵抗体31の上層には金属層が形成され
ていないものとする。Using the photolithography method shown in FIG.
are patterned to form resistors 31 and 32. Next, a silicon dioxide film 4 is formed on the entire surface using a CVD method or the like.
This is patterned using a photolithography method to form a contact window 5, and for the purpose of contact compensation, an impurity such as boron is implanted with ions at an energy of 35 KeV and a dose of I x 10 ''/CI''. After the implantation, an aluminum ξ layer is formed on the entire surface using a sputtering method or the like, and this is patterned using a photolithography method to form the wiring 6. child\
Here, it is assumed that a metal layer made of wiring 6 is formed on the upper layer of the resistor 32, but no metal layer is formed on the upper layer of the resistor 31.
第4図参照
CVD法等を使用してPSG膜7を形成した後、SOG
を塗布してこれをエッチバックし、段差部にSOG層8
を形成して表面を平坦化する。Refer to FIG. 4 After forming the PSG film 7 using the CVD method etc., the SOG film 7 is
was applied and etched back, and a SOG layer 8 was applied to the step part.
to flatten the surface.
第1図参照
スバッタ法等を使用してアルミニウム層を形成し、フォ
トリソグラフィー法を使用してこれをバターニングし、
上層にアルミニウム配線が形成されていない抵抗体31
の上層にダミーのアルミニウム金属層9を形成し、次い
で、CVD法等を使用して全面にP S GIIIIO
を形成する。このダ5一のアルミニウム金属層9は、他
の配線、例えば、他の信号用配線、電源用アル果ニウム
配線等とは電気的に接続されていない。Refer to Fig. 1. Form an aluminum layer using a spatter method or the like, pattern it using a photolithography method,
Resistor 31 with no aluminum wiring formed on the upper layer
A dummy aluminum metal layer 9 is formed on the upper layer, and then the entire surface is coated with P S
form. The aluminum metal layer 9 of this layer 5 is not electrically connected to other wiring, for example, other signal wiring, aluminum wiring for power supply, etc.
1じI烈
第5図参照
第1例においては、上層にアルごニウム配線が形成され
ていない抵抗体31の上層部のみにダミーのアルもニウ
ム金属層9を形成したが、第2例においては、アルξニ
ウム金属層9をパターニングすることなく全面に形成す
るものとする。た\′、この場合には、第1層配線6に
接続して第2層配線を形成する時に、下記の工程が必要
である。In the first example, a dummy aluminum metal layer 9 was formed only on the upper layer of the resistor 31 on which no argonium wiring was formed, but in the second example, Assume that the aluminum ξ metal layer 9 is formed over the entire surface without patterning. However, in this case, the following steps are required when connecting to the first layer wiring 6 and forming the second layer wiring.
第6図参照
アルミニウム金属層9上にCVD法等を使用してP S
GIIIOを形成し、PSG膜10とアルミニウム金
属層9とPSG膜7とをパターニングしてコンタクト用
開口l1を形成する。これにより、ダミーのアル累ニウ
ム金属層9が形成される。Refer to FIG. 6, P S is applied to the aluminum metal layer 9 using CVD method or the like.
GIIIO is formed, and the PSG film 10, aluminum metal layer 9, and PSG film 7 are patterned to form a contact opening l1. As a result, a dummy aluminum metal layer 9 is formed.
第7図参照
CVD法等を使用してPSG膜を形成し、反応性イオン
エッチング法を使用してエッチングをなし、開口1lの
側壁のみにPSG層12を形成する。Referring to FIG. 7, a PSG film is formed using a CVD method or the like, and etched using a reactive ion etching method to form a PSG layer 12 only on the side wall of the opening 1l.
次いで、スバッタ法等を使用して全面にアルSニウム層
を形成し、これをパターニングして第2層配線l3を形
成した後、CVD法等を使用して全面にPSG膜14を
形成する。この第2N配線13が抵抗体31の上に形成
される部分もあれば、他の抵抗体31の上に形成されな
い部分もある。ダ壽一の金属層9を形成した後に、何ら
かの熱処理工程が施される。第2層配線13が形成され
ていてもいなくても、抵抗体31の変動は同等になる。Next, an AlS layer is formed on the entire surface using a spatter method or the like, and this is patterned to form a second layer wiring 13, and then a PSG film 14 is formed on the entire surface using a CVD method or the like. There are parts where this second N wiring 13 is formed on the resistor 31, and there are parts where it is not formed on other resistors 31. After forming the first metal layer 9, some heat treatment step is performed. The fluctuation of the resistor 31 is the same whether or not the second layer wiring 13 is formed.
以上説明せるとおり、本発明に係る半導体装置及びその
製造方法においては、上層部に配線等の金属層が形成さ
れていない抵抗体の上層部にダミーの金属層を形成する
ことによって、熱処理工程において、すべての抵抗体に
金属層からの水素の拡散が一様になされるので、抵抗値
が一様に低 下し、抵抗体の抵抗値の変動のばらつきが
なくなって製造歩留りが向上し、半導体装置の性能が安
定し、信頼性が向上する。As explained above, in the semiconductor device and the manufacturing method of the same according to the present invention, a dummy metal layer is formed in the upper layer of the resistor on which a metal layer such as wiring is not formed in the upper layer. Since hydrogen diffuses uniformly from the metal layer to all resistors, the resistance value decreases uniformly, eliminating variations in the resistance values of the resistors, improving manufacturing yields, and improving semiconductor performance. Device performance becomes stable and reliability improves.
第1図〜第4図は、本発明の第1実施例に係る抵抗体の
製造方法を説明する工程図である。
第5図〜第7図は、本発明の第2実施例に係る抵11
抗体の製造方法を説明する工程図である。
第8図は、抵抗体の不純物ドーズ量とシート抵抗値との
関係を示すグラフで、Aは熱処理前、Bは上層部に金属
層がない場合の熱処理後、Cは上層部に金属層がある場
合の熱処理後のシート抵抗値を示す。
第9図〜第12図は、従来技術に係る抵抗体の製造方法
を説明する工程図である。
1・・・基板、
2・・・絶縁物層(二酸化シリコン層)、3・・・半導
体層(多結晶シリコン層)、31、32・・・抵抗体、
4・・・二酸化シリコン膜、
5・・・コンタクトホール、
6・・・アルミニウム配線(第1層配線)、7・・・絶
縁膜(PSG膜)、
8・・・SOG層、
9・・・アルミニウム金属層・ダミーのアルミニウム金
属層、
12
・PSG膜、
・コンタクト用開口、
・PSG層、
・第2層配線、
・PSG層。1 to 4 are process diagrams illustrating a method for manufacturing a resistor according to a first embodiment of the present invention. 5 to 7 are process diagrams illustrating a method for manufacturing a resistor according to a second embodiment of the present invention. FIG. 8 is a graph showing the relationship between the impurity dose and the sheet resistance value of the resistor. A is before heat treatment, B is after heat treatment without a metal layer on the upper layer, and C is a graph with a metal layer on the upper layer. The sheet resistance value after heat treatment in a certain case is shown. 9 to 12 are process diagrams illustrating a method of manufacturing a resistor according to the prior art. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Insulator layer (silicon dioxide layer), 3... Semiconductor layer (polycrystalline silicon layer), 31, 32... Resistor, 4... Silicon dioxide film, 5 ... Contact hole, 6... Aluminum wiring (first layer wiring), 7... Insulating film (PSG film), 8... SOG layer, 9... Aluminum metal layer/dummy aluminum metal layer , 12 ・PSG film, ・Contact opening, ・PSG layer, ・Second layer wiring, ・PSG layer.
Claims (1)
1)上に、絶縁膜(7)を介して形成されたダミー金属
層(9)を有する ことを特徴とする半導体装置。 [2]絶縁物層(2)上に半導体層(3)を形成する工
程と、 該半導体層(3)をパターニングして抵抗体(31)を
形成する工程と、 該抵抗体(31)上に絶縁膜(7)を形成する工程と、 少なくとも前記抵抗体(31)上にダミー金属層(9)
を形成する工程と、 その後熱処理を施す工程と を有することを特徴とする半導体装置の製造方法。[Claims] [1] A resistor (3) made of a patterned semiconductor layer
1) A semiconductor device characterized by having a dummy metal layer (9) formed thereon via an insulating film (7). [2] A step of forming a semiconductor layer (3) on the insulator layer (2), a step of patterning the semiconductor layer (3) to form a resistor (31), and a step of forming a resistor (31) on the resistor (31). forming an insulating film (7) on at least the resistor (31); and a dummy metal layer (9) on at least the resistor (31).
1. A method of manufacturing a semiconductor device, comprising: a step of forming a semiconductor device; and a step of subsequently performing heat treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15587889A JPH0322561A (en) | 1989-06-20 | 1989-06-20 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15587889A JPH0322561A (en) | 1989-06-20 | 1989-06-20 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322561A true JPH0322561A (en) | 1991-01-30 |
Family
ID=15615481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15587889A Pending JPH0322561A (en) | 1989-06-20 | 1989-06-20 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322561A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956592A (en) * | 1992-08-12 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
-
1989
- 1989-06-20 JP JP15587889A patent/JPH0322561A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956592A (en) * | 1992-08-12 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
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