JPH03225862A - 電源幹線のレイアウト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、集積回路に関し、特に、集積回路の論理機能
を実現する部分に給電を行なう電源幹線のレイアウトに
関するものである。

［従来の技術］ ユーザーが意図する大規模な論理をチップ上で実現する
には、複数個のトランジスタやゲートで構成される基本
セルがチップ全体に敷詰められている形式の敷詰めゲー
トアレイや、セル配置領域と配線領域が自由に設計でき
るスタンダードセルのような、１つ以上の基本セルから
なる１つまた士複数のブロックをチップに配置して構成
する、カスタム志ｊＱ］のＬＳＩ（半導体集積回路）が
丘効である。

しかし、これらは、配線チャネルが可変であり、ブロッ
クの配置も自由であるため、ブロックレイアウト設計後
、電源幹線設計が必要となる。すなわち、より性能のよ
い論理機能を実現するため、ブロック配置の自由度を高
くすると、ブロックのチップ上での配置が論理設計の仕
方によって異なり、配置が規格化されない。このため、
給電を行なう電源幹線も、予め規格化して設定できない
ので、ブロックの配置に合わせて設定する必要がある。

第３図に、上記のようなＬＳＩに対する従来の給電方式
を示す。

第３図において、半導体チップ１には、その内部にある
内部論理部２として、複数のブロック４が配置されてい
る。各ブロック４に対しては、個別電源幹線９により給
電が行なわれる。すなわち、内部論理部２の外周に沿っ
て複数個配置される固定の給電点５から各ブロック４の
配列に対して個別電源幹線９を直接配置することにより
行なっている。

［発明が解決しようとする課題］ 従来、この種のＬＳＩにおける給電、特に、電源幹線の
レイアウトにあっては、第１に、電源幹線の配線経路探
索が困難であるという問題がある。

すなわち、目的のＬＳＩについて、電源幹線を設ける場
合、ブロックレイアウト設計後、内部論理部の周辺に固
定されている、ある給電点からその対辺の給電点を接続
するように、線路を設定して行なう。ところが、この場
合、ブロックの配置、形状、大きさを考慮して、線路を
設定しなければならないため、−直線で結ぶことが容易
でなく、第３図に示す個別電源幹線９のように、どうし
ても折れ曲がった配線となってしまう。このことは、電
源幹線設計を複雑にし、また、折れ曲がった分だけ配線
領域を余分に使用するため一般の論理信号が配線できに
くくなる原因ともなる。

第２に、ＬＳＩ毎に作成する電源幹線設計データ量が多
いことである。折れ曲がった電源幹線は。

折れ曲がるポイントの座標を指定するデータも多く、ま
た、考慮する配線層も多くなり、複雑な電源幹線の設計
データとなる。ＬＳＩの場合、多数の電源幹線が設けら
れるので、全体として、膨大な設計データとなって、処
理に手間がかがることになる。

上記したように、従来の、この種のＬＳＩにおける電源
幹線のレイアウトは、電源幹線の配線の直線化率や、そ
れに伴う配線効率について、また。

配線の自動化について、配慮がなされておらず、電源幹
線の配線経路の探索が容易でなく、しかも、配線に折れ
曲がりが多くなって、直線化率が低いこと、および、Ｌ
ＳＩタイプ毎に設計するデータ量が多いことなどから１
人手による設計を配慮した設計容易化、また、配線自動
化を配ｌ・！シた設計手順化が図られていないという問
題があった。

本発明は、ＬＳＩの論理機能部に対する電源幹線の配線
経路探索を容易化し、かつ、直線化率向上により、配線
効率が向上でき、また、電源幹線設計の設計手順化を可
能とし、設計容易化および配線自動化を可能とする、集
積回路、および、電源幹線レイアウト方法を提供するこ
とにある。

［課題を解決するための手段］ 上記目的は、チップに、論理機能を実現する論理機能部
と、配線と、給電点とを少なくとも設けて構成される集
積回路において、論理機能部の配置さ九る領域に給電線
を配置し、この給電線を介して、給電点から給電を行な
う給電線と、論理機能部内に給電を行なう給電線とを接
続することによって、達成される。

すなわち、本発明によれば、チップに、論理機能を実現
する論理機能部と、配線と、給電点とを少なくとも設け
て構成され、電源幹線レイアウトとして、上記論理機能
部の配置される領域の周辺部に、連続的にまたは不連続
的に配置される第２の電源幹線と、該第２の電源幹線に
対して、給電点から給電する、１以上の第１の電源幹線
と、上記第２の電源幹線に接続されて、上記論理機能部
内に給電する第３の電源幹線とを備えて構成される集積
回路が提供される。

電源幹線レイアウトは、まず、第２の電源幹線および第
１の電源幹線についてレイアウトを決定し、かつ、論理
機能を実現する論理機能部のブロックレイアウトを決定
した後、論理機能部に対する給電を行なう電源幹線のレ
イアウトを、上記第２の電源幹線のレイアウトおよび論
理機能部のレイアウトを参照して決定することが好まし
い。

また、電源幹線レイアウトは、次のような手順により行
なうことができる。

まず、論理機能を実現する論理機能部の配置される領域
に、連続的にまたは不連続的に配置される給電線（第１
電源幹線）と、該給電線に対して、半導体チップに設け
られる給電点から給電する、１以上の給電線（第２電源
幹線）とについてのレイアウトを、集積回路のシリーズ
ごとに、予め決定して蓄積しておく。次に、いずれかの
シリーズに属する集積回路について、新たにレイアウト
を設計する際に、論理機能を実現する論理機能部のブロ
ックレイアウトを決定した後、当該シリーズについて蓄
積されている上記レイアウト情報を参照して、論理機能
部に対する給電を行なう給電線のレイアウトを決定する
。そして、上記予め決定されているレイアウト情報と、
新たに決定されたレイアウト情報とを用いて、半導体集
積回路の電源幹線のレイアラ１〜を設定する。

［作用コ 第２の電源幹線として配置される給電線は、論理機能部
の配置される領域の外縁に沿うチャネルに配置されるの
で、論理機能部におけるブロックレイアウト設計の自由
度をほとんど制限することなく、また、ブロックの配置
、形状、大きさに影響を受けることも少ない。従って、
論理機能部の論理設計とは無関係にその位置を設定する
ことができる。そのため、この給電線をインタフェース
として、給電へから給電を行なう給電線と、論理機能部
内に給電を行なう給電線とをそれぞれ任意の位置で接続
することができる。

これによって、ブロックに給電する電源幹線の始点と終
点を、上記第２電源幹線の任意の位置に設定することが
できるので、ブロックの配置、形状、大きさに合わせて
、自由に設定が可能となり、配線経路探索が容易となる
。

また、ブロックに給電する電源幹線の始点と終点を、上
記第２電源幹線の任意の位置に設定することができるた
め、電源幹線が直線となる位置を選べるので、直線化率
が向上する。その結果、折れ曲がり部分が少なくなり、
その部分の存在が障害となって、配線不能領域を発生す
ることが抑えられ、配線効率が向上する。

また、上記第１、第２の電源幹線は、論理機能部の論理
設計とは無関係にその位置を設定することができるので
、集積回路について、シリーズ毎に共通化したパターン
とすることができる。これによって、電源幹線の一部を
共通化することにより、電源幹線設計の設計手順化を可
能とし、設計容易化および配線自動化を可能とする。

なお、上記第３の電源幹線は、それぞれ固有のパターン
に設定することができるので、論理機能部の設計に対す
る影響を最小限に抑えることができる。

以上により、Ｌ、ＳＩ設計期間を大幅に短縮することか
ｉｉ７能となる。

［実施例コ 以下、本発明の実施例について、図面を参照して説明す
る。

第１図に、本発明を敷詰めゲートアレイに適用した場合
の一実施例の構成を示す。

第１図に示す実施例の敷詰めゲートアレイを構成する半
導体チップ１は２シリコン等の半導体基板に、人出カバ
ッファセル、ボンディングパットなどが搭載されている
外部論理部２と、複数のブロック・１を配置して、ユー
ザーが意図する論理機能を実現し、電源幹線が配線され
る内部論理部３とに大きく分は構成されている。内部論
理部３の領域の周辺に、給電点５が複数個配置されてい
る。

内部論理部３の全面には、ＣＭＯ８の基本セルが敷詰め
られており、ブロック４は、任意の位置に配置可能であ
る。−船釣には、ある程度の個数がほぼ列をなし、この
ブロック列が複数列配置される構どｌとなる。ブロック
４が配置された以外の項に（が配線領域となる。

配線領域には、内部論理部３内の全てのブロック４に給
電点５から電源を供給する電源幹線と、各ブロック４，
４間または各ブロック４と外部論理部２を結線する信号
線とを構成する導体線網が配線される。配線領域は、通
常、縦方向と横方向にそれぞれチャネルとして設定され
、この部分に配線を設ける。また、電源幹線は、ブロッ
ク４に対して、電源電位を供給する線と、接地電位を供
給する線とを含む。

電源幹線は、ブロックレイアウト設計以前に、あらかじ
め用意しておく第１電源幹線６および第２電源幹線７と
、ブロックレイアウト設計後に、ブロックの配置、形状
、大きさに合わせて設計する第３電源幹線８とに分けら
れる。

第２電源幹線７は、内部論理部３を囲むように、その外
周に沿って、連続して、矩形状に設けられる。第１電源
幹線６は、一端が第２電源幹ＮＩＡ７に接続され、他端
が給電点５に接続されて、給電点５から第２電源幹線７
に給電するよう構成される。

この第１電源幹線６は、給電点５の数に対応して、複数
配置される。なお、第２電源幹線７の横方向部分７ａは
、第３電源幹線の機能を兼ねている。

また、第３電源幹線８は、一端が第２電源幹線の一辺に
、他端がその対辺に接続され、内部の１以上のブロック
４に対して給電するよう構成される。この第３電源幹線
８は、各ブロック４の！２置されている領域を避けて、
ブロック４の列間に配置される。第３電源幹線８と各ブ
ロック４との接続は、図示しない電源線によって、それ
ぞれ行なわれる。

集積回路では、配線は、横方向に走るものと、縦方向に
走るものとが、異なる層に配置される。

このＬＳＩでは、第１電源幹線６、第３電源幹線８およ
び第２電源幹線７の横方向部分７ａと、第２電源幹線７
の縦方向部分７ｂとが、異なる層に形成される。第５図
にその状態を模式的に示す。

すなわち、第１電源幹線６、第３電源幹線８および第５
図には示されていない第２電源幹線の横方向部分７ａが
、同一の層に形成され、それより上位の層に、第２電源
幹線７の縦方向部分７ｂが形成され、第１電源幹線６お
よび第３電源幹線８と第２電源幹線７の縦方向部分７ｂ
とは、スルーホール１ｏを介して接続される。また、第
５図には示していないが、第２電源幹線７の横方向部分
７ａと、第２電源幹線７の縦方向部分７ｂとの接続も、
スルーホールによって行なわれる。

電源幹線設計の手順として、第１図および第２図を参照
して説明する。

処理１は、各々の辺にある給電点５を始点とした垂線を
引出し、これを第１電源幹線６とする。

その際、第１電源幹線６を各送缶に配線長を統一する。

処理２は、第１電源幹線６に対し、垂直に電源幹線を配
線し、これを第２電源幹線７とする。第２電源幹線７は
、各送缶の第１電源幹線６の終点を接続し、さらに各辺
の第２電源幹線７どうしを接続し、矩形状の電源幹線と
する。

第１電源幹線６および第２電源幹線７は、ブロック４の
配置、形状および大きさを制限することなく、また、こ
れらからの影響も受けずに設定することかできる。その
ため、−度数計したデータは、データベースとして保管
しておく。これによって、■、ＳＩシリーズ毎に共通化
できる。そのため、処理１と処理２の作業は、ＬＳＩシ
リーズ毎に行えばよく、同一シリーズについては、省略
できる。

なお、ここで用いられるデータベースシステムは、図示
しないが、データベース機能を実行するためのプログラ
ムおよびデータを格納する記憶装置と２Ｊ−記プログラ
ムに従って、データの編集、格納、検索等を制御する情
報処理装置、情報処理装置に対する指示等を入力する入
力装置、検索されたデータ等を表示する表示装置、デー
タ等を印字出力する印字装置等を備えて構成される。

処理３は、第１電源幹線６および第２電源幹線７のデー
タを配線できるように、前記保管したデータをデータベ
ースから読み出し、あらかじめ周行しでおく。

処理・】は、各ブロック４の配置を行なう。すなわち、
：Ａ　１′！ｆ！ブロツクレイアウト設計を行なう。こ
の処理は、予め容易されたアルゴリズムに従って、自動
的に行なうことができる。

処理５は、第３電源幹線８のルートを決める。

第３電源幹線８の始点８ａと終点８ｂは、第２電源幹線
７に接続するため、ブロック４の配置、形状および大き
さに合わせ、始点８ａと終点８ｂの位置を設定する。本
実施例では、第２電源幹線７が連続的に設けられている
ので、第３電源幹線８の始点８ａと終点８ｂの位置を任
意に設定できる。

従って、第３電源幹線８の配置を自由に移動できて、配
線経路探索の容易化が図り得る。

処理６は、第１電源幹線６、第２電源幹線７および第３
電源幹線８のデータに従って、電源幹線の配線を行なう
。これによって、当該ＬＳＩチップにおける、電源幹線
の配線が決定される。また、第３電源幹線８と、各ブロ
ック４とを接続する電源配線についても、ブロックに関
するレイアウト情報を参照して、自動的に配置が決定さ
れる。

上記処理５にについては、従来はルートの探索が容易で
ないため、人手によって行なっていたが、本実施例では
、上記データベースシステムにより供給されるデータと
、論理ブロックレイアウト設計のデータとを用いて、自
動的に行なわせることができる。

例えば、論理ブロックレイアウト設計のデータを用いて
、ブロック列間の空チャネルを見つけることにより、第
３電源幹線８のルートが決定でき、また、データベース
システムにより供給されるデータを用いて、その延長線
が第２電源幹線７の縦方向部分７ａと交差する点を見つ
けることができる。これにより、第３電源幹線８の位置
が自動的に決定される。

以上は、実際のＬＳＩの製造における前段である。設計
段階の技術である。

次に、予め設計されたレイアウトに従って、複数の基本
セルを含むブロックを搭載した半導体チップが、公知の
半導体技術を用いて形成される。

そして、これに、上述したように設計されて得られる設
計情報に基づいて、配線が行なわれる。配線は、論理機
能のための信号配線と、電源幹線について行なわれる。

この配線は、半導体チップ１上に、絶縁層を介して、薄
膜配線を形成することによって行なわれる。上述したよ
うに、チップ１の横方向に走る電源幹線および信号配線
と、縦方向に走る信号配線とは、絶縁層を介して、異な
る層に配置される。

このようにして得られるＬＳＩは、第１図に示すように
、第１電源幹線６および第２電源幹！７が、内部のブロ
ックの配置にかかわらず、予め配置を設定できる。従っ
て、ブロックのレイアウトとは別に、独立に設計が行な
える。また、上述したように、設計情報を共通利用でき
て、他のＬＳＩの設計の負担を軽減することができる。

また、本実施例では、第３電源幹線８が、その始点８ａ
と終点８ａの位置を、任意に設定できるので、直線部分
の長いブロック列間を見つけることのみによって、配線
に最も適当なルートを探索できる。従って、配線ルート
の探索が容易になる。

しかも、電源幹線８が直線で配置されており、直線化率
が高く、従って、配線効率も高くなっている。その結果
、信号線の配線に対する影響を最小限に抑えることがで
きるので、ブロック４の配置に際し、より自由度が増す
ことになる。

また、電源幹線の直線か率が高くなると、それだけ線路
長が短くなるので、電源電圧の低下を防ぐ効果もある。

なお、本実施例は、第２電源幹線７を矩形上に形成して
いるが、その縦方向部分７ｂのみを第２電源幹線７とし
、横方向部分７ａについては、第３電源幹線８として構
成することもできる。

第４図は本発明の他の実施例を示す。

本実施例は、第２電源幹線７が不連続となっている例で
ある。なお、他の構成については、上記第１図に示す実
施例と同様であるので、ここでは、相違点を中心として
説明する。

本実施例は、半導体チップ１に、上記第１図に示す実施
例と同様に、外部論理部２および内部論理部３とを設け
、これに、電源幹線および信号線をＢＱＴ！して構成さ
れる。第４図においては、ブロックの図示を省略してい
るが１本実施例においても、内部論理部２に、ブロック
が適宜配置されることはいうまでもない。

本実施例は、第２電源幹線７が、半導体チップ１の内部
論理部３を囲むように、その外周に沿って、破線状に設
けられている。この第２電源幹線７に、一端がそれぞれ
給電点５に接続された第１電源幹線６の他端が接続され
る。また、この第２電源幹線７のうち、対向する縦方向
部分７ｂに、第３電源幹線８の始点８ａおよび終点８ｂ
が接続される。

本実施例についても、第１図に示す実施例と同様に、第
２図に示す設計のフローに従って、第１、第２電源幹線
のレイアウト、ブロックレイアウト、配線レイアウトが
行なわれ、これらの情報に従って、半導体チップに集積
回路が構成される。

本実施例によれば、上記した第１図に示す実施例と同様
の効果が得られる。また１本実施例の場合、第２電源幹
線７が不連続になって配置されているので、電源種を異
ならせる必要がある場合に好適である。

なお、本実施例において、第２電源幹線７の各辺におけ
る部分は、それぞれ同一チャネル上に設けられている。

もっとも、異なるチャネルに配置されてもよい。

以上に本発明の実施例について述へたが、本発明は、こ
れに限定されるものではなく、種々の変形が可能である
。例えば、次のような例が挙げられる。

上記各実施例では、第３電源幹線８の両端を第２電源幹
線７に接続している例を示したが、第３電源幹線８の一
端のみを第２電源幹線７に接続する構成としてもよい。

また、上記各実施例では、ＣＭＯ５ＬＳＩに適用する例
を示したが、本発明は、これに限られず、例えば、バイ
ポーラ型の■Ｃに適用することもできる。

さらに、上記各実施例では、複数個のトランジスタで構
成される基本セルがチップ全体に敷詰められているゲー
トアレイに適用する例を示したが、本発明は、；れに限
られず、例えば、セル配置領域と配線領域が自由に設計
できるスタンダードセルで、１つ以上の基本セルからな
る１つまた複数のブロックでチップを構成する半導体集
積回路等にも適用することができる。

この他、上記各実施例では、第２電源幹線を矩形状に配
置する例を示したが、これに限らず、矩形でない環状形
、平行線状等の適宜の形態とすることができる。

また、上記各実施例では、ユーザが論理機能を自由に設
定できる部分を内部論理部により実現する形式の集積回
路について示したが、本発明は、内部論理部と外部論理
部とを区別しないで論理機能を実現する形式の集積回路
にも適用することができる。

［発明の効果コ 本発明は、ＬＳＩ毎に個別に設計する第３電源幹線の始
点、終点を任意に設定でき、配線経路探索を容易化し、
かつ、直線化率向上により、配線効率が向上する効果が
ある。

また、本発明は、電源幹線の一部を共通化することによ
り、電源幹線設計の設計手順化を可能とし、設計容易化
および配線自動化を可能とし、Ｌ　Ｓ　Ｉ設計期間を大
幅に短縮する効果がある。

【図面の簡単な説明】

第１図は本発明を適用した敷詰めゲートアレイの一実施
例の構成を模式的に示す説明図、第２図は電源幹線設計
のフローチャート、第３図は従来のＣ〜１０Ｓ敷詰めゲ
ートアレイに置ける電源幹線のレイアウトを示す説明図
、第４図は本発明を適用した敷詰めゲートアレイの他の
実施例の構成を模式的に示す説明図、第、５図は第１電
源幹線および第３電源幹線と第２電源幹線との接続部分
を模式的に示す斜視図である。 １　半導体チップ、２　・外部論理部、３・・内部論理
部、４　ブロック、５・・給電点、６・・第１電源幹線
、７　・第２電源幹線、７ａ・・第２電源幹線の横方向
部分、７ｂ・第２電源幹線の縦横方向部分、８　第３電
源幹線、９　・個別電源幹線。

Claims (1)

1. 【特許請求の範囲】 １、チップに、論理機能を実現する論理機能部と、配線
   と、給電点とを少なくとも設けて構成され、上記論理機
   能部の配置される領域に、連続的にまたは不連続的に配
   置される第２の電源幹線と、該第２の電源幹線に対して
   、給電点から給電する、１以上の第１の電源幹線と、上
   記第２の電源幹線に接続されて、上記論理機能部内に給
   電する第３の電源幹線とを備えて構成されることを特徴
   とする集積回路。 ２、論理機能を実現する論理機能部の配置される領域の
   少なくとも一辺に沿って、連続的にまたは不連続的に配
   置される第２の電源幹線と、該第２の電源幹線に対して
   、チップに設けられる給電点から給電する、１以上の第
   １の電源幹線と、上記第２の電源幹線に接続されて、上
   記論理機能部内に給電する第３の電源幹線とを、チップ
   上に配置することを特徴とする集積回路の電源幹線レイ
   アウト。 ３、論理機能を実現する論理機能部の配置される領域に
   、連続的にまたは不連続的に配置される第２の電源幹線
   と、該第２の電源幹線に対して、チップに設けられる給
   電点から給電する、１以上の第１の電源幹線とについて
   レイアウトを決定し、かつ、論理機能を実現する論理機
   能部のブロックレイアウトを決定した後、論理機能部に
   対する給電を行なう第３の電源幹線のレイアウトを、上
   記第２の電源幹線のレイアウトおよび論理機能部のレイ
   アウトを参照して決定することを特徴とする集積回路の
   電源幹線レイアウト方法。 ４、論理機能を実現する論理機能部が配置される領域に
   、連続的にまたは不連続的に配置される給電線と、該給
   電線に対して、半導体チップに設けられる給電点から給
   電する、１以上の給電線とについてのレイアウトを、集
   積回路のシリーズごとに、予め決定して蓄積し、 いずれかのシリーズに属する集積回路について、新たに
   レイアウトを設計する際に、論理機能を実現する論理機
   能部のブロックレイアウトを決定した後、当該シリーズ
   について蓄積されている上記レイアウト情報を参照して
   、論理機能部に対する給電を行なう給電線のレイアウト
   を決定して、 上記予め決定されているレイアウト情報と、新たに決定
   されたレイアウト情報とを用いて、半導体集積回路の電
   源幹線のレイアウトを設定することを特徴とする集積回
   路の電源幹線レイアウト方法。 ５、チップに、論理機能を実現する論理機能部と、配線
   と、給電点とを少なくとも設けて構成され、上記論理機
   能部の配置される領域の外縁に沿うチャネルに給電線を
   配置し、この給電線を介して、給電点から給電を行なう
   給電線と、論理機能部内に給電を行なう給電線とを接続
   することを特徴とする集積回路。 ６、チップに、論理機能を実現する複数のブロックと、
   配線と、給電点とを少なくとも設けて構成され、 上記１つ以上の給電点から上記ブロックの設けられてい
   る領域の内側に向かって伸びる第１電源幹線と、１つ以
   上の前記第１電源幹線に垂直に交わるチャネル上に第２
   電源幹線と、前記第２電源幹線に始点と終点を持ちブロ
   ックに給電する第３電源幹線とを設け、給電を行なうこ
   とを特徴とする集積回路。 ７、複数個のトランジスタで構成される基本セルが半導
   体チップ上に配置されて構成されるゲートアレイまたは
   スタンダードセルを論理機能部として有する集積回路に
   適用されることを特徴とする、請求項１、５もしくは６
   記載の集積回路、または、請求項２記載の、集積回路の
   電源幹線レイアウト。 ８、上記第１、第２の電源幹線は、シリーズ毎に共通化
   したパターンを有し、上記第３の電源幹線は、それぞれ
   固有のパターンに設定されることを特徴とする、請求項
   １、５もしくは６記載の集積回路、または、請求項２記
   載の、集積回路の電源幹線レイアウト。 ９、上記第２の電源幹線を、環状型とすることを特徴と
   する、請求項１もしくは６記載の集積回路、または、請
   求項２記載の、集積回路の電源幹線レイアウト。