JPH0322676A - 変化点検出回路 - Google Patents
変化点検出回路Info
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- JPH0322676A JPH0322676A JP15765789A JP15765789A JPH0322676A JP H0322676 A JPH0322676 A JP H0322676A JP 15765789 A JP15765789 A JP 15765789A JP 15765789 A JP15765789 A JP 15765789A JP H0322676 A JPH0322676 A JP H0322676A
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- 238000001514 detection method Methods 0.000 title claims abstract description 22
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は変化点検出回路、特に、入力データ中の任意の
ビット境界内の変化点を検出する変化点検出回路に関す
る． 〔従来の技術〕 近年、社会の高度情報化にともない情報をより早く、よ
り大量に伝送する必要性が高まっている。二値画像を伝
送するファクシミリ分野においては、画像を圧縮・符号
化したり、復号化したりする際には、各走査線上の画像
の色が白から黒，もしくは黒から白に変化する変化点の
位置を知る必要がある． 従来の変化点検出回路について図面を参照して詳細に説
明する。
ビット境界内の変化点を検出する変化点検出回路に関す
る． 〔従来の技術〕 近年、社会の高度情報化にともない情報をより早く、よ
り大量に伝送する必要性が高まっている。二値画像を伝
送するファクシミリ分野においては、画像を圧縮・符号
化したり、復号化したりする際には、各走査線上の画像
の色が白から黒，もしくは黒から白に変化する変化点の
位置を知る必要がある． 従来の変化点検出回路について図面を参照して詳細に説
明する。
第８図は従来の変化点検出回路の一例を示すブロック図
である． 第８図に示す変化点検出回路は、入力データをラッチす
る入力レジスタ７１と、入力レジスタ７１のデータ中の
隣接するビットの排他的論理和をとるＸＯＲ論理回路７
２と、ＸＯＲ論理回路７２の出力のＬＳＢ側から指定さ
れたビット幅のビットをＯにマスクするマスク論理回路
７３と、マスク論理回路７３の出力を記憶するラッチ７
４と、ラッチ７４の出力中ＬＳＢ側で最初の１ビット位
置を出力するプライオリティ論理回路７５と、それにプ
ライオリティ論理回路７５の出力を累算するシフト数累
算器７６とを含んで構成される．次に動作を説明する． 第５図は変化点検出の対象となる入力データの例を示す
模式図である． Ｏは白く”Ｗ），１は黒（Ｂ）を表す．また、Ｗ６とは
白が６ビット続いている様子を、Ｂ４とは黒が４ビット
続いている様子を表す． 第９図は従来の検出例を示す模式図である．ここで、シ
フト数累算器７６が１回の累算を行なうのに要する時間
を１サイクルと呼ぶ．シフト数累算器７６は、処理に先
立ってＯにリセットされる。
である． 第８図に示す変化点検出回路は、入力データをラッチす
る入力レジスタ７１と、入力レジスタ７１のデータ中の
隣接するビットの排他的論理和をとるＸＯＲ論理回路７
２と、ＸＯＲ論理回路７２の出力のＬＳＢ側から指定さ
れたビット幅のビットをＯにマスクするマスク論理回路
７３と、マスク論理回路７３の出力を記憶するラッチ７
４と、ラッチ７４の出力中ＬＳＢ側で最初の１ビット位
置を出力するプライオリティ論理回路７５と、それにプ
ライオリティ論理回路７５の出力を累算するシフト数累
算器７６とを含んで構成される．次に動作を説明する． 第５図は変化点検出の対象となる入力データの例を示す
模式図である． Ｏは白く”Ｗ），１は黒（Ｂ）を表す．また、Ｗ６とは
白が６ビット続いている様子を、Ｂ４とは黒が４ビット
続いている様子を表す． 第９図は従来の検出例を示す模式図である．ここで、シ
フト数累算器７６が１回の累算を行なうのに要する時間
を１サイクルと呼ぶ．シフト数累算器７６は、処理に先
立ってＯにリセットされる。
サイクル１において、入力レジスタ７１は最初のデータ
をラッチする。
をラッチする。
入力レジスタ７１の値は、ＸＯＲ論理回路７２によって
排他的論理和をとられ、マスク論理回路７３によってシ
フト数累算器７６示すシフト数だけマスクされた後、ラ
ッチ７４に記憶される．プライオリティ論理回路７５は
、ラッチ７４の出力中で１が立っているビット位置をＬ
ＳＢ側から検索し、６ビット目にある１を検出して変化
点位置６を出力する． これを受けて、シフト数累算器７６は累算値に６を加算
し、マスク論理回路７３のマスク・ビット数を６とする
． 次に、ブライオリティ論理回路７５は、変化点位置１０
を検出して出力する．以下、同様の処理を行なう． 最近は、入力データ中の任意のビット境界内のデータを
処理する必要性が高まっている．これをビット・バウン
ダリ処理と呼ぶ． これに対して、複数のビット（ワード〉単位の処理をワ
ード・バウンダリ処理と呼ぶ。
排他的論理和をとられ、マスク論理回路７３によってシ
フト数累算器７６示すシフト数だけマスクされた後、ラ
ッチ７４に記憶される．プライオリティ論理回路７５は
、ラッチ７４の出力中で１が立っているビット位置をＬ
ＳＢ側から検索し、６ビット目にある１を検出して変化
点位置６を出力する． これを受けて、シフト数累算器７６は累算値に６を加算
し、マスク論理回路７３のマスク・ビット数を６とする
． 次に、ブライオリティ論理回路７５は、変化点位置１０
を検出して出力する．以下、同様の処理を行なう． 最近は、入力データ中の任意のビット境界内のデータを
処理する必要性が高まっている．これをビット・バウン
ダリ処理と呼ぶ． これに対して、複数のビット（ワード〉単位の処理をワ
ード・バウンダリ処理と呼ぶ。
ビット・バウンダリ処理とは、入力データを画像として
考えた場合、処理を行なう画素の境界を、ある特定の複
数画素単位でなく、１画素単位で設定することのできる
処理のことを云い、きめ細かい処理ができる． 第１０図はビット・バウンダリ処理の手順を説明するフ
ローチャートである． この手順は、変化点検出を行なった結果に対して適用さ
れる。
考えた場合、処理を行なう画素の境界を、ある特定の複
数画素単位でなく、１画素単位で設定することのできる
処理のことを云い、きめ細かい処理ができる． 第１０図はビット・バウンダリ処理の手順を説明するフ
ローチャートである． この手順は、変化点検出を行なった結果に対して適用さ
れる。
ビット・バウンダリ処理を行なうビット数をｂｔとする
． まず、変化点位置がｂｔよりも小さい時は、その変化点
を廃棄して、次の変化点を検索する．変化点がｂｔ以上
であったら、その変化点からｂｔを減算する． 次に、ｂｔ以上の最初の変化点の色が黒ならば、白の変
化点Ｏを出力する． 最後に、求められた変化点を出力する。
． まず、変化点位置がｂｔよりも小さい時は、その変化点
を廃棄して、次の変化点を検索する．変化点がｂｔ以上
であったら、その変化点からｂｔを減算する． 次に、ｂｔ以上の最初の変化点の色が黒ならば、白の変
化点Ｏを出力する． 最後に、求められた変化点を出力する。
例えば、入力データの７ビット目を開始位置ｂｔとして
第５図に示した入力データの変化点検出を行なう場合は
、６ビット目の変化点を無視し、次の変化点は黒だから
白を出力し、それ以後の変化点については７を減算する
ことにより、変化点位置の補正を行なう． 〔発明が解決しようとする課題〕 上述した従来の変化点検出回路は、ビット・バウンダリ
処理において減算処理を行なう必要があり、この処理を
ソフトウエアで行なうと時間がかかり、ハードウエアで
行なうと減算器が必要になる．またこのとき、減算のた
めにワード・バウンダリ処理に比して２倍の時間がかか
る．符号の伝送や符号化，復号化等にかかる時間が技術
の進歩により少なくなり、走査の高解像化によって取り
扱う画像のデータ量が増加してくると、ビット・バウン
ダリ処理に時間がかかることが問題になってきた． 〔課題を解決するための手段〕 本発明の変化点検出回路は、入力データ中のビットが０
から１．もしくは１からＯに変化する変化点のビット位
置を検出する変化点検出回路において、 （Ａ）前記入力データを所定のヒット数シフトするバレ
ル・シフタ、 （Ｂ）処理中の色をＬＳＢ，前記バレル・シフタの出力
を上位ビットとし、それらの隣接する２ビット毎の排他
的論理和をとるＸＯＲ論理回路、 （Ｃ）前記ＸＯＲ論理回路の出力中の最も低位の変化点
のビット位置を検出する組合せ論理回路、（Ｄ）任意の
位置に初期設定でき、前記組合せ論理回路の出力を累算
し、前記バレル・シフタに対してシフトするビット数を
与えるシフト数累算器、 とを含んで構或される。
第５図に示した入力データの変化点検出を行なう場合は
、６ビット目の変化点を無視し、次の変化点は黒だから
白を出力し、それ以後の変化点については７を減算する
ことにより、変化点位置の補正を行なう． 〔発明が解決しようとする課題〕 上述した従来の変化点検出回路は、ビット・バウンダリ
処理において減算処理を行なう必要があり、この処理を
ソフトウエアで行なうと時間がかかり、ハードウエアで
行なうと減算器が必要になる．またこのとき、減算のた
めにワード・バウンダリ処理に比して２倍の時間がかか
る．符号の伝送や符号化，復号化等にかかる時間が技術
の進歩により少なくなり、走査の高解像化によって取り
扱う画像のデータ量が増加してくると、ビット・バウン
ダリ処理に時間がかかることが問題になってきた． 〔課題を解決するための手段〕 本発明の変化点検出回路は、入力データ中のビットが０
から１．もしくは１からＯに変化する変化点のビット位
置を検出する変化点検出回路において、 （Ａ）前記入力データを所定のヒット数シフトするバレ
ル・シフタ、 （Ｂ）処理中の色をＬＳＢ，前記バレル・シフタの出力
を上位ビットとし、それらの隣接する２ビット毎の排他
的論理和をとるＸＯＲ論理回路、 （Ｃ）前記ＸＯＲ論理回路の出力中の最も低位の変化点
のビット位置を検出する組合せ論理回路、（Ｄ）任意の
位置に初期設定でき、前記組合せ論理回路の出力を累算
し、前記バレル・シフタに対してシフトするビット数を
与えるシフト数累算器、 とを含んで構或される。
次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の第１の実施例を示すブロック図である
． 第１図に示す変化点検出回路は、入力レジスタ１１ａ．
１ｌｂと、バレル・シフタ１２ａ，１２ｂと、ＯＲ論理
回路１３と、ラッチ１４と、色レジスタ１５と、プライ
オリテイ論理回路１６と、シフト数累算器１７とを含ん
で構成される。
． 第１図は本発明の第１の実施例を示すブロック図である
． 第１図に示す変化点検出回路は、入力レジスタ１１ａ．
１ｌｂと、バレル・シフタ１２ａ，１２ｂと、ＯＲ論理
回路１３と、ラッチ１４と、色レジスタ１５と、プライ
オリテイ論理回路１６と、シフト数累算器１７とを含ん
で構成される。
第２図は第１図に示すバレル・シフタ１２ａ，１２ｂと
ＯＲ論理回路１３の真理値を示す模式図である． 第３図および第４図はは第１図に示すプライオリティ論
理回路１６の詳細を示す回路図および真理値を示す模式
図である． プライオリティ論理回路１６は、ＸＯＲ論理回路１８と
、組合せ論理回路１９とを含んで構成される． 入力データは第５図に示され、ビット・バウンダリ処理
を行なうビット数は７とする。
ＯＲ論理回路１３の真理値を示す模式図である． 第３図および第４図はは第１図に示すプライオリティ論
理回路１６の詳細を示す回路図および真理値を示す模式
図である． プライオリティ論理回路１６は、ＸＯＲ論理回路１８と
、組合せ論理回路１９とを含んで構成される． 入力データは第５図に示され、ビット・バウンダリ処理
を行なうビット数は７とする。
第６図は第１図に示す変化点検出回路の動作を説明する
ための・模式図である。
ための・模式図である。
シフト数累算器１７には、初期値７が設定されている．
入力信号の最初の２ワードは、１ワード長の入力レジス
タｌｌａ，ｌｌｂによって次々にラッチされる。
タｌｌａ，ｌｌｂによって次々にラッチされる。
ラッチされた入力信号は、バレル・シフタ１２ａ，１２
ｂによってシフト数累算器１７の示す値だけシフトされ
た後、ＯＲ論理回路１３によってｌワードにまとめられ
、ラッチ１４にラッチされる． 色レジスタ１５は、変化点検出の処理前には白，すなわ
ちＯにリセットされている．次に、プライオリティ論理
回路１６は、ラッチ１４と色レジスタ１５の値を入力し
て、ＬＳＢ側で最初に色の異なる点のビット位置を出力
する．第５図の例では、ＬＳＢで既に色が異なっている
ので、プライオリティ論理回ｌｉｔ！１６はＯを出力す
る． シフト数累算器１７は、プライオリティ論理回路１６か
らの変化点位置を累算して、変化点があれば出力すると
ともに、色レジスタ１５の内容を反転する・・。
ｂによってシフト数累算器１７の示す値だけシフトされ
た後、ＯＲ論理回路１３によってｌワードにまとめられ
、ラッチ１４にラッチされる． 色レジスタ１５は、変化点検出の処理前には白，すなわ
ちＯにリセットされている．次に、プライオリティ論理
回路１６は、ラッチ１４と色レジスタ１５の値を入力し
て、ＬＳＢ側で最初に色の異なる点のビット位置を出力
する．第５図の例では、ＬＳＢで既に色が異なっている
ので、プライオリティ論理回ｌｉｔ！１６はＯを出力す
る． シフト数累算器１７は、プライオリティ論理回路１６か
らの変化点位置を累算して、変化点があれば出力すると
ともに、色レジスタ１５の内容を反転する・・。
以下同様にして変化点検出を行なう。
第７図は本発明の第２の実施例を示すブロック図である
． この例では、入力部を二組の入力レジスタと二組のマル
チプレクサと２ワードから１ワードを取り出すバレル・
シフタで構戒している。
． この例では、入力部を二組の入力レジスタと二組のマル
チプレクサと２ワードから１ワードを取り出すバレル・
シフタで構戒している。
第７図に示す変化点検出回路は、入力レジスタ１１ａ，
ｌｌｂと、マルチプレクサ６２ａ，６２ｂと、バレル・
シフタ６３と、ラッチ１４と、色レジスタ１５と、プラ
イオリティ論理回路１６と、シフト数累算器１７とを含
んで構成される。
ｌｌｂと、マルチプレクサ６２ａ，６２ｂと、バレル・
シフタ６３と、ラッチ１４と、色レジスタ１５と、プラ
イオリティ論理回路１６と、シフト数累算器１７とを含
んで構成される。
動作については、第１の実施例と同様である。
本発明の変化点検出回路は、シフト数累算器に対する簡
単な初期設定のみでビット・バウンダリ処理における変
化点検出をワード・バウンダリ処理の場合と同様に高速
に行なう事ができ、しかも減算器を必要としないため回
路構成が簡単にできるという効果がある．
単な初期設定のみでビット・バウンダリ処理における変
化点検出をワード・バウンダリ処理の場合と同様に高速
に行なう事ができ、しかも減算器を必要としないため回
路構成が簡単にできるという効果がある．
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示すバレル・シフタｌ２ａ．１２ｂとＯＲ
論理回路１３の真理値を示す模式図、第３図および第４
図はは第１図に示すプライオリティ論理回路１６の詳細
を示す回路図および真理値を示す模式図、第５図は変化
点検出の対象となる入力データの例を示す模式図、第６
図は第１図に示す変化点検出回路の動作を説明するため
の模式図、第７図は本発明の第２の実施例を示すブロッ
ク図、第８図は従来の一例を示すブロック図、第９図は
従来の検出例を示す模式図、第１０図は従来例の動作を
説明するためのフローチャートである。 １１・・・・・・入力レジスタ、１２・・・・・・バレ
ル・シフタ、１３・・・・・・ＯＲ論理回路、１４・・
・・・・ラッチ、１５・・・・・・色レジスタ、１６・
・・・・・プライオリティ論理回路、１７・・・・・・
シフト数累算器、１８・・・・・・ＸＯＲ論理回路、１
９・・・・・・組合せ論理回路、６２・・・・・・マル
チブレクサ、６３・・・・・・バレル・シフタ、７１・
・・・・・入力レジスタ、７２・・・・・・ＸＯＲ論理
回路、７３・・・・・・マスク論理回路、７４・・・・
・・ラッチ、７５・・・・・・プライオリティ論理回路
、７６・・・・・・シフト数累算器。
図は第１図に示すバレル・シフタｌ２ａ．１２ｂとＯＲ
論理回路１３の真理値を示す模式図、第３図および第４
図はは第１図に示すプライオリティ論理回路１６の詳細
を示す回路図および真理値を示す模式図、第５図は変化
点検出の対象となる入力データの例を示す模式図、第６
図は第１図に示す変化点検出回路の動作を説明するため
の模式図、第７図は本発明の第２の実施例を示すブロッ
ク図、第８図は従来の一例を示すブロック図、第９図は
従来の検出例を示す模式図、第１０図は従来例の動作を
説明するためのフローチャートである。 １１・・・・・・入力レジスタ、１２・・・・・・バレ
ル・シフタ、１３・・・・・・ＯＲ論理回路、１４・・
・・・・ラッチ、１５・・・・・・色レジスタ、１６・
・・・・・プライオリティ論理回路、１７・・・・・・
シフト数累算器、１８・・・・・・ＸＯＲ論理回路、１
９・・・・・・組合せ論理回路、６２・・・・・・マル
チブレクサ、６３・・・・・・バレル・シフタ、７１・
・・・・・入力レジスタ、７２・・・・・・ＸＯＲ論理
回路、７３・・・・・・マスク論理回路、７４・・・・
・・ラッチ、７５・・・・・・プライオリティ論理回路
、７６・・・・・・シフト数累算器。
Claims (1)
- 【特許請求の範囲】 入力データ中のビットが０から１、もしくは１から０に
変化する変化点のビット位置を検出する変化点検出回路
において、 （Ａ）前記入力データを所定のヒット数シフトするバレ
ル・シフタ、 （Ｂ）処理中の色をＬＳＢ、前記バレル・シフタの出力
を上位ビットとし、それらの隣接する２ビット毎の排他
的論理和をとるＸＯＲ論理回路、 （Ｃ）前記ＸＯＲ論理回路の出力中の最も低位の変化点
のビット位置を検出する組合せ論理回路、（Ｄ）任意の
位置に初期設定でき、前記組合せ論理回路の出力を累算
し、前記バレル・シフタに対してシフトするビット数を
与えるシフト数累算器、 とを含むことを特徴とする変化点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15765789A JPH0322676A (ja) | 1989-06-19 | 1989-06-19 | 変化点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15765789A JPH0322676A (ja) | 1989-06-19 | 1989-06-19 | 変化点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322676A true JPH0322676A (ja) | 1991-01-31 |
Family
ID=15654521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15765789A Pending JPH0322676A (ja) | 1989-06-19 | 1989-06-19 | 変化点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322676A (ja) |
-
1989
- 1989-06-19 JP JP15765789A patent/JPH0322676A/ja active Pending
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