JPH03226809A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH03226809A JPH03226809A JP2021575A JP2157590A JPH03226809A JP H03226809 A JPH03226809 A JP H03226809A JP 2021575 A JP2021575 A JP 2021575A JP 2157590 A JP2157590 A JP 2157590A JP H03226809 A JPH03226809 A JP H03226809A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は定電圧回路に係り、特にＰＮ接合素子を利用し
て低電圧の出力電圧を一定レベルに保持する定電圧回路
に関する。
て低電圧の出力電圧を一定レベルに保持する定電圧回路
に関する。
従来の技術
低い電圧で安定した基準電圧として使用できる出力電圧
を得る定電圧回路としてＰＮ接合を利用したバンドギャ
ップツェナーが知られている。
を得る定電圧回路としてＰＮ接合を利用したバンドギャ
ップツェナーが知られている。
従来のバンドギャップツェナーを用いた定電圧回路には
第５図に示すような構成のものがあった。
第５図に示すような構成のものがあった。
入力端子１と端子３との間に電源ｌ不接続され入力端子
１は定電流源４を介して出力端ｆ２と接続される。出力
端子４と端子３との門に抵抗Ｒ＋。
１は定電流源４を介して出力端ｆ２と接続される。出力
端子４と端子３との門に抵抗Ｒ＋。
Ｒ２、Ｒ３，ＰＮ接合を構成するＮＰＮトランジスタＱ
１よりなる直列回路５．差動増幅器６．制御用素子であ
るＮＰＮ１〜ランジスタＱ２が接続される。
１よりなる直列回路５．差動増幅器６．制御用素子であ
るＮＰＮ１〜ランジスタＱ２が接続される。
直列回路５の抵抗Ｒ１どＲ２との接続点は差動増幅器６
の入力となるトランジスタＱ３のベースに接続され、直
列回路５の抵抗Ｒ２とＲ３との接続点は抵抗Ｒ４を介し
て力と差動増幅器６のもう一方の入力となるトランジス
タＱ４のベースと接続される。差動増幅器６の出力は制
御用素子であるトランジスタＱ２のベースと接続され、
差動増幅器６の出力に応じて出力電圧Ｖｃを一定となる
ように制御する。
の入力となるトランジスタＱ３のベースに接続され、直
列回路５の抵抗Ｒ２とＲ３との接続点は抵抗Ｒ４を介し
て力と差動増幅器６のもう一方の入力となるトランジス
タＱ４のベースと接続される。差動増幅器６の出力は制
御用素子であるトランジスタＱ２のベースと接続され、
差動増幅器６の出力に応じて出力電圧Ｖｃを一定となる
ように制御する。
このとき、トランジスタＱ１のベース−エミッタ間電圧
ＶＢＥはトランジスタの直流電流増幅率ｈＦＥに対して
第７図に示すような変動を示す。
ＶＢＥはトランジスタの直流電流増幅率ｈＦＥに対して
第７図に示すような変動を示す。
このため、通常であれば出力電圧Ｖｃもこれに応じて第
６図に破線で示すような特性となってしまう。
６図に破線で示すような特性となってしまう。
第５図に示寸回路では補正用の抵抗Ｒ４を挿入すること
により、ＶＢＥのｈＦＥによる変シＪを補正して出力電
圧Ｖｃの特性を第６図に一点鎖線で示すような特性にし
て出力電圧Ｖｃの変動を小さくしていＩＣＱ 直列回路５に流れる電流を１＋、抵抗Ｒ２の両端の電圧
をΔＶＢＥとすると、 Ｖｃ ＝ （Ｒ１＋Ｒ２＋Ｒ３＞ ・△ＶＢＥ／Ｒ２十
ＶＢＥ ここで差動増幅器６のトランジスタＱ３ 、 Ｑ４のエ
ミッタ間の電圧を△■ＢＥＯ，トランジスタＱ４のベー
スに流れ込む電流をＴＢ４とすると、△ＶＢＥ、＝（△
ＶＢＥ〇−Ｒ４ｉ４Ｂ）となり、したがって、 Ｖｃ、＝（△ＶＢ ＥＯ−Ｒ４ｉ４Ｂ ＞（Ｒ１＋Ｒ２
＋Ｒ３）／Ｒ２＋Ｖｓ Ｅ ここで、トランジスタＱ４ 、Ｑｓのエミッタ電流の和
を■２．トランジスタＱ４の直流電流増幅率をｈＦＥ＜
とすると、 Ｂ ４ ＝ Ｉ２ ／２ｈＦＥ４ となる。
により、ＶＢＥのｈＦＥによる変シＪを補正して出力電
圧Ｖｃの特性を第６図に一点鎖線で示すような特性にし
て出力電圧Ｖｃの変動を小さくしていＩＣＱ 直列回路５に流れる電流を１＋、抵抗Ｒ２の両端の電圧
をΔＶＢＥとすると、 Ｖｃ ＝ （Ｒ１＋Ｒ２＋Ｒ３＞ ・△ＶＢＥ／Ｒ２十
ＶＢＥ ここで差動増幅器６のトランジスタＱ３ 、 Ｑ４のエ
ミッタ間の電圧を△■ＢＥＯ，トランジスタＱ４のベー
スに流れ込む電流をＴＢ４とすると、△ＶＢＥ、＝（△
ＶＢＥ〇−Ｒ４ｉ４Ｂ）となり、したがって、 Ｖｃ、＝（△ＶＢ ＥＯ−Ｒ４ｉ４Ｂ ＞（Ｒ１＋Ｒ２
＋Ｒ３）／Ｒ２＋Ｖｓ Ｅ ここで、トランジスタＱ４ 、Ｑｓのエミッタ電流の和
を■２．トランジスタＱ４の直流電流増幅率をｈＦＥ＜
とすると、 Ｂ ４ ＝ Ｉ２ ／２ｈＦＥ４ となる。
このため、Ｖｃ’＝（△ＶＢＥＯ−Ｒ４Ｉ２／２、ｈｒ
： Ｅ ４ ） （Ｒ１＋Ｒ２＋Ｒ３） ／Ｒ２→−
ＢＥ と表わせる。
： Ｅ ４ ） （Ｒ１＋Ｒ２＋Ｒ３） ／Ｒ２→−
ＢＥ と表わせる。
ＶＢＥはｈＦＥにより第７図に示すように変動する。上
式を見ると第１項にｈＦＥ４が含まれている。ここでｈ
ＦＥ４はＶＢＥと正負の関係が逆の項で、しかｂ、分子
に含まれているためｈＦＥ４の小さい部分でＶｃの補正
に効くことがわかる。
式を見ると第１項にｈＦＥ４が含まれている。ここでｈ
ＦＥ４はＶＢＥと正負の関係が逆の項で、しかｂ、分子
に含まれているためｈＦＥ４の小さい部分でＶｃの補正
に効くことがわかる。
発明が解決しようとする課題
しかるに、従来の定電圧回路ではＰＮ接合素子の電圧Ｖ
ＢＥが変動した場合、差動増幅器６の入力に設けた抵抗
Ｒ４によって補正しており、その補正の特性は第５図に
一点鎖線で示ずように直流電流増幅率ｈＦＥが小さい領
域に対しては有効となるがｈＦＥの大きい領域では効果
がなくなり、逆にｈＦＥの大ぎい領域で補正を有効にき
かせるとｈＦＥの小さい領域で効果がなくなるため、Ｐ
Ｎ接合素子の電圧の変動の補正がせまい範囲でしか行な
えない等の問題点があった。
ＢＥが変動した場合、差動増幅器６の入力に設けた抵抗
Ｒ４によって補正しており、その補正の特性は第５図に
一点鎖線で示ずように直流電流増幅率ｈＦＥが小さい領
域に対しては有効となるがｈＦＥの大きい領域では効果
がなくなり、逆にｈＦＥの大ぎい領域で補正を有効にき
かせるとｈＦＥの小さい領域で効果がなくなるため、Ｐ
Ｎ接合素子の電圧の変動の補正がせまい範囲でしか行な
えない等の問題点があった。
本発明は上記の点に鑑みてなされたもので広い範囲で安
定した出力電圧が得られる定電圧回路を提供することを
目的とする。
定した出力電圧が得られる定電圧回路を提供することを
目的とする。
課題を解決するための手段
本発明はＰＮ接合素子と少なくとも２つの抵抗とよりな
る直列回路の両端に出力電圧の全部又は一部を印加し、
２つの抵抗のうち一方の抵抗の両端の電圧を差動増幅器
の２つの入力端子間に印加し、差動増幅器の差動出力に
より出力電圧を一定に制御する定電圧回路において、前
記ＰＮ接合素子の電圧変動に応じて前記直列回路への印
加電圧を前記出力電圧が一定になるように補正する補正
回路を具備してなる。
る直列回路の両端に出力電圧の全部又は一部を印加し、
２つの抵抗のうち一方の抵抗の両端の電圧を差動増幅器
の２つの入力端子間に印加し、差動増幅器の差動出力に
より出力電圧を一定に制御する定電圧回路において、前
記ＰＮ接合素子の電圧変動に応じて前記直列回路への印
加電圧を前記出力電圧が一定になるように補正する補正
回路を具備してなる。
作用
基準となるＰＮ接合素子の電圧が変動しても補正回路に
よりその変動に応じて直列回路への供給電流が補正され
、出力電圧は一定に保持される、。
よりその変動に応じて直列回路への供給電流が補正され
、出力電圧は一定に保持される、。
実施例
第１図は本発明の第１の実施例の回路図を示す１゜端子
１．３間には入力電圧が印加され、端子２゜３より出力
定電圧Ｖｃが取り出される。端子１は定電流源４を介し
て端子２に接続される。
１．３間には入力電圧が印加され、端子２゜３より出力
定電圧Ｖｃが取り出される。端子１は定電流源４を介し
て端子２に接続される。
端子２と端子３との間には直列回路５．差動増幅器６．
制御回路７．制御素子となるＰＮＰ１〜ランジスタＱ２
が互いに並列に接続される。直列回路５はＰＮ接合素子
を構成するＮＰＮＩ〜ランジスタＱ＋、抵抗Ｒ＋ 、Ｒ
２、Ｒ３、Ｒ５、Ｒ６よりなり、ＮＰＮ１〜ランジスタ
Ｑ＋のエミッタを端子３に接続し、ＮＰＮトランジスタ
Ｑ１の］レクタど端子２どの間に抵抗Ｒ＋ 、Ｒ２、Ｒ
３、Ｒｓ 。
制御回路７．制御素子となるＰＮＰ１〜ランジスタＱ２
が互いに並列に接続される。直列回路５はＰＮ接合素子
を構成するＮＰＮＩ〜ランジスタＱ＋、抵抗Ｒ＋ 、Ｒ
２、Ｒ３、Ｒ５、Ｒ６よりなり、ＮＰＮ１〜ランジスタ
Ｑ＋のエミッタを端子３に接続し、ＮＰＮトランジスタ
Ｑ１の］レクタど端子２どの間に抵抗Ｒ＋ 、Ｒ２、Ｒ
３、Ｒｓ 。
Ｒ６を端子２の側から抵抗Ｒｓ 、Ｒ＋ 、Ｒ２Ｒ３，
Ｒ６の順で直列に接続してなる。ＮＰＮトランジスタＱ
１のベースは抵抗Ｒ３と抵抗Ｒ６との接続点に接続され
、ベースエミッタ間でＰＮ接合を構成する。
Ｒ６の順で直列に接続してなる。ＮＰＮトランジスタＱ
１のベースは抵抗Ｒ３と抵抗Ｒ６との接続点に接続され
、ベースエミッタ間でＰＮ接合を構成する。
抵抗Ｒ２の端子２側の一端は差動増幅器６の入力端子と
なるＮＰＮＩ−ランジスタＱ３のベースに接続され、抵
抗Ｒ２のＰＮ接合素子側の一端は差動増幅器６の入力端
子となるＮＰＮＩ−ンランジスタＱ４のベースに特性補
正用抵抗Ｒ４を介して接続される。
なるＮＰＮＩ−ランジスタＱ３のベースに接続され、抵
抗Ｒ２のＰＮ接合素子側の一端は差動増幅器６の入力端
子となるＮＰＮＩ−ンランジスタＱ４のベースに特性補
正用抵抗Ｒ４を介して接続される。
制御素子であるＰＮＰＩヘランジスタＱ２はコレクタが
端子２に接続され、エミッタが端子３に接続され、その
ベースに差動増幅器６の出力が入力され、端子２，３間
の電圧を制御する。
端子２に接続され、エミッタが端子３に接続され、その
ベースに差動増幅器６の出力が入力され、端子２，３間
の電圧を制御する。
制御回路７は検出用ＮＰＮ＋−ランジスタＱｓ。
カレントミラー回路８．制」用ＮＰＮトランジスタＱ６
よりなる。検出用ＮＰＮトランジスタＱ５のベースは直
列回路５のＰＮ接合素子であるトランジスタＱ１のコレ
クタに接続され、１〜ランジスタＱ５の］レクタはカレ
ン１〜ミラ一回路８に接続される。制御用Ｎ Ｐ Ｎ
ｌ−ランジスタＱ６のベースはカレントミラー回路８に
接続され、コレクタは直列回路５の抵抗Ｒ５と抵抗Ｒ１
との接続点に接続される。
よりなる。検出用ＮＰＮトランジスタＱ５のベースは直
列回路５のＰＮ接合素子であるトランジスタＱ１のコレ
クタに接続され、１〜ランジスタＱ５の］レクタはカレ
ン１〜ミラ一回路８に接続される。制御用Ｎ Ｐ Ｎ
ｌ−ランジスタＱ６のベースはカレントミラー回路８に
接続され、コレクタは直列回路５の抵抗Ｒ５と抵抗Ｒ１
との接続点に接続される。
ここで、端子２．３間の出力電圧をＶｃ、抵抗Ｒ＋ １
．Ｒ２，Ｒ３、Ｒｓ 、 トランジスタＱ１を流れる
電流を１＋、トランジスタＱ１のベース−エミッタ間電
圧をＶｅ Ｅ 、差動増幅器６を構成するトランジスタ
Ｑ３ 、Ｑ４のエミッタ電流の和をＩ２．トランジスタ
Ｑ４のベース電流をＩＢ４゜トランジスタＱ３．Ｑ４の
エミッタ間の電圧の差をΔＶｅ Ｅ Ｏ、抵抗Ｒ２の両
端の電圧をΔＶＢＥ。
．Ｒ２，Ｒ３、Ｒｓ 、 トランジスタＱ１を流れる
電流を１＋、トランジスタＱ１のベース−エミッタ間電
圧をＶｅ Ｅ 、差動増幅器６を構成するトランジスタ
Ｑ３ 、Ｑ４のエミッタ電流の和をＩ２．トランジスタ
Ｑ４のベース電流をＩＢ４゜トランジスタＱ３．Ｑ４の
エミッタ間の電圧の差をΔＶｅ Ｅ Ｏ、抵抗Ｒ２の両
端の電圧をΔＶＢＥ。
トランジスタＱ１とトランジスタＱ５との電流比をｎ＋
、カレントミラー回路８の入力出力電流比をｎ２と覆る
と、 Ｖｃ ＝ （Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５） Ｉｔ ＋Ｒｓ
１１’ −１−ＶＢ Ｅ
（１）ρ ■１−△ＶＢＥ／Ｒ２（２） ま ノ〔、△ＶＢＥ −△Ｖ［３ＥＯ−Ｒ４１Ｂ４
（３）となるため、１１−（△Ｖｓ ＥＯ−Ｒ４
１８４）／ Ｒ２（４） さらに、Ｉｔ ’ ＝１＋ ’ｈＦＥ６ ／ｎ＋ ｎ
２６） ｈＦＥ６はトランジスタＱ６の直流電流増幅率である。
、カレントミラー回路８の入力出力電流比をｎ２と覆る
と、 Ｖｃ ＝ （Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５） Ｉｔ ＋Ｒｓ
１１’ −１−ＶＢ Ｅ
（１）ρ ■１−△ＶＢＥ／Ｒ２（２） ま ノ〔、△ＶＢＥ −△Ｖ［３ＥＯ−Ｒ４１Ｂ４
（３）となるため、１１−（△Ｖｓ ＥＯ−Ｒ４
１８４）／ Ｒ２（４） さらに、Ｉｔ ’ ＝１＋ ’ｈＦＥ６ ／ｎ＋ ｎ
２６） ｈＦＥ６はトランジスタＱ６の直流電流増幅率である。
したがって、Ｖｃ＝
（△Ｖｅ Ｅ ０−Ｒ４Ｉｓ ４ ＞、 （Ｒ１＋Ｒ２
＠−Ｒ３＋ Ｒ５） ／ Ｒ２＋ Ｒ５・Ｉ】 ・ｈＦ
Ｅ６／ｎ＋ｎ２＋ＶｓＥ ’
（５）ここで、１〜ランジスタＱ４の直流電流増幅率を
ｈＦＥ４とすると、 Ｉｓ ４ ＝ １２ ／２ｈＦ Ｒ４（７）よって
、Ｖｃ＝ （△Ｖｅ Ｅ Ｏ−’Ｒ４・１２ ／２ｈＦＥ４ ）（
Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５）／Ｒ２＋Ｒ５Ｉ＋ ０ｈｒ
Ｅｓ ／ｎ＋ ｎ２ ＋Ｖｓ Ｅ （８）ＶＢ
Ｅは直流電流増幅率ｈＦＥの変動に対して第７図に示す
ように変動することが知られており、式（８）に示すよ
うに第１項にはｈＦＥ４第２項にはｈＦＥ６が現われて
おり、ｈＦＥが変動してＶＢＥが変動してもこれに伴っ
て、ｈＦＥ４゜ｈＦＥ６が変動し、ＶＢＥの変動分を補
うことにより出力電圧Ｖｃを一定に保持している。
＠−Ｒ３＋ Ｒ５） ／ Ｒ２＋ Ｒ５・Ｉ】 ・ｈＦ
Ｅ６／ｎ＋ｎ２＋ＶｓＥ ’
（５）ここで、１〜ランジスタＱ４の直流電流増幅率を
ｈＦＥ４とすると、 Ｉｓ ４ ＝ １２ ／２ｈＦ Ｒ４（７）よって
、Ｖｃ＝ （△Ｖｅ Ｅ Ｏ−’Ｒ４・１２ ／２ｈＦＥ４ ）（
Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５）／Ｒ２＋Ｒ５Ｉ＋ ０ｈｒ
Ｅｓ ／ｎ＋ ｎ２ ＋Ｖｓ Ｅ （８）ＶＢ
Ｅは直流電流増幅率ｈＦＥの変動に対して第７図に示す
ように変動することが知られており、式（８）に示すよ
うに第１項にはｈＦＥ４第２項にはｈＦＥ６が現われて
おり、ｈＦＥが変動してＶＢＥが変動してもこれに伴っ
て、ｈＦＥ４゜ｈＦＥ６が変動し、ＶＢＥの変動分を補
うことにより出力電圧Ｖｃを一定に保持している。
制御回路７は第２項にかかわってバラリ、従来の抵抗Ｒ
４による補正（第６図−点鎖線）で十分でないｈＦＥの
高い部分での補正が行なえる。したがって、ｈＦＥの変
動に対する出力電圧Ｖｃの特性は第６図に実線で示すよ
うになり、ｈＦＥの変動によらず常に一定の出力電圧を
得ることができる。
４による補正（第６図−点鎖線）で十分でないｈＦＥの
高い部分での補正が行なえる。したがって、ｈＦＥの変
動に対する出力電圧Ｖｃの特性は第６図に実線で示すよ
うになり、ｈＦＥの変動によらず常に一定の出力電圧を
得ることができる。
第２図は本発明の第２の実施例の回路図を示す。
第１図と同一構成部分には同一符号をイ」シ、その説明
は省略する。本実施例は第１の実施例における抵抗Ｒ５
、Ｒｓを抵抗Ｒ＋ 、Ｒ３とで共用した構成で、第１の
実施例に比し、部品点数を減らすことができる。
は省略する。本実施例は第１の実施例における抵抗Ｒ５
、Ｒｓを抵抗Ｒ＋ 、Ｒ３とで共用した構成で、第１の
実施例に比し、部品点数を減らすことができる。
第３図は本発明の第３の実施例の回路図を示す。
第１図、第２図と同−禍成部分には同−右号を何し、そ
の説明は省略する。本実施例は補正回路７を制御用素子
である１ヘランジスタＱ７と検出回路９とで構成したも
ので、１〜ランジスタＱ７のコレクタを抵抗Ｒ＋ 、’
Ｒ２との接続点に接続してなり、端子２，３間の電圧を
検出回路９により検出して、トランジスタＱ７を制御し
て、直流回路５の供給電流を制御している。
の説明は省略する。本実施例は補正回路７を制御用素子
である１ヘランジスタＱ７と検出回路９とで構成したも
ので、１〜ランジスタＱ７のコレクタを抵抗Ｒ＋ 、’
Ｒ２との接続点に接続してなり、端子２，３間の電圧を
検出回路９により検出して、トランジスタＱ７を制御し
て、直流回路５の供給電流を制御している。
第４図は本発明の第３の実施例の回路図である。
図中、第１図、第２図、第３図と同一構成部分には同一
符号を付し、その説明は省略する。
符号を付し、その説明は省略する。
本実施例は端子３とトランジスタＱ２のエミッタとの接
続点を抵抗Ｒ７を介してトランジスタＱ１のエミッタと
接続した構成とする。補正回路７は定電流？ｌ！１０及
び１〜ランジスタＱ８で構成して、トランジスタＱ８の
エミッタをトランジスタＱ１のエミッタと抵抗Ｒ７との
接続点に接続し、トランジスタＱ８のベースに定電流源
１０を接続してなる。
続点を抵抗Ｒ７を介してトランジスタＱ１のエミッタと
接続した構成とする。補正回路７は定電流？ｌ！１０及
び１〜ランジスタＱ８で構成して、トランジスタＱ８の
エミッタをトランジスタＱ１のエミッタと抵抗Ｒ７との
接続点に接続し、トランジスタＱ８のベースに定電流源
１０を接続してなる。
トランジスタＱ８は直列回路５の電圧が変動しても１−
ランジスタＱ１のエミッタと抵抗Ｒ７との１ 接続点に一定の電流を供給し、出力電圧Ｖｃを一定に保
持する。
ランジスタＱ１のエミッタと抵抗Ｒ７との１ 接続点に一定の電流を供給し、出力電圧Ｖｃを一定に保
持する。
なお、回路は上記の実施例に限ることはなく、トランジ
スタの極性を変えた構成のものも考えられる。
スタの極性を変えた構成のものも考えられる。
発明の効果
上述の如く、本発明によればＰＮ接合素子の印加電圧変
動に応じて直列回路に流れる電流を補正する補正回路を
設けることによりＰＮ接合素ｆの印加電圧の変動による
出力電圧の変動を補正できるため、出力電圧の変動を少
なくでき、安定した出力電圧が得られる等の特長を有す
る。
動に応じて直列回路に流れる電流を補正する補正回路を
設けることによりＰＮ接合素ｆの印加電圧の変動による
出力電圧の変動を補正できるため、出力電圧の変動を少
なくでき、安定した出力電圧が得られる等の特長を有す
る。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は本発明の第３の実
施例の回路図、第４図は本発明の第４の実施例の回路図
、第５図は従来の一例の回路図、第６図は出力電圧特性
図、第７図はＰＮ接合素子電圧特性図である。 ５・・・直列回路、６・・・差動増幅器、７・・・補正
回路。 ２
明の第２の実施例の回路図、第３図は本発明の第３の実
施例の回路図、第４図は本発明の第４の実施例の回路図
、第５図は従来の一例の回路図、第６図は出力電圧特性
図、第７図はＰＮ接合素子電圧特性図である。 ５・・・直列回路、６・・・差動増幅器、７・・・補正
回路。 ２
Claims (1)
- 【特許請求の範囲】 ＰＮ接合素子と少なくとも２つの抵抗とよりなる直列回
路の両端に出力電圧の全部又は一部を印加し、該２つの
抵抗のうち一方の抵抗の両端の電圧を差動増幅器の２つ
の入力端子間に印加し、該差動増幅器の差動出力により
該出力電圧を一定に制御する定電圧回路において、 前記ＰＮ接合素子の電圧変動に応じて前記直列回路に流
れる電流を前記出力電圧が一定になるように補正する補
正回路を具備したことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157590A JP2754824B2 (ja) | 1990-01-31 | 1990-01-31 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157590A JP2754824B2 (ja) | 1990-01-31 | 1990-01-31 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03226809A true JPH03226809A (ja) | 1991-10-07 |
| JP2754824B2 JP2754824B2 (ja) | 1998-05-20 |
Family
ID=12058832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157590A Expired - Lifetime JP2754824B2 (ja) | 1990-01-31 | 1990-01-31 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754824B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191095A (ja) * | 2012-03-14 | 2013-09-26 | Mitsumi Electric Co Ltd | バンドギャップリファレンス回路 |
-
1990
- 1990-01-31 JP JP2157590A patent/JP2754824B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191095A (ja) * | 2012-03-14 | 2013-09-26 | Mitsumi Electric Co Ltd | バンドギャップリファレンス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754824B2 (ja) | 1998-05-20 |
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