JPH03227120A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カウンタ回路に関する。

〔従来の技術〕

そのためには２の累乗ではない、例えば６０進のカウン
タ回路では、ｎ進カウンタを複数個直列に接続し、本来
のクロック信号以外の非同期の信号から素子の伝搬遅延
時間によってワンショットのクロック信号を作シ、本来
のクロック以外に非同期のクロック信号にもカウントア
ツプしている。

第４図は従来のカウンタ回路の一例の回路図である。

カウンタ回路は、ｎ進カウンタ部２０ｂとｍ進カウンタ
部２１ｂとをカスケード接続している。

ｎ進カウンタ部２０ｂは、クロック信号ｌと非転信号７
ａおよびｎ検出回路４の検出信号Ｓ０とを入力して桁上
信号５ａ及びリセット信号６ａを出力するＢＳラッチ１
１とを有している。

次に回路の動作を説明する。カウンタ部２ｏｂのｎ進カ
ウンタ３の値が（ｎ−１）であって非同期のクロック信
号２が入力された場合は（ｎ−１）からｎＫカウントア
ツプされ、それをｎ検出回路４が検出して几Ｓラッチ１
０；ｔｎ進カウンタ３Ｉのリセット信号６ａと次段への
桁上信号５ａを発生している。ｍＱカウンタ部２１ｂも
ｎ進カウンタ部２０ｂの入力のＯＲ回路０１’Ｌ以外は
同様の構成になりｍをカウントする。

従ってｍ進カウンタ８の値が（ｍ−１）であった場合、
まずｎ進カウンタ部２ｏｂのカウンタ３が前述した動作
をして発生した桁上信号５ａによりｍ進カウンタ８も同
様にｍを検出して、ＢＳラッテ１１はリセット信号６ｂ
及び桁上げ信号５ｂｔｌ−発生し次段に送る。

ここで、例えば時計の秒カウントの場合は、ｎ。

ｍは１０と６であり６０秒に対応する。

たたし単なる６０秒を表示する場合はｍ進カウンタ部２
１ｂの桁上信号５ｂは不要となる。

分の場合は更に１０と６進力ウンタ部を接続し６０分に
対応する。

このように複数のカウンタ部を直列に接続された場合も
、前に説明した動作と同様にリセット信号６□と次のカ
ウンタ部への桁上信号５、を発生していく。

クロック信号２もクロック信号１とは非同期であるので
、元となる信号を素子の伝搬遅延時間を用いて信号を作
り、クロック信号１と同じ経路を用いてカウンタをカウ
ントアツプさせ、次のカウンタ部への桁上信号５、を出
力していた。

〔発明が解決しようとする課題〕

上述した従来のカウンタ回路では、１個のカウンタにつ
いて次のカウンタ部への桁上信号は、そのカウンタに入
力したクロック信号の幅からカウンタの桁上けを完了し
てｎ検出回路を通ってＲ８ラッチに入力されるまでに通
る素子の伝搬遅延時間の和を差し引いた狭はまった信号
幅となる。

すなわち、本来のクロック信号とは別に非同期にカウン
トする際、最初のカウンタ部に入力される非同期のクロ
ック信号幅から桁上けの伝搬する各カウンタの伝搬遅延
時間の総和を差し引いたカウント信号幅が最終のカウン
タ部から出力されることになる。

従って、最終のカウンタ部まで罹災に桁上げを行うため
には、最初の非同期クロック信号幅を充分に長くする必
要がある。

しかし非同期クロック信号幅は素子の伝搬遅延時間によ
り決定されているため、素子の製造バラツキや特性バラ
ツキにより有効信号幅が変動し、確実に桁上が伝搬しな
い可能性があるという欠点をもっていた。

〔課題を解決するための手段〕

本発明のカウンタ回路は、クロック信号と該クロック信
号に対して非同期のクロック信号の論理和信号を入力し
リセット信号でリセットされるｎ進カウンタとｓ＃ｎ進
カウンタの複数のビット信号を入力して２の累乗となら
ないｔｔｉｔｎを検出して検出信号を出力するｎ検出回
路と、前記非同期のクロック信号に対応して反転信号を
出力するインバータ回路と、前記検出信号および前記反
転信号を入力して桁上信号及び前記リセット信号を出力
するＢＳラッチとを有するｎ進カウンタ部を含むカウン
タ回路において、前記インバータ回路に遅延回路を設け
て構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明第１の実施例の回路図である。

カウンタ回路は、第４図のカウンタ部２ｏｂ及び２１ｂ
のインバータエの代シにそれぞれ遅延反転回路１ｏＡ及
び１０Ｂを設けたことが異る魚身外は従来のカウンタ回
路と同一である。

ここで遅延反転回路１０Ａは、非同期クロック信号２を
ゲートに入力するＰチャネルＭＯ８）ランジスタＱＡと
その出力する節点Ａ電圧■□を入力するインバータＩと
そのインバータ出力とクロック信号１とを入力するＮｏ
几回路とを有している。遅延反転回路１０Ｂは桁信号５
ａをゲー）Ｋ入力するトランジスタＱＢの出力する節点
Ｂの電圧ＶＢをバッファＡに入力するトランジスタＱ。

を有している。

第２図は第１図の回路の動作を説明するための各部信号
のタイミンクチャートである。

ｎ進カウンタ部２０のｎ進カウンタ３が値（ｎ−１）の
時に、まずクロック信号１が入力された場合の動作をみ
ていく。

クロック信号１が入力されると従来例に説明したのと同
様にｎ進カウンタ３はカウントアツプしてカウント値ｎ
となる。

これをｎ検出回路４により検出してＢＳラッチ１１から
のリセット信号６ａによりカウンタ３をリセットすると
共に次のカウンタへの桁上は信号５ａを出力する。

次にカウント値（ｎ−１）のとき、非同期のクロック信
号２が入力されたとする。

入力されるとｎ進カウンタ３はカウントアツプしカウン
ト値ｎとなシ、ｎ検出回路４がこれを検出する。

これと同時に遅延反転回路１０Ａに入力されるクロック
信号２が＠Ｈ”になると、回路内のＮチャネルＭＯＳト
ランジスタＱＡがオンし、節点人の電圧は“Ｌ”となる
。

クロック信号２が″Ｌ″にもどると、ＮチャネルＭＯＳ
トランジスタＱＡはオフし、プルアップされた抵抗几に
より節点Ａの電圧■□は徐々に１Ｈ”となる。

このためクロックの反転信号７ａは立下がシはクロック
信号２とほぼ同時点ｔ□だが立上が９時点ｔ２が遅くな
シ、信号７ａのパルス幅はクロック信号２に比べ広くな
る。

そのため、ＢＳラッチ１１によシ発生する桁上げ信号５
ａは、立ち上がＤｌｌｌｌはカウント信号２の立ち上が
りよりもｎ７進カウンタ３　ｔ　”／検出回路４の伝搬
遅延時間τ□だけ遅くなるが、立ち下がシ側は反応遅延
回路１０Ａによって遅らせた時間τ２だけさらに遅くな
る。

従って遅延反転回路１０Ａの遅延時間τ２をｎ進カウン
タ３．ｎ検出回路４の伝搬遅延時間τ１よシも大きく設
定すれば、非同期のクロック信号２のパルス幅τは桁上
げの時の信号伝搬遅延があっても狭することはなく、次
のｍ１ｉｌ力ウンタ部２１への桁上けが確実に行える。

ここで、例えば６０秒のカウンタ回路の場合はｎを１０
、ｍを６にする。

第３図は本発明の第２の実施例の回路図である。

カウンタ回路は、第１図の遅延反転回路１０Ａ。

１０Ｂを遅延反転回路１０ｃＫ置換したことが異る魚身
外は、第１の実施例と同一であ夛、同様の動作をする。

〔発明の効果〕

以上説明したように本発明は、カウンタのリセット信号
及び次のカウンタ部への桁上げを発生するＢＳラッチに
入力されている非同期のクロック信号の反転信号のパル
ス＠を広げるような遅延反転回路を付加することによシ
、複数部カスケードに接続され九カウンタ回路において
、非同期クロック信号をよシ次のカスケード部に確実に
伝搬できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は第１
図の回路の動作を説明するだめの各部信号のタイミング
チャート、第３図は本発明の第２の実施例の回路図、第
４図は従来のカウンタ回路の一例の回路図である。 １・・・クロック信号、２・−・非同期のクロック信号
、３・・・ｎ進カウンタ、４・・・ｎ検出回路、５ａ、
５ｂ−・・次段への桁上は信号、６ａ、６ｂ・・・カウ
ンタリセッ転回路、１１・ｆ３．８ラツチ、２０．２０
ａ、２１．２１ａ・−・カウンタ部。

Claims (1)

【特許請求の範囲】
1. クロック信号と該クロック信号に対して非同期のクロッ
   ク信号の論理和信号を入力しリセット信号でリセットさ
   れるｎ進カウンタと、該ｎ進カウンタの複数のビット信
   号を入力して２の累乗とならない値ｎを検出して検出信
   号を出力するｎ検出回路と、前記非同期のクロック信号
   に対応して反転信号を出力するインバータ回路と、前記
   検出信号および前記反転信号を入力して桁上信号及び前
   記リセット信号を出力するＢＳラッチとを有するｎ進カ
   ウン部を含むカウンタ回路において、前記インバータ回
   路に遅延回路を設けたことを特徴とするカウンタ回路。