JPH03230400A - メモリ・セルの状態を検証する装置と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にプログラム可能なメモリ今セル、更
に具体的に云えば、複数個の電気的にプログラム可能な
メモリ・セルの状態を検証する方法と装置に関する。

従来の技術及び課題 従来の多くの電気的にプログラム可能な固定メモリ（Ｅ
ＰＲＯＭ）セル・アレイは仮想アース形の設計である。

隣合った列のメモリ・セルがビット線を共有し、任意の
１行にある隣合った１対のセルの電流通路の第１の端が
１本のビット線に接続される。セルの電流通路の他端が
異なるアレイ・ソース又は復号アース線に接続される。

セルを読取るには、選ばれたメモリ・セルの電流通路の
１端のアレイ・ソース又は復号アースを低にする。ビッ
ト線を電圧バイアス源に接続する。

メモリ・セルの電流通路がビット線と選ばれたアレイ・
ソースとの間にあるから、ビット線の電圧レベルを感知
することによって、そのコンダクタンス状態を確認する
ことが出来る。ビット線の電圧レベルが下がれば、それ
は選ばれたセルの状態が導電していると云う証拠であり
、論理１が読出される。ビット線の電圧レベルが高のま
）であれば、選ばれたメモリ・セルは非導電として感知
され、論理Ｏが読出される。

後で詳しく説明するが、セルは、その浮動ゲートに電荷
を選択的に入れることにより、導電させられ又はさせら
れない。浮動ゲートに現れる電荷が多ければ多い程、セ
ルの導電度が低くなる。浮動ゲートにより多くの電荷が
存在するにつれて、選ばれたセルの電流通路を導電させ
る為には、セルの制御ゲートには一畷高い読取電圧を印
加する必要がある。電圧供給レベルにガートバンドを加
えたものに相当する予定の試験電圧を制御ゲートに印加
し、その後セルを読取ることにより、浮動ゲートに十分
なＷ１荷が入っているかどうかを判定する為に、セルを
試験することが出来る。

読取速度を高める為、選ばれなかったことごとくのセル
に対する仮想又は復号アースが電圧バイアス源に接続さ
れる。その為、選ばれたセルの電流通路を通る電流のか
なりの部分が、電圧バイアス源に接続されたアレイ・ソ
ースから、未だプログラムしていない隣接したセルの電
流通路をも通る。後で更に詳しく説明するが、この電流
分の寄与により、選ばれたセルが非導電状態又は論理Ｏ
状態にあると誤って読取られる場合が多い。その時、こ
の電流の寄与が来る隣接したセルをプログラムすると、
通常の動作で、選ばれたセルが論理１と読取られ、誤り
の原因となる。

上に述べた理由で、アレイのプログラム検証モードの間
、メモリ・セル′の状態を正しく確認する方法と装置を
開発する必要が生じた。

課題を解決する為の手段及び作用 この発明は複数個の電気的にプログラム可能なメモリ・
セルの状態を検証する方法と装置を提供する。この発明
の一面では、第１及び第２のメモリ・セルが電流通路を
持ち、夫々が第１及び第２の端を持つ。メモリ・セル状
態センス節が第１の端に結合される。第１のアレイ・ソ
ース節が第１のセルのＴｉ流通路の第２の端に結合され
、第２のアレイ・ソース節が第２のセルの電流通路の第
２の端に結合される。プログラム検証状態を感知する第
１の回路を設ける。復号アース回路及び第２の回路がこ
の第１の回路に結合される。第１の回路がプログラム検
証状態を感知したことに応答して、復号アース回路が第
１及び第２のアレイ・ソース節の内の選ばれた一方を低
電圧源に結合する。

第１の回路がこのプログラム検証状態を感知したことに
応答して、第２の回路が第１及び第２のアレイ・ソース
節の内の少なくとも選ばれなかった一方を選択的に隔離
する。こうすることにより、選ばれたセルに隣接するセ
ルからの電流の寄与を除くことが出来、こうして７０グ
ラム検証状態の間、選ばれたセルに於けるゼロ状態の虚
偽の検証を避けることが出来る。

この発明のその他の面は、以下図面について詳しく説明
する所から理解されよう。図面全体にわたり、可能な限
り、同様な部分には同じ参照記号を用いている。

実　　施　　例 第１図は、１メガビツトの相補形金属酸化物半導体の電
気的にプログラム可能な固定メモリ・アレイをその上に
作ったチップの中心部分を示す高レベル・ブロック図で
ある。この１メガビツト・アレイを全体的に１０で示す
。アレイ１０は１６個の６４にのアレイ部分１２に分け
て構成されている。対のアレイ部分１２の間に仮想アー
ス復号部分１４及びセンス・アンプ部分１６が配置され
ている。各々のセンス・アンプ部分１６は、隣接する各
々のアレイ部分に対して１６個ずつ、３２個のセンス・
アンプを持っている。

図示の実施例では、アレイ部分１２が、それに対応する
仮想アース復号部分１４及びセンス・アンプ部分１６と
共に、２列及び８行の高位アレイに構成されている。こ
の高位アレイの一番上に行及び列復号部分１８があり、
行及び列相互接続部分２０を介して夫々のアレイ部分１
２、仮想アース復号部分１４及びセンス・アンプ部分１
６に接続されている。アドレス復号部分２２が、隣接す
る行及び列役号部分１８に接続される出力を持っている
。プログラム制御ブロック２４が、図示の実施例では、
チップの左上隅に設けられている。

図示の実施例では、Ｚアドレス及び復号部分２５が、ア
ドレス復号部分２２がら空間的に隔てられていて、チッ
プ１０の右下隅に設けられている。

第２図は１つの６４にアレイ１２の一部分の更に詳しい
回路図である。図面には、複数個の行並びにこの行に対
して直交する複数個の列に分けて配置された複数個の電
気的にプログラム可能な固定メモリ・セル３０−７０が
示されている。各行のセルには行線又はワード線ｘｏ、
ｘｉ・・・・・・ｘｎが付設されている。各々１対の列
のセルにはＢＬｌ、Ｂ１０・・・・・・ＢＬｒｌ−１の
様なビット線が付設されている。外側のビット線ＢＬＯ
及びＢＬｎは伺れも１列のメモリ・セルにしか関係して
いない。対の列のセルには夫々の△Ｓ（アレイ・ソース
）駆動回路７２−７８も付設されている。

各々のＡｓ駆動回路７２乃至７８が、夫々の復号又は仮
想アース信号源ＶＧＯ，ＶＧＩ・・・・・・ＶＧｎに接
続されると共に、バイアス電圧源Ｖ（バイアス）にも接
続されている。このバイアス電圧源は例えば１．７ボル
トであってよい。各々のＡｓ駆動回路７２−７８は、セ
ルの１対の列にある各々のセルの電流通路に接続された
夫々のＡｓ駆動線８０−８６を出力として持っている。

メモリΦセル３０−７０は略−様に構成されている。１
例として、メモリ・セル４６を考えると、各々のメモリ
・セルは電流通路８８、浮動ゲート９０及び制御ゲート
９２を有する。各々のメモリ・セルの電流通路がＡＳ駆
動線とｌＩＩ達するビット線との間に接続される。例え
ば、セル４６の電流通路８８がＡｓ駆動線８０とビット
線ＢＬ１の間に接続されている。各々のメモリ・セルの
制御ゲートが、その行に関ｙ！するワード線に接続され
る。セル４６を例として使うと、その制御ゲート９２が
ワード線×１に接続されている。

電圧１ｍＶ（バイアス）が夫々のｎチャンネル形電界効
果トランジスタ９４−１００を介して夫々のビットｌ１
ＢＬＯ，ＢＬｌ、Ｂ１０・・・−・・ＢＬｎに接続され
ている。トランジスタ９４−１００のゲートが読取バイ
アス電圧供給信号ＲＢ’　に接続されている。信号ＲＢ
’　は読取バイアス信号Ｒ８（後で説明する）から取出
され、ＲＢよりも約０．１ボルト低いことが好ましい。

ＲＢはセンス・アンプ１０１．１０２内で使われる。２
つの信号の間の電圧の差によってビット線が浮動しない
様にし、電流の寄与がより少なくなる為に、感知動作に
対する干渉を防止する。

夫々のｎチャンネル形電界効果復号トランジスタ１０３
−１０８の電流通路がビット線ＢＬＯ。

ＢＬｌ、Ｂ１０・・・・・・ＢＬｎの、トランジスタ９
４−１００とは反対の端を終端している。トランジスタ
１０３−１０８のゲートがＹ復号信号ＹＯ。

Ｙｌ、Ｙ２・・・・・・Ｙｎに夫々接続される。

偶のトランジスタ１０３，１０６等の電流通路が夫々の
ビット線ＢＬＯ，ＢＬ２・・・・・・ＢＬｎ−１（図に
示してない）を節１１０に接続し、この節が電界効果ト
ランジスタ１１４の電流通路及び線１１５を介してセン
ス・アンプ１０１に接続されている。トランジスタ１１
４のゲート１１６が復号信号Ｚｎに接続される。節１１
０は、そのゲート１２０がプログラム付焼信号ＰＥｚｎ
の源に接続された電界効果トランジスタ１１８の電流通
路を介して、アースに選択的に接続される。

センス・アンプ１０１は、それがセンス線１１５に受取
る信号を基準線１２２に受取る信号と比較する。基準線
１２２が、（例えば）１２個の固定メモリ・セルのミニ
アレイの中にある選ばれた点に接続されている。アレイ
の中で、基準線１２２が接続されている点が、製造時に
プログラム可能であって、ミニアレイ１２４の内部にあ
る動作セルの状態を予め選ぶことが出来る様になってい
る。

奇のトランジスタ１０４乃至１０８が夫々のビット線Ｂ
Ｌ１．ＢＬ３・・・・・・ＢＬｎを節１２６に選択的に
接続する。この節がｎチャンネル形電界効果トランジス
タ１２１の電流通路及び線１２８を介しでセンス・アン
プ１０２に接続される。トランジスタ１２１のゲート１
２９が復号信号ｚｍに接ｆ−される。節１２６は、その
ゲート１３１が復号プログラム付焼信号ＰＥｚｍの源に
接続された電界効果トランジスタ１３０の電流通路を介
して、アースに選択的に接続される。センス・アンプ１
０２はセンス・アンプ１０１に対応しており、センス線
１２８に受取った信号を、ミニアレイ１２４内の予定の
点に接続された基準１！１３２から受取った基準値と比
較する。

第３図はＡｓ駆動回路７４を更に詳しく示している。第
３図に示す回路が各々のＡｓ駆動回路７２−７８に同じ
様にあることを承知されたい。ｐチャンネル形電界効果
トランジスタ１３３の電流通路が、バイアス電圧源Ｖ（
バイアス）を節１３４に選択的に接続する。節１３４が
、ｎｆヤンネル形電界効果１−ランジスタ１３５の電流
通路を介して節１３６に選択的に接続される。ｐｙ−ヤ
ンネル形電界効果トランジスタ１３８の電 流通路がＶ（バイアス）をＡｓ出力節１４０に選択的に
接続する。出力節１４０はｎｆｒン′ネル形電界効果ト
ランジスタ１４２の電流通路を介してアース又はＶｓｓ
にも選択的に接続される。ｎチャンネル形電界効果トラ
ンジスタ１４４の電流通路が、節１３６を節１４６に選
択的に接続する。

節１４６がｎチャンネル形トランジスタ１４２のゲート
に接続される。更に節１４６がｎチャンネル形トランジ
スタ１４８の電流通路を介してアースに接続される。

ｐチャンネル形トランジスタ１３３のゲートが信号ＳＡ
Ｔに接続される。ｎチャンネル形トランジスタ１３５の
ゲートが信号りに接続される。ｎチャンネル形トランジ
スタ１４４のゲートがプログラム付焼信号の反転ＰＥに
接続される。ｎチャンネル形トランジスタ１４８のゲー
トが反転復号信号Ｚに接続される。節１３６が、ｎチャ
ンネル形電界効未トランジスタ１５０の電流通路を介し
て復号又は仮想アース源ＶＧｉに選択的に接続される。

こ）でｉは１乃至ｎであり得る。トランジスタ１５０の
ゲートが復号信号Ｚの源に接続される。

■（バイアス）信号源は、チップの低電圧源Ｖｓｓより
もｐチャンネルのＶｔ以上高く保たれる電圧源である。

第１図と共に第３図を見れば、仮想アース信号ＶＧｉが
対応するＶＧ復号部分１４に発する。信号ＳＡＴ、ＰＥ
、Ｚ及びＺはブＯグラム制御部分１４に発し、Ｚ及びＺ
は２復号部分２５に発する。信号りは各々のＩ１０バッ
ファに発する。

第４図は信号りを発生する回路の回路図である。

ナンド・ゲート１６０がＤＡＴＡ入力及びＰＥ入力を持
ち、それらの出所はチップ１０の外部である。ＰＥ、即
ちプログラム付能は、アレイ１０をプログラムする時だ
け高である。ナンド・ゲート１６０の出力１６２がイン
バータ１６４０入力に接続される。インバータ１６４の
出力１６６が、ｎチャンネル形電界効果トランジスタ１
６８の電流通路を介して、Ｄ出力部１７０に選択的に接
続される。外部で発生された書込み付焼（ＷＥ）体号が
ｐチャンネル形電界効果トランジスタ１７２のゲートと
、トランジスタ１６８のゲートに印加される。

占込み付焼信号の反転ＷＥが、ｎチャンネル形トランジ
スタ１７４のゲートに印加される。読取バイアス信号Ｒ
Ｂが、ＷＥが低状態の場合は、ｐチャンネル形トランジ
スタ１７２を介して、又はＷＥが高状態の場合は、ｎチ
ャンネル形トランジスタ１７４の電流通路を介して、Ｄ
出力節１７０に伝達される。従って、ＷＥがゼロに等し
く、従って、ＷＥが１に等しい時、ＲＢ他信号節１７０
に伝達される。その他の場合、ＲＢが出力節１７０から
隔離される。

ＷＥの高状態では、トランジスタ１６８が導電し、従っ
て節１６６からＤ出力節１７０へ信号が通過することが
出来る。ＤＡＴＡ及びＰＥが高である時だけ、節１６６
が高になり、従って、節１７０のＤが高になるのは、Ｐ
Ｅが高である時だ番ノである。それが起るのは、ＥＰＲ
ＯＭをプログラムしている時だけである。前に述べた様
に、Ｄは、ＷＥが島である時、ＲＢの（白を持つ。

第５図のＶＣＣＲＢを発生する、全体を１８０で示した
回路の回路図である。第４図に示す回路と同じく、ＶＣ
ＣＲＢ回路はチップ（第１図）のプログラム制御ブロッ
ク２４内にある。ｎチャンネル形電界効果トランジスタ
１８２のゲートが信号ＲＢに接続され、ドレインが電圧
源ＶＣＣに接続される。トランジスタ１８２のソースが
ＶＣＣＲＢ出力節１出力転１８４れる。ｐチャンネル形
電界効果トランジスタ１８６のゲートがＰＥの信号源に
接続される。これはもとのＰＥの反転である。トランジ
スタ１８６のソースがプログラミング電圧源Ｖｐｐに接
続され、そのドレインがＶＣＣＲＢ出力節１出力転１８
４れる。これから判る様に、ＲＢが高である時、出力節
ＶＣＣＲＢはＲＢ　−Ｖ　ｔｎにすることが出来る。

ＲＢの値は、読取モードで、ＶＣＣＲＢがＶｔ、より約
０．５Ｖ高くなる様になっている。この代りに、ＶＣＣ
ＲＢは、ＰＥが低である時、大体Ｖｐｐ電圧の値であっ
てよい。

第６図は信号ＳＡＴを発生する、全体を１９０で示した
信号発生回路の回路図である。ｐチャンネル形電界効果
トランジスタ１９２のゲートが内込み付焼信号源ＷＥに
接続される。トランジスタ１９２のソースがＶＣＣＲＢ
電圧源に接続され、これは第５図に示した信号発生回路
１８０を使って発生される。トランジスタ１９２のドレ
インがＳＡＴ出力節１９４に接続される。この出力節は
ｎチャンネル形電界効果トランジスタ１９６のドレイン
にも接続され、このトランジスタのゲートがＷＥ信号源
に接続される。トランジスタ１９６のソースがアースに
接続される。ｐチャンネル形電界効果トランジスタ１９
８のソースがＶＣＣＲＢ電圧源に接続され、そのドレイ
ンがＳＡＴ出力節１９４に接続される。トランジスタ１
９８のゲートもＳＡＴ出力節に接続される。

ＷＥ低信号高である時、ｎチャンネル形トランジスタ１
９６がターンオンになり、ｐチャンネル形トランジスタ
１９２がターンオフになる。この状態の間、ｐチャンネ
ル形トランジスタ１９８はＳＡＴ信号をＶＣＣＲＢから
ｐチャンネルのＶｔを差引いた伯に保つ。読取モードで
は、これは大体ゼロ・ボルトであるが、プログラミング
・モードでは、この値はＶｐｐからｐチャンネルのｖｔ
を差引いた値になる。これは、トランジスタ１９６がト
ランジスタ１９８に較べて比較的小さく、従って、トラ
ンジスタ１９８が、信号ＳＥＴが降下し得る値を制限す
るからである。ＳＡＴ信号がＶ　ＣＣＲＢ　−Ｖ　ｔｐ
になる時には、何時でも第３図のトランジスタ１３３が
ターンオンになる。トランジスタ１３３は、そのゲート
がアースにならないので、高インピーダンス状態にある
。従って、ＳＡＴ信号がトランジスタ１３３を通る電流
を制限する。

上に説明した第２図乃至第６図は、選ばれたメモリ・セ
ルを一方向から読取り、反対の方向からプログラムする
この発明の好ましい実施例を例示する。然し、普通のＥ
ＥＰＲＯＭアレイで出会う様なプログラミング・パター
ンの感度を理解する為には、各々のメモリ・セルを、セ
ルの電流通路に対して同じ方向から読取るそれ程複雑で
ないメモリ・セル・アレイを考えるのが役に立つ。この
様なアレイが第７図に回路図で示されており、全体を２
１０で示す。図示のアレイ２１０の部分が、ＥＰＲＯＭ
メモリ・セル２１２，２１４，２１６を含む。セ）Ｌｔ
２１２−２１６Ｇ；ｔ’７−　ｔ’ｌＸ　ｉ　ニ接続さ
れた制御ゲートを持っている。トランジスタ２１２の電
流通路がビット線ＢＬＯ及び節ＡＳＩの間に接続される
。セル２１４の電流通路が節ＡＳ１及びビット線ＢＬＩ
の間に接続される。トランジスタ２１６の電流通路がビ
ット線ＢＬＩ及びアレイ・ソース節ＡＳ２の間に接続さ
れる。

ビット線ＢＬＯがｎチャンネル形電稈効果トランジスタ
２１８を介してバイアス電圧源■（バイアス）に接続さ
れる。同様に、ＢＬＩがｎチャンネル形電界効果トラン
ジスタ２２０の電流通路を介してＶ（バイアス）に接続
される。トランジスタ２１８，２２０のゲートが電圧源
Ｖｃｃに並列に接続される。ビット線ＢＬＯ及びＢＬｌ
の他端は、夫々のＹ選択トランジスタ２２２．２２４の
電流通路の端で終端する。これらのトランジスタのドレ
インが夫々のビット線に接続され、そのソースが、セン
ス・アンプ（図に示してない）に選択的に接続される節
２２６に接続される。

ｎチャンネル形電界効果トランジスタ２２８の電流通路
がＶ（バイアス）を節ＡＳ１に接続する。

ｎチャンネル形電界効果トランジスタ２３０の電流通路
が節ＡＳ１をＶＳＳ又はアースに接続する。

トランジスタ２２８のゲートが復号又は仮想アース信号
の反転ＶＧＩに接続され、真の信＠　Ｖ　Ｇ　１の源が
トランジスタ２３０のゲートに接続される。

同様に、トランジスタ２３２の電流通路がＶ（バイアス
）を節ＡＳ２に接続し、ｎチャンネル形電界効果トラン
ジスタ２３４の電流通路が節ＡＳ２をＶＳＳ又はアース
に接続する。トランジスタ２３２のゲートが反転仮想又
は復号アース信号ＶＧ２に接続され、真のＶＧ２信号の
源がトランジスタ２３４のゲートに接続される。

アレイ２１０に示したメモリ・セル２１２−２１６は、
プログラムする時、パターン感度を有する。即ち、ビッ
トのプログラム能力は、共通のビット線を致有するビッ
トの状態の間接的な１ｑ数であることが判っている。ア
レイ２１０の外部の観察点から見ると、ビットのプログ
ラム効率は近隣のビットの状態の関数である。

トランジスタ２１６のプログラミングを考える。

トランジスタ２１６を読取るには、節ＡＳ２を低に引張
る。これは、トランジスタ２３４をターンオンすると共
に、トランジスタ２３２をターンオフにすることによっ
て行なわれる。このことが、ＶＯ２を高にし、その反転
ＶＧ２を低にすることによって作動される。セル２１６
が消去されていると、トランジスタ２２０が抵抗性であ
り、セル２１４が抵抗性であるから、ビット線ＢＬ１が
低に引張られる。節ＢＬＩの低レベルが１”として感知
される。トランジスタ２１６を７０グラムされていると
、ビット線ＢＬＩがＶ（バイアス）になり、これは°“
Ｏ°゛として感知される。

ＥＰＲＯＭセル２１４の電流通路が電圧源トランジスタ
２２０よりも一層抵抗性が大きくて、トランジスタ２１
６の電流通路を通る電流、即ち、２１６の大部分が、電
流ｉ　　の寄与であること２０ が理想的である。一般的に、ＡＳｌ、ＢＬＯ。

へ８２．ＢＬｌ等は静電容量の大きい線である。

ＡＳｌはトランジスタ２２８によって■（バイアス）に
駆動され、セル２１４が節ＡＳ１を駆動しなくてもよい
様にする。節ＡＳＩが低かったとすると、セル２１４が
ビット線８Ｌ１を引下げることがあり、セル２１４がＡ
Ｓｌを充電するまで、節ＢＬ１で間違ったデータが読取
られることがある。

セル２１４はｖＧトランジスタ２２８よりも抵抗性が一
層大きい。都合の悪いことに、性能上の理由で、セル２
１４の電流通路は、Ｖ（バイアス）源トランジスタ２２
０程抵抗性ではない。ある場合には、ｉ　　が電流ｉ　
　の４０％もの寄与を２１４　　　　２１６ 持つことがあり、これはかなり問題である。この理由で
、セル２１６がビット線ＢＬ１を有効な１”に引下げる
能力は、トランジスタ２１４゜２２０の抵抗性の関数で
ある。セル２１６を“０″にプログラムする場合、“Ｏ
”が読取られる様にするのに必要な、セル２１６の浮動
ゲートに入れるべき電Ｍｌは、近隣のＥＰＲＯＭセル２
１４の状態の関数になる。

第７図に示す実施例では、選ばれたワード線Ｘｉに接続
された全てのゲートはＶＣＣになる。

ワードｓｉｘ＊に印加される電圧レベルが高くなるにつ
れて、有効なゼロを保つ為に、即ち、プログラムされた
セルの電流通路を非導電に保つ為に、プログラムされた
ＥＰＲＯＭセルの浮動ゲートに存在することが要求され
る電荷が多くなる。これが、“０”が最初に感知される
Ｘｉ雷電圧測定することによって、浮動ゲートに負の電
荷を追加することによって生ずるＶ、変化量を決定する
方法になる。第２図及び第７図に示したＥＰＲＯＭセル
では、同じビット線を持つ近隣のメモリ・セルがプログ
ラムされているかどうかに応じて、有効なゼロを得る際
、Ｘｉ読取電圧に少なくとも１．３ボルトもの変化が見
られた。

従来の受入れられているプログラミング・アルゴリズム
は、１行の各々のセルを順番にプログラムする。従って
、トランジスタ２１４及び２１６の両方にゼ［１を１０
グラムする場合、トランジスタ２１４の制御ゲートにＶ
ｐｐを印加し、予定のパルスｗ４門の罰、ＡＳＩを低に
する。その後、ビット線ＢＬ１を読取って、セル２１４
の電流通路を非導電にする為に、セル２１４の浮動ゲー
ト２３８に十分な電荷が転送されたかどうかを調べる。

そうなっていれば、有効な“Ｏ”が感知される。

そうなっていなければ、セル２１４の制御ゲートにもう
１回プログラミング・パルスを加え、有効な“０″が感
知されるまで、この過程を繰返す。

第８図は業界の普通のプログラミング・アルゴリズムの
）Ｏ−チャートである。アルゴリズムは２５０から始ま
る。工程２５２で、ＶＣＣ（読取電圧）を６．５ボルト
に設定し、ブ０グラミング電圧ｖｐｐを１３ボルトに設
定する。アドレス・ポインタは最初は、■程２５４で第
１のメモリ位置に設定する。工程２５６で、カウンタＸ
をＯに設定する。工程２６２で、１つのワードの内容を
検証する。然し、ワードの内、１１０　Ｉ＋にプログラ
ムすべきセルが正しくゼロを記録していない場合、その
ワードは不良であり、アルゴリズムは工程２６４に進む
。この■稈でＸをインクレメントする。

工程２６６で、カウンタＸを１０の様な予定数と比較し
て、この回数のプログラミングの試行を行なったかどう
かを判定する。この時Ｘが１０に等しければ、工程２６
８で、装置は不良であると云う判定を下す。Ｘが未だ１
０又はその他の予定の数に等しくなければ、プログラム
は工程２６９に進み、この工程はワード中の選ばれたセ
ルに１ミリ秒のパルスをプログラムする。ワードが合格
になるか、或いはカウンタＸが１０に達するまで、この
ループを続ける。

判定工程２７０で、アルゴリズムは現在のアドレスが＠
後のアドレスに等しいがどうかを質問する。等しくなけ
れば、■程２７２でアドレスをインクレメントし、プロ
グラムは工程２５６にループ状に戻り、そこで次のプロ
グラミング・サイクルの為に、カウンタＸを再び“０″
に設定する。

最後のアドレスに達した場合、■程２７４で、Ｖｐｐを
５ボルト上１０％に設定する。工程２７６で、全てのバ
イトをプログラムすべきもとのデータと比較する。場合
によって、パターン感度が検出されるのはこの点である
。この時、あるセルは“０”か合格していたと思われて
いたが、後で不良であったと決定される。これを次に更
に詳しく説明する。最後に、もとのデータの全てのバイ
トが合格であれば、工程２７８で、装置が合格になる。

第７図に戻って説明すると、前に述べた様に、電流ｉ　
　、即ちセル２１６の電流通路を通る電１６ 流の４０％もが、１　１即ちセル２１４の電流１４ 通路を通る電流の寄与である。残りの電流は、バイアス
電圧トランジスタ２２０の電流通路を通るｉ　　の寄与
である。セル２１６をゼロにプログ２０ ラムする場合、ゼロを発生するのにセル２１６の浮動ゲ
ート２３６に必要な電荷は、セル２１４の浮動ゲート２
３８の状態の関数である。

トランジスタ２１４は、ＢＬｌを引下げる程の電流を通
すことが出来ない場合、非導電と見なされる。節ＢＬＩ
の電圧は、源Ｖ（バイアス）からの１　　及びアレイ・
ソースＡＳ２からの１２１６２０ （図面に示すのとは反対向き）によって補給される。大
きい１２１６が存在する場合、トランジスタ２１６の漏
れ電流が一層大きいことがあり、それでもセンス・アン
プが、Ｂ［１に高レベルを「認める」。従って、センス
・アンプがＢＬＩに°゛０”を認める為には、トランジ
スタ２１４の浮動ゲート２３８の電荷量は、ｉ　　から
の寄与がない場１６ 合程大きくする必要はない。

第８図に示す従来のプログラミング・アルゴリズムは、
同じ行内の１つのセルから次のセルへと進む。両方のト
ランジスタ２１４．２１６に“０゛をプログラムする必
要があったと仮定する。トランジスタ２１６にＯがプロ
グラムされると、電流１２１６が減少する。従って、セ
ル２１４を読取る時、ＢＬｌの電圧は１　　によって十
分に補給さ１６ れす、ｉ　　はトランジスタ２１４の電流通路を２０ 通る漏れ電流に追いつくことが出来ない。ＢＬｌの電圧
は低状態へと放出される。センス・アンプは、ＢＬｌを
読取る時、“１°゛を感知するが、これは誤りである。

このパターン感度の問題に対する１つの解決策は、“０
”状態を受取るべき各々のセルを１つのパルスでプログ
ラムすることである。これが、この様にプログラムされ
たセルの電流通路の抵抗をかなり強め、従来のアルゴリ
ズム程、０にプログラムされた近隣のセルからの電流の
寄与は大きくならなくなる。０にプログラムされた全て
のセルが１つのパルスを受取った後、プログラムがルー
プ状に戻り、″０”の各々のセルに、セルの浮動ゲート
の電萄を、“０”が読取れる様にするまでの残りの数の
パルスをプログラムする。然し、第８図に示した従来の
アルゴリズムは、業界の基準として受入れられており、
従って、この交代的なプログラミング方法は、パターン
感度の問題を解決する選択として必ずしも利用すること
が出来ない。

この発明に従って、このパターン感度の問題を解決する
方法は、第７図に述べた様なアレイに対し、全ての反転
仮想アース信号をターンオフすることである。具体的に
第７図に戻って説明すると、プログラム検証モードでは
、又は第８図の工程２６２でだけ、ＶＧＩ及びＶＯ２を
ターンオフする。

これによってＡＳｌ、Ａｓ２・・・・・・が電圧バイア
ス源から隔離される。セル２１４の状態を判定する時、
ＶＧＩをターンオンし、トランジスタ２３０の電流通路
を導電させ、ＡＳＩをアース通路に接続する。その後、
ＢＬｌの状態を感知する。

ＶＯ２がターンオフになっているから、Ａｓ２はもはや
高にならない。従って、電ＦＲ１は無視１６ し得る様になり、節ＢＬＩの正しい読取りが出来る。

Ａｓ２がもはヤ高ではないから、ＢＬｌの節は、他の場
合程急速に上昇しない。然し、従来のプログラミング・
アルゴリズムでは、これは重要ではない。それは、アル
ゴリズムの速度が、ＢＬＩの電圧が電流ｉ　　のみによ
って上昇するのに必要２０ な時間より遅いからである。反転仮想アース信号は検！
モードでだけターンオフになるから、この解決策は、チ
ップがプログラムされた後の読取時間を何等減少しない
。

この発明では、反転仮想アース信号が全てターンオフに
なっている門、真の仮想アース信号ＶＧ１、ＶＯ２・・
・・・・は依然として独立に選択可能であり、その為、
残りはターンオフであるが、選ばれた１つの仮想アース
信号をターンオンする。

第２図に戻って説明すると、アレイのこの部分の中にあ
るセル３６．３８に両方共“０パをプログラムすると仮
定する。セル３６がセル３８より先にプログラムされる
。上に述べた様にパターン感度は依然として起る。これ
は、セル３６に対する検証電流に対するかなりの寄与が
セル３８から来るからであり、節ＢＬ２の電圧は不正に
高と感知されることがある。従って、その浮動ゲートに
転送された電荷量が不十分であると、セル３６の状態は
不正に“ＯＩＩとし１感知される。この発明を用いる時
の解決策は、”３８の寄与を減少することである。Ａｓ
駆動回路７６がＡＳ２駆動節８４からＶ（バイアス）を
隔離して、’　３８を無視し得る様にする。第３図で云
えば、好ましい実施例では、これが次の様にして行なわ
れる。

読取モードでは、信号りがＲＢ　（＝ＶＣＣＲＢ＋■ｔ
ｏ）のレベルにあり、従ってトランジスタ１３５をター
ンオンする。復号信号である信号Ｚは読取及び検証状態
の両方でオンである。反転プログラム付焼信号ＰＥは読
取及び検証モードの両方で高であり、この両方の状態で
信号Ｚは低である。

信号ＳＡＴは読取状態ではＶＣＣＲＢであり、信号ＳＡ
Ｔは検証モードではゼロでない、インピーダンスを下げ
る状態である。

検証モードでは、トランジスタ１３５がオフであって、
トランジスタ１３３のインピーダンスが下がっているか
ら、節１３４の電圧レベルにより、ｐチャンネル形トラ
ンジスタ１３８は非導電になる。従って、節１４０は、
アレイ・ソース節、又はそれに関連する選ばれなかった
セルの電流通路に対する電流源ではない。

然し、読取モードでは、ＳＡＴがＶＣＣＲＢに設定され
、信号りがＲＢに設定される。この為、節１３２が低に
なり、トランジスタ１３８を導電させる。従って、アレ
イ・ソース節１４０がＶ（バイアス）に結合され、読取
動作を早める為の電流源を利用することが出来る。

第４図乃至第６図は、合せて、取分け、読取又は検証状
態が存在することを感知する回路の一部分を構成する信
号発生回路である。読取及び検証の両方の状態では、プ
ログラム付焼信号ＰＥが低であり、その反転が高である
。Ｄ信号かＲＢに設定され、これは０でない電圧バイア
ス源であり、これに対して検証状態では、この信号が低
である。

読取及び検証の両方の状態では、ＲＢはＶ（バイアス）
十ｖ、に相当する。読取モードでは、信号ＷＥが低であ
り、これに対して検証状態では、ＷＥが＾であり、その
反転ＷＥは逆の状態になる。

第４図及び第６図に示す回路が信号ＤＡＴＡ及びＷＥを
受取ることにより、読取状態及びプログラム検証状態を
区別することが出来る。

要約ずれば、電気的にプログラム可能な固定メモリ・セ
ルに“ＯＩＩをプログラムする時の検証の誤りを防止す
る方法と装置を図面に示して説明した。この発明は上に
述べたパターン感度をなくすと同時に、業界の基準とし
て受入れられたプログラミング・アルゴリズムに合致す
る。

以上図示の実施例及びその利点を詳しく説明したが、こ
の発明がそれに制限されず、特許請求の範囲のみによっ
て限定されることを承知されたい。

この発明は以上の説明に関連して、更に下記の実施態様
を有する。

（１）　　複数個の電気的にプログラム可能なメモリ・
セルの状態を検証する装置に於て、各々の当該セルの電
流通路が第１及び第２の端を持つと共に、第１の端に結
合されたメモリ・セル状態センス節を持つ第１及び第２
のメモリ・セルと、前記第１のセルの電流通路の第２の
端に結合された第１のアレイ・ソース節と、前記第２の
セルの電流通路の第２の端に結合された第２のアレイ・
ソース節と、プログラム検証状態を感知する第１の回路
と、該第１の回路に結合されていて、該第１の回路が１
０グラム検証状態を感知したことに応答して、前記第１
及び第２のアレイ・ソース節の内の選ばれた一方を低電
圧源に選択的に結合する復号アース回路と、前記低電圧
源とは実質的に異なる電圧レベルを持つ電圧バイアス源
と、前記第１の回路に結合されていて、前記第１の回路
がプログラム検証状態を感知したことに応答して、前記
第１及び第２のアレイ・ソース節の内、少なくとも選ば
れなかった一方を前記電圧バイアス源から選択的に隔離
する第２の回路とを有する装置。

（２）　　（１）項に記載した装置に於て、第１の回路
がプログラム検証状態とは異なる読取状態を感知する様
に作用することが出来、第２の回路は、第１の回路が読
取状態を感知したことに応答して、第１及び第２のアレ
イ・ソース節の内の少なくとも選ばれなかった一方を電
圧バイアス源に結合する装置。

（３）　　（１）項に記載した装置に於て、第２の回路
が、第１の回路がプログラム検証状態を感知したことに
応答して、全てのアレイ・ソース節を電圧バイアス源か
ら隔離する様に作用し得る装置。

（４）　　（１）項に記載した装置に於て、第１及び第
２のメモリ・セルが、何れも浮動ゲートを含む電気的に
プログラム可能な固定メモリ・セルで禍成され、予定の
電荷が該浮動ゲートに選択的に印加されて、夫々のセル
の電流通路を非導電にする＠置。

（５）　　（１）項に記載した装置に於て、ビット線に
結合されていて、選ばれたセルがゼロ状態を持つ場合、
該ビット線で＾電圧レベルを感知出来る様にする電圧バ
イアス源を有する装置。

（６）　　（１）項に記載した装置に於て、復号アース
回路が、電流通路及び制御電極を持つトランジスタを有
し、該トランジスタの電流通路が、前記第１及び第２の
アレイ・ソース節の内の一方を、前記電圧バイアス源よ
り低い電圧レベルを持つ低電圧源に選択的に結合し、復
号アース信号が前記トランジスタの制御電極に選択的に
結合されて、前記電流通路を導電させるＶｔ置。

（７）　　（１）項に記載した装置に於て、第２の回路
が、電流通路及び制ｍｌ電極を持つトランジスタで構成
され、該電流通路は前記第１及び第２のアレイ・ソース
節の内の選ばれなかった一方を電圧バイアス源に選択的
に結合し、前記トランジスタの制御電極には、プログラ
ム検証状態の間、前記電流通路を非導電にするのに十分
な電圧レベルが印加される装置。

（８）　　（７）項に記載した装置に於て、前記トラン
ジスタが第１のｐチャンネル形電界効果トランジスタで
あり、前記第２の回路が前記電圧バイアス源を前記第１
のｐチャンネル形電界効果トランジスタの制御電極に選
択的に結合する電流通路を持つ第２のｐチャンネル形電
界効果トランジスタを有し、飽和信号が低状態及び高状
態を持ち、前記第２のｐチャンネル形電界効果トランジ
スタのゲートは前記飽和信号を受取る様に結合されてお
り、前記第１のプログラム検証信号の低状態は前記第２
のｐチャンネル形電界効果トランジスタの電流通路の抵
抗を下げて、前記第１のｐチャンネル形電界効果トラン
ジスタの制御電極を前記電圧バイアス源に結合する装置
。

（９）　　（１）項に記載した装置に於て、前記復号ア
ース回路が、前記第１及び第２のアレイ・ソース節の内
の選ばれた一方を低電圧源に選択的に結合する電流通路
を持つｎチャンネル形電界効果トランジスタを有し、該
ｎチャンネル形電界効果トランジスタのゲートは復号ア
ース信号を受取り、前記第２の回路は、前記電圧バイア
ス源を前記第１及び第２のアレイ・ソース節の内の少な
くとも選ばれなかった一方に選択的に結合する電流通路
を持つ第２のｎチャンネル形電界効果トランジスタを有
し、該第２のｎチャンネル形電界効果トランジスタのゲ
ートが反転復号アース信号を受取って、前記第２のトラ
ンジスタの電流通路のコンダクタンスを制ａする装置。

（１０）電気的にプログラム可能なメモリ・セルのアレ
イに於て、列に分けて配置された複数個のメモリ・セル
を有し、列の複数個の対の各々に対し、その間にビット
線が電気的に設けられ、各々の１対の列にあるセルの電
流通路の第１の端が前記ビット線に結合され、列の複数
個の対の各々に対し、その間にアレイ・ソース線が電気
的に設けられ、最後に記載した各々の対の列にあるセル
の前記第１の端とは反対側の電流通路の第２の端が、前
記アレイ・ソース線に結合され、更に、プログラム検証
モードを感知するモード感知回路と、出力が夫々のアレ
イ・ソース線に結合された複数個のアレイ・ソース駆動
回路とを有し、各々のアレイ・ソース駆動回路は前記モ
ード感知回路、電圧バイアス源、及び該電圧バイアス源
のレベルとは実質的に異なる電圧レベルを持つ低電圧源
に結合されており、選ばれた１つのアレイ・ソース駆動
回路は、前記モード感知回路がプログラム検証モードを
感知したことに応答して、前記低電圧源を夫々のアレイ
・ソース線に結合し、前記アレイ・ソース駆動回路の内
、少なくとも選ばれなかったものは、前記モード感知回
路がプログラム検証モードを感知したことに応答して、
前記電圧バイアス源を夫々のアレイ・ソース線から隔離
するアレイ。

（１１）　　（１０）項に記載したアレイに於て、前記
モード感知回路が、更に、前記プログラム検証上−ドと
は異なる読取モードを感知する様に作用することが出来
、前記選ばれなかったアレイ・ソース駆動回路は、前記
モード感知回路が読取モードを感知したことに応答して
、前記電圧バイアス源を夫々のアレイ・ソース線に結合
するアレイ。

（１２）　　（１０）項に記載したアレイに於て、各々
のアレイ・ソース駆動回路が、前記モード感知回路がプ
ログラム検証モードを感知したことに応答して、前記電
圧バイアス源を夫々のアレイ・ソース線から隔離する様
に作用し得るアレイ。

（１３）　　（１０）項に記載したアレイに於て、各々
のメモリ・セルが電気的にプログラム可能な固定メモリ
・セルであり、各々のセルの浮動ゲートは予定の電荷が
プログラムされる様に作用することが出来、制御ゲート
には予定の読取電圧が印加され、前記浮動ゲートにプロ
グラムされた予定の電荷は、前記制御ゲートに予定の読
取電圧が印加された時、夫々のセルの電流通路を比較的
に非導電にするアレイ。

（１４）　　（１０）項に記載したアレイに於て、複数
個のバイアス・トランジスタを有し、該バイアス・トラ
ンジスタの電流通路は夫々のヒツト線を電圧バイアス源
に選択的に結合し、各々のビット線にセンス・アンプが
選択的に結合されて、その電圧レベルを読取り、選ばれ
たビット線の電圧レベルは読取ろうとする選ばれたメモ
リ・セルの状態に関係し、該選ばれたビット線の＾電圧
レベルは、前記バイアス・トランジスタからの電流及び
選ばれなかった近隣のセルからの電流によって生ずるア
レイ。

（１５）　　（１０）項に記載したアレイに於て、各々
のアレイ・ソース駆動回路が、夫々のアレイ・ソース線
を前記低電圧源に選択的に接続する電流通路を持つトラ
ンジスタを含み、該トランジスタの制御電極が復号アー
ス信号の源に結合されているアレイ。

（１６）　　（１０）項に記載したアレイに於て、前記
モード感知回路が、前記電圧バイアス源を夫々のアレイ
・ソース線に接続する電流通路とゲートとを持つ第１の
ｐチャンネル形電界効果トランジスタと、前２電圧バイ
アス源を前記第１のトランジスタのゲートに選択的に結
合する電流通路を持つ第２のｐチャンネル形電界効果ト
ランジスタとを有し、該第２のトランジスタのゲートが
飽和信号に結合され、該飽和信号の電圧レベルがその電
流通路のコンダクタンスに影響を与えるアレイ。

（１７）　　（１０）項に記載したアレイに於て、各々
のアレイ・ソース駆動回路が、夫々のアレイ・ソース線
を電圧バイアス源に選択的に結合する電流通路を持つト
ランジスタを有し、反転復号アース信号が前記ｎチャン
ネル形電界効果トランジスタの制御電極に結合されるア
レイ。

（１８）第１及び第２のメモリ・セルの電流通路の第１
の端がビット線に結合され、該セルの電流通路の第２の
端が第１及び第２のアレイ・ソース節に結合され、バイ
アス電圧レベルとは実質的に異なる低電圧レベルに引張
られたアレイ・ソースを復号しながら、ビット線の状態
を感知することによって、各々のセルが読取られる様な
複数個の電気的にプログラム可能なメモリ・セルの状態
を検証する方法に於て、プログラム検証状態を感知し、
諜感知する工程に応答して、前記第１及び第２のアレイ
・ソース節の内の選ばれた一方を低電圧レベルの源に結
合し、前記感知する工程に応答して、前記第１及び第２
の７レイ・ソース節の内の少なくとも選ばれなかった一
方を電圧バイアス源から隔離する工程を含む方法。

（１９）　　（１８）項に記載した方法に於て、プログ
ラム検証状態とは異なる読取状態を感知し、該読取状態
を感知した工程に応答して、前記第１及び第２のアレイ
・ソース節の内の少なくとも選ばれなかった一方を電圧
バイアス源に結合する工程を含む方法。

（２０）　　（１８）項に記載した方法に於て、プログ
ラム検証状態を感知した工程に応答して、全てのアレイ
・ソース節を電圧バイアス源から隔離する工程を含む方
法。

（２１）　　（ＩＢ）項に記載した方法に於て、第１及
び第２のメモリ・セルの内の選ばれた一方に「ゼロ」状
態をプログラムすると決定し、選ばれたセルの浮動ゲー
トに増分的な吊の電荷が存在する様にする為に、選ばれ
たセルの制御ゲートに予定の時間の間、プログラミング
電圧を印加し、隔ｌする工程の後、選ばれたセルの制御
電圧に読取電圧を印加し、選ばれたビット線の電圧レベ
ルを感知した後、ビット線の電圧レベルが十分高い電圧
レベルであるかどうかを判定し、ビット線に少なくとも
予定の電圧レベルが達成される様な、十分な電荷が選ば
れたメモリ・セルの浮動ゲートに蓄積されるまで、プロ
グラムし、隔離し、読取電圧を印加して、感知する工程
を繰返す工程を含む方法。

（２２）セルが、列の複数個の対に分けて配置されてい
て、各々の間にビット線が設けられ、各々の列の対にあ
るセルの電流通路の第１の端が夫々のビット線に結合さ
れ、セルの複数個の対の列の間には何れも電気的にアレ
イ・ソース線が設けられており、最後に記載した列の各
々の対に月し、前記第１の端とは反対の、セルの電流通
路の第２の端がアレイ・ソース線に結合されて、各々電
流通路がビット線とアレイ・ソース線の間に電気的に配
置される様にした電気的にプログラム可能な固定メモリ
・セルのアレイをプログラムする方法に於て、選ばれた
メモリ・セルを「ゼロ」状態にプログラムする場合、選
ばれたメモリ・セルをアドレスし、該セルの浮動ゲート
に予定の増分的な量の電荷がある様にする為に、アドレ
スされたメモリ・セルの制御ゲートにプログラミング・
パルスを印加し、少なくとも選ばれながったアレイ・ソ
ース線を電圧バイアス源から隔離し、該隔離する工程の
後、アドレスされたセルに隣接する選ばれたアレイ・ソ
ース線を、前記電圧バイアス源とは実質的に異なる電圧
レベルを持つ低電圧源に結合し、選ばれたメモリ・セル
に隣接するビット線の電圧レベルを感知し、選ばれたビ
ット線の電圧レベルが、予定の電圧レベルと少なくとも
同じ高さであるかどうかを判定し、選ばれたビット線に
十分高い電圧レベルが達成されるまで、プログラミング
・パルスを印加し、隔離し、感知し、判定する工程を繰
返し、次のメモリ・セルを選択する工程を含む方法。

（２３）複数個の電気的にプログラム可能なメモリ・セ
ル（３０〜７０）の状態を検証する装置が、第１及び第
２の端を有する電流通路を夫々有する第１及び第２のメ
モリ・セル（３６，３８＞を含む。メモリ・セル状態セ
ンス節（Ｂ１０）が第１の端に結合される。第１のアレ
イ・ソース節（８２）が第１のセル（３６）の電流通路
め第２の端に結合される。第２のアレイ・ソース節〈８
４）が第２のセル（３８）の電流通路の第２の端に結合
される。プログラム検証状態を感知する第１の回路を設
ける。復号アース回路が、第１の回路がプログラム検証
状態を感知したことに応答して、第１及び第２のアレイ
・ソース節の内の選ばれた一方を低電圧源に結合する。

第２の回路が、第１の回路がプログラム検証状態を感知
したことに応答して、第１及び第２のアレイ・ソース節
（８２゜８４）の内の少なくとも選ばれなかった一方を
電圧バイアス源から選択的に隔離する。

【図面の簡単な説明】

第１図は１メガビツトの電気的にプログラム可能な固定
メモリの高しベルブ・ロック図で、チップ上にあるセル
・アレイ及び回路ブロックの大体の物理的な配置を示す
。第２図は第１図に示した１つのセル・アレイの小さな
一部分及び関連する回路の電気回路図、第３図は第２図
に示したアレイに使うアレイ・ソース（Ａｓ）駆動回路
の詳しい回路図、第４図は第３図に示したＡｓ駆動回路
に使われる信号■を発生する周辺回路の回路図、第５図
は第３図に示したＡｓ駆動回路に使われるＶＣＣＲ８信
号を発生する周辺回路の回路図、第６図は第３図に示し
たＡｓ駆動回路に使われるＳＡＴ信号を発生する周辺回
路の詳しい回路図、第７図はこの発明に使われる交代的
なセル・アレイの小さな一部分の回路図、第８図はこの
発明のプログラミング及び検証手順のブロック図である
。 主な符号の説明 ３６　：第１のメモリ・セル ３８　：第２のメモリ・セル ｉＬ２：メモリ・セル状態センス節 ８２　：第１のアレイ・ソース節 ８４　：第２のアレイ・ソース節

Claims (2)

【特許請求の範囲】
1. （１）複数個の電気的にプログラム可能なメモリ・セル
   の状態を検証する装置に於て、各々の当該セルの電流通
   路が第１及び第２の端を持つと共に、第１の端に結合さ
   れたメモリ・セル状態センス節を持つ第１及び第２のメ
   モリ・セルと、前記第１のセルの電流通路の第２の端に
   結合された第１のアレイ・ソース節と、前記第２のセル
   の電流通路の第２の端に結合された第２のアレイ・ソー
   ス節と、プログラム検証状態を感知する第１の回路と、
   該第１の回路に結合されていて、該第１の回路がプログ
   ラム検証状態を感知したことに応答して、前記第１及び
   第２のアレイ・ソース節の内の選ばれた一方を低電圧源
   に選択的に結合する復号アース回路と、前記低電圧源と
   は実質的に異なる電圧レベルを持つ電圧バイアス源と、
   前記第１の回路に結合されていて、前記第１の回路がプ
   ログラム検証状態を感知したことに応答して、前記第１
   及び第２のアレイ・ソース節の内、少なくとも選ばれな
   かった一方を前記電圧バイアス源から選択的に隔離する
   第２の回路とを有する装置。
2. （２）第１及び第２のメモリ・セルの電流通路の第１の
   端がビット線に結合され、該セルの電流通路の第２の端
   が第１及び第２のアレイ・ソース節に結合され、バイア
   ス電圧レベルとは実質的に異なる低電圧レベルに引張ら
   れたアレイ・ソースを復号しながら、ビット線の状態を
   感知することによつて、各々のセルが読取られる様な複
   数個の電気的にプログラム可能なメモリ・セルの状態を
   検証する方法に於て、プログラム検証状態を感知し、該
   感知する工程に応答して、前記第１及び第２のアレイ・
   ソース節の内の選ばれた一方を低電圧レベルの源に結合
   し、前記感知する工程に応答して、前記第１及び第２の
   アレイ・ソース節の内の少なくとも選ばれなかった一方
   を電圧バイアス源から隔離する工程を含む方法。