JPH03232184A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビット線対を構成する一方のビット線に読出
し対象のメモリセルを電気的に接続し、該ビット線対間
の電位差を検出することにより、読出し動作を行なう半
導体記憶装置に関するものである。

〔従来の技術〕

第７図は従来のＤＲＡＭを示すブロック構成図である。

同図において、１はマトリクス状に配置されたメモリセ
ルから構成されるメモリセルアレイである。メモリセル
アレイ１中のメモリセルは行単位にワード線ＷＬＩ〜Ｗ
　Ｌ　ｎに接続されると共に、列単位にビット線対ＢＬ
Ｉ、ＢＬＩ〜ＢＬｍ、ＢＬｍに接続されている。

ワード線ＷＬ１〜ＷＬｎは行デコーダ２により選択的に
活性化され、ビット線対ＢＬＩ、ＢＬ１〜ＢＬｍ、ＢＬ
ｍは列デコーダ３により選択的に活性化される。また、
ビット線対ＢＬＩ、ＢＬＩ〜ＢＬｍ、ＢＬｍはセンスア
ンプ・Ｉ１０線４及びプリチャージ回路６にも接続され
ている。

５はアドレスバッファであり、アドレス信号ＡＤＲを取
込み、図示しない行アドレスストローブ信号ＲＡＳ、列
アドレスストローブ信号ＣＡＳに基づき、アドレス信号
ＡＤＨを行アドレス信号Ａｉとして行デコーダ２に、列
アドレス信号Ａｊとして列デコーダ３にそれぞれ出力す
る。また、センスアンプΦＩ１０線４の出力が出力ハッ
ファ７を介して、出力データＤ　　として出力される。

ｏｕｔ 第８図は、第７図で示したＤＲＡＭの１つのメモリセル
周辺を示した回路構成図である。同図に示すように、メ
モリセル１０はワード線ＷＬとビット線ＢＬに接続され
ている。メモリセル１０は、メモリキャパシタ１１と選
択トランジスタ１２とから構成されており、メモリキャ
パシタ１１の一方電極には、（１／２）Ｖｏｏのセルプ
レート電圧Ｖ　が印加されており、他方電極は選択トラ
ンジｐ スタ１２の一方電極に接続されている。選択トランジス
タ１２の他方電極はビット線ＢＬに接続され、制御電極
はワード線ＷＬに接続されている。

ビット線対ＢＬ、ＢＬの一端はセンスアンプ１６に接続
されている。センスアンプ１６はＨレベル（Ｌレベル）
のセンスアンプ活性信号５Ｅ（ＳＥ）が与えられると活
性化し、ビット線対ＢＬ。

ＢＬ間の電位差を増幅する。さらに、ビット線対ＢＬ、
ＢＬの一端は選択トランジスタ１７．１８を介してＩ１
０線対Ｉ１０．Ｉｌｏに接続されている。選択トランジ
スタ１７．１８それぞれの制御電極には列デコーダ３の
出力線ＣＬが接続されている。

一方、ビット線対ＢＬ、ＢＬの他端はプリチャージ回路
６に接続されている。プリチャージ回路６は、制御電極
にプリチャージ信号φが印加されるトランジスタ１Ｂ、
１４．１５から構成されている。プリチャージ回路６は
、Ｈレベルのプリチャージ信号φが与えられると活性化
し、ビット線対ＢＬ、ＢＬの電位を（１／２）Ｖ　　の
プリチャＣ ジ電圧ｖＢＬに設定する。また、Ｌレベルのプリチャー
ジ信号φが与えられると非活性となり、ビット線対ＢＬ
、ＢＬの他端をフローティングにする。

制御信号発生回路２０は、行アドレスストローブ信号Ｒ
ＡＳ、列アドレスストローブ信号ＣＡＳ及び書込み（読
出し）信号Ｗを取込み、これらの信号に基づき、前述し
たセンスアンプ活性信号ＳＥ、ＳＥ及びプリチャージ信
号φを出力する。

第９図は第７図及び第８図で示したＤＲＡＭの読出し動
作を示した波形図である。以下、同図を参照しつつメモ
リセル１０の読出し動作の説明を行なう。

まず、時刻ｔ１に行アドレスストローブ信号ＲＸ１が立
下がると、アドレスバッファ５はアドレス信号ＡＤＨを
行アドレスＡｉとして行デコーダ２に出力する。

その後、制御信号発生回路２０は、時刻ｔ２にプリチャ
ージ信号φをＨレベルからＬレベルに立下げ、（１／２
）Ｖｏｏのプリチャージ電圧”ＢＬにプリチャージされ
たビット線対ＢＬ、ＢＬの他端をフローティングにする
。この時、ビット線対ＢＬ、ＢＬ双方の電位は、セルプ
レート電位Ｖ。ｐと同じ（１／２）Ｖ　　であるため、
ビット線対ＢＬ。

Ｃ ＢＬの浮遊容量には電荷は蓄積されない。

そして、時刻ｔ３に、行デコーダ２はワード線ＷＬをＨ
レベルに立上げメモリセル１０を選択する。すると、選
択トランジスタ１２がオンし、メモリキャパシタ１１が
ビット線ＢＬに電気的に接続されるため、メモリキャパ
シタ１１の格納データに基づき、ビット線対ＢＬ、ＢＬ
間に微小な電位差ΔＶが生じる。この電位差ΔＶは、メ
モリキャパシタ１１が電気的に接続されたビット線ＢＬ
の浮遊容量の容量値をＣ、メモリキャパシタ１１の容量
値をＣ８とすると、メモリセル１０が正常にＨ，Ｌレベ
ルの記憶を行っている場合、下記の　（１）式を解くこ
とにより求められる。

（１）式は、メモリセル１０の記憶内容であるメモリキ
ャパシタ１１の蓄積電荷が、ワード線ＷＬの活性後はビ
ット線ＢＬの浮遊容量とメモリキャパシタ１１の双方に
蓄積されることを電荷保存の法則に従って表わしたもの
である。

従って、ビット線対ＢＬ、ＢＬ間の電位差ΔＶは となる。

通常、Ｃ＞＞Ｃ（Ｃ：Ｃ ｂ　　　ｓ　　　ｂ　　　ｓ は１０： １程度） であることから、ビット線対ＢＬ、ＢＬ間に生じる電位
差は微小であることがわかる。

次に、時刻ｔ４に制御信号発生回路２０は、センスアン
プ活性信号５Ｅ（ＳＥ）をＨレベル（Ｌレベル）に立上
げ（立下げ）、センスアンプ１６を活性化し、ビット線
対ＢＬ、ＢＬ間の電位差を増幅する。

そして、時刻ｔ５に列アドレスストローブ信号ＣＡＳか
立下がると、アドレスバッファ７はアドレス信号ＡＤＨ
を列アドレスＡｊとして列デコーダ３に出力し、時刻ｔ
６に列デコーダ３により選択されたビット線対ＢＬ、Ｂ
Ｌ間の電位差を■１０！１９対Ｉ１０．Ｉ１０に転送し
、これが出力バッファ７を介して、出力データＤ　　と
して読出さｏｕす れる。

〔発明が解決しようとする課題〕

このような従来のＤＲＡＭの良否を製造後にテストする
ため、電源電圧、動作温度、入力信号のタイミング条件
及びメモリセルに書き込むデータパターン等の組み合せ
試験が従来より行われてきた。ところが、近年のメモリ
容量増加に伴って組み合せ試験にかかる時間も極めて長
くなるという問題点が生じてきた。一方、組み合せ試験
において誤動作するのはほとんどが動作マージンの少な
いメモリセルである。つまり、組み合せ試験をメモリセ
ルの動作マージン試験で置き換えても何ら不都合はない
。

この発明はこのような観点からなされたもので、簡単に
メモリセルの動作マージンのテストが行え、早期にテス
ト結果を得ることができる半導体記憶装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体記憶装置は、ビット線対を構成
する一方のビット線に読出し対象のメモリセルを電気的
に接続し、該ビット線対間の電位差を検出することによ
り読出し動作を行う装置であって、テストモード続出し
時に、読出し対象でない前記メモリセルを、情報未格納
状態で選択的に、前記ビット線対にそれぞれ電気的に接
続する付加容量接続手段を備えている。

〔作用〕

この発明における付加容量接続手段は、テストモード続
出し時に、読出し対象でないメモリセルを、情報未格納
状態で選択的に、ビット線対にそれぞれ電気的に接続す
るため、テストモード続出し時に、読出し対象のメモリ
セルの記憶データを読出す場合に、ビット線の浮遊容量
が、読出し対象でないメモリセルがビット線に接続され
た分たけ増加したのと等価になる。

〔実施例〕

第１図はこの発明の第１の実施例であるＤＲＡＭの１つ
のメモリセル周辺を示す回路構成図である。同図に示す
ように、従来と異なり、ワード線ＷＬと行デコーダ２と
の間にＣ動作セル設定手段３０が設けられている。これ
に伴い、行デコーダ２はワード線ＷＬではなく、行選択
線ＲＸＩ〜ＲＸｎ（図中、ＲＸを代表として、１本のみ
示す）を選択的に活性化（“Ｈ”レベル）するように構
成されている。なお、「Ｃ動作セル」とは、データの記
憶に用いられず、ビット線の浮遊容量の一部として利用
されるメモリセルのことをいう。

Ｃ動作セル設定手段３０は、設定記憶回路３１゜ＡＮＤ
ゲート３２及びＯＲゲート３３から構成されている。設
定記憶回路３１は、トランジスタ３４．３５から成るＣ
ＭＯＳインバータＩ１の人。

出力部Ｎ３．Ｎ４と、トランジスタ３６．３７から成る
ＣＭＯＳインバータＩ２の人、出力部Ｎ５゜Ｎ６とを交
叉接続することにより、データ記憶部３８を構成してい
る。データ記憶部３８のノードＮｌ（ＰＭＯＳトランジ
スタ３４．３６のソース）は電源ｖｃｃに接続され、ノ
ードＮ２　（ＮＭＯＳトランジスタ３５．３７のソース
）は接地（ｖｓｓレベル）されている。

また、設定記憶回路３１は、他に電位設定手段３９．４
０を有しており、電位設定手段３９は、電源Ｖ　、接地
ｖ８８間に直列に接続された、ＮＭＣ ＯＳトランジスタ４１（電源ｖｃｃ側）〜４３（接地ｖ
ｓｓ側）により構成されている。トランジスタ４１及び
４３のゲートにはそれぞれリセット信号ＲＥＳＥＴ及び
セット信号ＳＥＴが印加され、トランジスタ４２のゲー
トは行選択線ＲＸに接続される。そして、トランジスタ
４２のドレインであるノードＮ７が、データ記憶部３８
のインバータ■２の入力部Ｎ５（インバータ１１の出力
部Ｎ４に接続される。一方、電位設定手段４０は、電源
Ｖ　、接地１８８間に直列に接続された、ＮＭＯＳＣ トランジスタ４４（電源Ｖ。０側）〜４６（接地Ｖｓｓ
側）により構成されている。トランジスタ４４及び４６
のゲートにはそれぞれセット信号ＳＥＴ及びリセット信
号ＲＥＳＥＴが印加され、トランジスタ４５のゲートは
行選択線ＲＸに接続される。

そしζ、トランジスタ４５のソースであるノードＮ８が
、データ記憶部３８のインバータ１１の入力部Ｎ３（イ
ンバータＩ２の出力部Ｎ６）に接続される。

ＡＮＤゲート３２は、テストモード信号Ｔを一方入力と
し、記憶設定回路３１のノードＮ８より得られる信号を
他方入力としている。また、ＯＲゲート３３は、行選択
線ＲＸを一方入力とし、ＡＮＤゲート３２の出力を他方
入力としており、このＯＲゲート３３の出力がワード線
ＷＬに接続される。制御信号発生回路２１は、行アドレ
スストローブ信号ＲＡＳ、列アドレスストトロープ信号
ＣＡＳ及び書込み（読出し）信号Ｗを取込み、これらの
信号に基づき、従来同様、センスアンプ活性信号ＳＥ、
ＳＥ及びプリチャージ信号φを出力するとともに、新た
にテストモード信号Ｔ、セット信号ＳＥＴ及びリセット
信号ＲＥＳＥＴを出力する。

制御信号発生回路２１から出力するテストモード信号Ｔ
は、通常Ｌレベルであり、行アドレスストローブ信号Ｒ
ＡＳの立下り時に、列アドレスストローブ信号ＣＡＳと
書込み（読出し）信号Ｗが共に“Ｌ”である時に、信号
ＲＡＳの立下りからＲＡＳオンリーリフレッシュが行わ
れるまで、Ｈレベルになる信号である。リセット信号Ｒ
ＥＳＥＴは、通常時Ｌレベルであり、テストモード開始
後の時間Δを中のみ、Ｈレベルになる信号である。

また、セット信号ＳＥＴは、通常時Ｌレベルであり、リ
セット信号ＲＥ　Ｓ　ＥＴが立下りをトリガとしてＨレ
ベルとなり、その後、行アドレスストローブ信号ＲＡＳ
の立上り時に書込み信号ＷがＨレベルの時、Ｌレベルに
なる。

なお、他の構成は第８図で示した従来例と同様であるた
め、説明は省略する。また、第１の実施例のＤＲＡＭの
全体構成は第７図で示した従来例と同様である。

第２図は、第１図で示したＤＲＡＭによるメモリセルの
動作マージンのテスト動作を示す波形図である。同図に
示すように、メモリセルの動作マージンのテストは信号
ＣＡＳ−″Ｌ”、Ｗ−“Ｌｌに設定した後、行アドレス
ストローブ信号ＲＡＳを時刻ｔｏｔ＋＝Ｌレベルに立下
げることにより行われる。上記信号設定が行われると同
時に、Ｃ動作セル選択モードに入り、リセット信号ＲＥ
ＳＥＴがＨレベルとなり、Ｃ動作セル設定手段３０のト
ランジスタ４１．４６がオンするため、ノードＮ７、Ｎ
８はそれぞれＨ，Ｌレベルに初期化される。

時刻ｔ　後、時間Δを経過した時刻ｔ。２に、ワｌ セット信号ＲＥＳＥＴが立下る。そして、このリセット
信号ＲＥＳＥＴ信号の立下りをトリガとしてセット信号
ＳＥＴが立上る。その結果、トランジスタ４３．４４が
オンに、トランジスタ４１゜４６がオフに切替わる。

その後、時刻ｔ。３に、行デコーダ２により、行選択線
ＲＸを選択的にＨレベルに設定することにより、Ｃ動作
セルを選択する。すると、Ｈレベルの行選択線ＲＸに接
続されたＣ動作セル設定手段３０のトランジスタ４２．
４５はオンする。この時、トランジスタ４３．４４もオ
ンしているため、ノードＮ７．Ｎ８はそれぞれり、Ｈレ
ベルに設定される。その結果、設定記憶回路３８のノー
ドＮ４　（Ｎ５）、Ｎ６　（Ｎ３）にり、Ｈレベルが記
憶される。また、ＡＮＤゲート３２の２人力ともＨレベ
ルになるため、ＡＮＤゲート３２の出力がＨレベルとな
り、これに伴い、ＯＲゲート３３の出力、つまりＨレベ
ルの行選択線ＲＸに対応したワード線ＷＬもＨレベルと
なり、このワード線ＷＬに接続されたメモリセル１０が
Ｃ動作セルとなる。

すなわち、Ｃ動作セルに選択されたメモリセル１０にお
いて、選択トランジスタ１２がオンし、メモリキャパシ
タ１１がビット線ＢＬに電気的に接続する。この時、プ
リチャージ信号φはＨレベルを維持しており、ビット線
対ＢＬ、ＢＬはプリチャージ状態であるため、Ｃ動作セ
ルに選択されたメモリセル１０のメモリキャパシタ１１
に電荷蓄積は行われない。以降、行選択線ＲＸがＬレベ
ルに立下っても、設定記憶回路３１のノードＮ７゜Ｎ８
のり、Ｈレベルは、データ記憶部３８により保持される
ため、対応する行選択線ＲＸのＨ，Ｌレベルに関係なく
ワード線ＷＬがＨレベルを維持し、Ｃ動作セルに選択さ
れたメモリセル１０のメモリキャパシタ１１はビット線
ＢＬとの電気的に接続状態を維持する。そして、時刻ｔ
。４に、他の行選択線ＲＸをＨレベルにして、この行選
択線ＲＸに対応するワード線ＷＬに接続されたメモリセ
ル１０をＣ動作セルに選択する。以降、Ｃ動作セルの選
択を必要回数行う。

Ｃ動作セルの選択が完了した時刻ｔ。５に、書込み信号
ＷをＨレベルに立ち上げ、Ｃ動作セル選択モードの終了
を指示し、行アドレスストローブ信号ＲＡＳの立上る時
刻ｔ。６にＣ動作セル選択モードが終了する。

そして、時刻ｔ。７から、通常の書込み動作が行われる
。時刻ｔ。７に行アドレスストローブ信号ＲＡＳ及びプ
リチャージ信号φが立下り、行デコーダ２は、行選択線
ＲＸを選択的にＨレベル設定するとともにビット線対Ｂ
Ｌ、ＢＬはフローティング状態となる。行選択線ＲＸが
Ｈレベルになると、対応するワード線ＷＬ’　　（Ｃ動
作セルの接続されたワード線ＷＬと識別するため「′」
を付記する）が立上り、このワード線ＷＬ’に接続され
たメモリセル１０が選択される。すると、選択トランジ
スタ１２がオンし、メモリキャパシタ１１がビット線Ｂ
Ｌに電気的に接続される。

そして、書込み信号Ｗが立下り、さらに列アドレススト
ローブ信号ＲＡＳ”が立下ると、入力データに対応して
Ｈ，Ｌレベルが設定されたＩ１０線対Ｉ１０．Ｉｌｏの
電位が、列デコーダ３により選択されたビット線対ＢＬ
、ＢＬを介してワード線ＷＬ’に接続されたメモリセル
１０のメモリキャパシタ１１に与えられ、書込み（本来
の書込み）が行われる。この時、Ｃ動作セル選択用のワ
ード線ＷＬもＨレベルであるため、Ｃ動作セルに選択さ
れたメモリセル１０にも、書込み（以下、この書込みを
「予備書込み」という）が行われるが、この予備書込み
により、本来の書込みが悪影響を受けることはない。

その後、行選択線ＲＸを立下げることにより対応するワ
ード線ＷＬ’　をＬレベルとしワード線ＷＬ′に接続さ
れたメモリセル１０のメモリキャパシタ１１をビット線
ＢＬから電気的に遮断する。

そして、プリチャージ信号φを立上げ、再びビット線対
ＢＬ、ＢＬをプリチャージする。この時、予備書込みさ
れたＣ動作セルのメモリキャパシタ１１に蓄積された電
荷は放電される。

次に、時刻ｔ。８から、読出し動作が行われる。

なお、読出し動作自体は第９図で示した従来例と同様な
タイミングで行われる。

第３図は、本実施例のＤＲＡＭのテストモード時におけ
る読出しく以下、「テストモード読出し」という。）の
原理を示す等価回路図である。同図において、Ｃはテス
トモード読出し対象であるメモリキャパシタの容量、Ｃ
ｂは容量Ｃ８に電気的に接続されるビット線の浮遊容量
、Ｃはその履 ビット線に接続されるＣ動作セルに選択されたメモリル
のメモリキャパシタの総容量、Ｔ１は容量Ｃの選択トラ
ンジスタ、Ｔ２は容量Ｃの選択ＩＩ　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　Ｓトランジスタ、Ｔ３はプリチ
ャージ用トランジスタ（第１図のトランジスタ１３．１
４．１５に相当）である。なお、第１の実施例のＤＲＡ
Ｍにおいて、ビット線ＢＬに接続されたメモリセルのテ
ストモード読出しを行う場合は、容量Ｃ１はビット線Ｂ
Ｌの浮遊容量に相当する。

テストモード読出しはテストモード信号ＴがＨレベルで
あるため、選択トランジスタＴ１はオンし、容量Ｃ、Ｃ
６の画電極には同じ電圧が印加■ される。また、プリチャージ信号φがＨレベルのプリチ
ャージ時においては、プリチャージ用トランジスタＴ３
はオンするため、容量Ｃ，Ｃｂと■ も画電極の電位差がなく　（（１／２）Ｖ　　に等しＣ
Ｃ い）、電荷の蓄積はない。

その後、プリチャージ信号φがＬレベルになり、プリチ
ャージ用トランジスタＴ３がオフし、プリチャージが終
了した後、ワード線ＷＬがＨレベルになり、選択トラン
ジスタＴ２がオンすると、メモリセルの記憶内容である
容量Ｃに蓄積されていた電荷の一部が容量Ｃ，Ｃ，に与
えられる。

「 このときのビット線対ＢＬ、ＢＬ間の電位差ΔＶ１はメ
モリセル１０が正常にＨ，Ｌレベルの記憶を行っている
場合（以下、単に「理想状態」という。）、下記の　（
３）式を解くことにより求められる。

この（３）式は（１）式と同じ導出原理に基づいた式で
ある。

従って、ビット線対ＢＬ、ＢＬ間の電位差ΔＶ１は、 と求められる。

一方、テストモード信号ＴをＬレベルにして行う通常の
読出し動作においては、設定記憶回路３１のノードＮ７
．Ｎ８の電位レベルに関係なく、ＡＮＤゲート３２の出
力がＬに固定されるため、ワード線ＷＬ活性化後に生じ
るビット線対ＢＬＢＬ間の電位差ΔＶ２は、理想状態で
は、従来のワード線ＷＬの活性化後に生じるビット線対
ＢＬ。

ＢＬ間の電位差ΔＶと同じ となる。

従って、理想状態時におけるテストモード続出し時にワ
ード線選択後に生じるビット線対ＢＬＢＬ間の電位差は
、通常の読出し時に比べΔｖ　２−ΔＶｌ− ・・・（６） 小さくなる。

このように、テストモード読出し時においては、メモリ
キャパシタの蓄積電荷が、通常の読出し時に比ベビット
線対ＢＬ、ＢＬ間の電位差に現れにくくなる、つまり、
メモリセルの内容を読出すことが困難になるため、従来
は正常に読出されていた記憶データが、メモリセルの動
作マージンの低下時には正常な読出しが行われなくなる
。その結果、単に上記したテストモード読出しを行うこ
とにより、従来のように電源電圧、動作温度、人力信号
のタイミング条件及びメモリセルに書き込むデータパタ
ーン等を組み合わせた条件下で、長時間に渡ることなく
、メモリセルの動作マージンのテストが行える。

上記したテストモード時における書込み及び読出しを、
動作マージンテストを所望するメモリセルに対し順次行
う。そして、動作マージンテストが完了した時刻ｔ０９
以降にＲＡＳオンリー・リフレッシュを行い、テストモ
ード信号ＴをＬレベルに立下げテストモードを終了する
。

第４図は、第１の実施例のＤＲＡＭのメモリセルの動作
マージンテストの具体例を説明するための回路構成図で
ある。同図に示すように、８×３のメモリセルＭＣから
メモリセルアレイＭＡが構成されており、メモリセルア
レイＭＡ中のメモリセルＭＣ１Ｏ（ｉ＝ｏ〜２）〜ＭＣ
１７はそれぞれワード線ＷＬＯ〜ＷＬ７に接続されてい
る。各ワード線ＷＬＯ〜ＷＬ７はそれぞれＣ動作セル設
定手段３０を介して行選択線ＲＸＯ−ＲＸ７に接続され
ており、行選択線ＲＸＯ〜ＲＸ７は行デコーダ２により
選択的にＨレベルに設定される。

また、メモリセルＭＣ１Ｏ，ｉ２．ｉ４．ｉ６の組がそ
れぞれビット線ＢＬｉに接続され、メモリセルＭＣ１ｌ
、ｉ３．ｉ５．ｉ７の組がそれぞれビット線ＢＬｉに接
続されている。各ビット線対ＢＬｉ、ＢＬｉの一端には
センスアンプ１６が、他端にはプリチャージ回路６が、
第１図で示したように接続されている。なお、他の構成
は第１図と同様であるため、説明は省略する。

このような構成において、メモリセルアレイＭＡ中の全
メモリセルの動作マージンテストを行う方法について説
明する。

まず、テストモードに入り、Ｃ動作セル選択モードで、
行デコーダ２により行選択線ＲＸ４〜ＲＸ７を順次選択
させることにより、メモリセルＭＣ１４〜ＭＣ１７をＣ
動作セルに設定する。その結果、各ビット線ＢＬｉ　（
ＢＬｉ）には、それぞれ２個のメモリセルＭＣがＣ動作
セルとして接続される（つまり、（３）式の容量Ｃ−２
ＣとなＩＩＳ る）。そして、Ｃ動作セル選択モードを終了すると、Ｃ
動作セルに選択されなかった、メモリセルＭ　Ｃｉ　０
〜ＭＣ１３各々に対し、順次書込み、読出しを行い書込
みデータと読出しデータとを比較することにより、メモ
リセルＭＣ１０−ＭＣ１３それぞれの動作マージンテス
トを行う。その後、ＲＡＳオンリリフレッシュを行いテ
ストモードを抜ける。

次に、再びテストモードに入り、メモリセルＭＣ１４〜
ＭＣ１７のＣ動作セルの設定を解除した後、Ｃ動作セル
選択モードで行デコーダ２により行選択線ＲＸＯ〜ＲＸ
３を順次選択させることにより、メモリセルＭＣ１Ｏ〜
ＭＣｉ　３をＣ動作セルに設定する。その結果、各ビッ
ト線ＢＬｉ（ＢＬｉ）には、それぞれ２個のメモリセル
ＭＣがＣ動作セルとして接続される。そして、Ｃ動作セ
ルに選択されなかったメモリセルＭＣ１４〜ＭＣ１７各
々に対し、順次書込み、読出しを行い書込みデータと読
出しデータとを比較することにより、メモリセルＭ　Ｃ
ｉ　４〜ＭＣ１７それぞれの動作マシンテストを行う。

その後、ＲＡＳオンリリフレッシュを行いテストモード
を抜ける。

このように、Ｃ動作セルに設定するメモリセルＭＣをテ
ストモード毎に変更することにより、メモリセルアレイ
ＭＡ中の全メモリセルＭＣの動作マージンテストを、メ
モリセルＭＣのメモリキャパシタ以外のキャパシタを動
作マージンテスト用に設けることなく行うことかできる
。

第５図はこの発明の第２の実施例であるＤＲＡＭの１つ
のメモリセル周辺を示す回路構成図である。同図に示す
ように、行選択線ＲＸとワード線ＷＬとの間にＣ動作セ
ル設定手段５０が設けられている。

Ｃ動作セル設定手段５０は、第１の実施例のＣ動作セル
設定手段３０と異なり、ＮＭＯ３）ランジスタ５１及び
ＯＲゲート５２から構成されている。トランジスタ５１
のドレインは電源ｖｃｃに接続され、ゲートにはテスト
モード信号Ｔが印加される。そして、そのソースがＯＲ
ゲート５２の一方人力となる。ＯＲゲート５２の他方入
力が行選択線ＲＸとなり、その出力がワード線ＷＬに与
えられる。なお、他の構成は、第１の実施例のＤＲＡＭ
と同様であるため省略する。

上記構成のＤＲＡＭは、テストモード信号ＴがＨレベル
となるテストモード時には、トランジスタ５２がオンし
、ＯＲゲート５２の出力がＨレベルに固定されるため、
行選択線ＲＸのＨ，Ｌレベルに関係なく、Ｃ動作セル設
定手段５０に接続された全てのワード線ＷＬはＨレベル
となり、このワード線ＷＬに接続されたメモリセル１０
は全てＣ動作セルに設定される。

第６図は、第５図で示したＤＲＡＭの全体構成の概略を
示す構成図である。同図に示すように、メモリセルアレ
イ１を便宜的にメモリセルアレイＩＡ、　　メモリセル
アレイＩＢに分け、メモリセルアレイＩＡに接続された
ワード線ＷＬのうち、部にＣ動作セル設定手段５０を設
けることによりＣ動作セル設定グループ６０Ａを形成し
、メモリセルアレイＩＢに接続されたワード線ＷＬのう
ち、一部にＣ動作セル設定手段５０を設けることにより
Ｃ動作セル設定グループ６０Ｂを形成している。

つまり、メモリセルアレイＩＡ、ＩＢにはＣ動作セル設
定手段５０が設けられていないワード線ＷＬが存在する
。制御信号発生回路６１は、Ｃ動作セル設定グループ６
０ＡのＣ動作セル設定手段５０及びＣ動作セル設定グル
ープ６０ＢのＣ動作セル設定手段５０それぞれのテスト
モード信号として、Ｔ　及びＴＢをそれぞれ独立して出
力してい＾ る。すなわち、制御信号発生回路６１は、信号ＲＡＳ、
ＣＡＳ、Ｗの他にＬＳＢアドレス信号ＡＤＲＯを取込み
、行アドレスストローブ信号ＲＡＳの立下り時に、列ア
ドレスストローブ信号ＣＡＳと書込み信号Ｗが共にＬレ
ベルである時に、第１の実施例同様テストモードに入り
、この時、ＬＳＢアドレス信号ＡＲＤＯのＨ／Ｌに基づ
き、通常、共にＬレベルのテストモード信号Ｔ　及びＴ
ＢをそれぞれＬ／Ｈ及びＨ／Ｌに設定する。

このような構成において、メモリセルアレイ１中の全メ
モリセルの動作マージンテストを行う方法について述べ
る。

まず、ＬＳＢアドレス信号ＡＤＲＯをＨレベルにしてテ
ストモードに入る。すると、テストモト信号Ｔ　及びＴ
ＢはそれぞれＬ及びＨレベルと＾ なる。その結果、Ｃ動作セル設定グループ６０ＢのＣ動
作セル設定手段５０に繁ったワード線ＷＬに接続された
、メモリセルアレイＩＢ中のメモリセルがＣ動作セルに
選択されるため、このメモリセル中のメモリキャパシタ
が対応するビット線に電気的に接続される。そして、メ
モリセルアレイＩＡ中の全てのメモリセルに対し、それ
ぞれの書込み、読出しを行い動作マージンテストを行う
。

その後、ＲＡＳオンリリフレッシュを行いテストモード
を抜ける。

次に、ＬＳＢアドレス信号ＡＤＲＯをＬレベルにして、
テストモードに入り、テストモード信号Ｔ　びＴＢをそ
れぞれＨ及びＬレベルにする。その結果、Ｃ動作セル設
定グループ６０ＡのＣ動作セル設定手段５０に繁ったワ
ード線ＷＬに接続された、メモリセルアレイＩＡ中のメ
モリセルがＣ動作セルに選択されるため、このメモリセ
ル中のメモリキャパシタが対応するビット線に電気的に
接続される。そして、メモリセルアレイＩＢ中の全ての
メモリセルに対し、それぞれ書込み、読出しを行い動作
マージンテストを行う。その後、ＲＡＳオンリリフレッ
シュを行いテストモードを抜ける。

このように、Ｃ動作セル設定グループ６０Ａ及び６０Ｂ
に対し、制御信号発生回路６１によるテストモード信号
Ｔ　及びＴＢの独立した出力を可能にし、動作マージン
テストを行うメモリセルアレイＬＡ、ＩＢに応じてテス
トモード信号ＴＡ及びＴＢのうち一方をＨレベルにして
、メモリセルアレイＩＡ、ＩＢそれぞれのメモリセルの
動作マージンテストを別々に行うことにより、メモリセ
ルアレイ１中の全メモリセルの動作マージンテストを行
うことができる。その結果、第１の実施例と同様の効果
を得ることができる。

〔発明の効果〕

以上説明したように、この発明によれば、付加容量接続
手段により、テストモード読出し時に、読出し対象でな
いメモリセルを、情報未格納状態で選択的に、ビット線
対にそれぞれ電気的に接続するため、テストモード読出
し時に、読出し対象のメモリセルの記憶データを読出す
場合に、ビット線の浮遊容量が、読出し対象でないメモ
リセルがビット線に接続された分だけ増加したのと等価
になる。その結果、テストモード読出しの際、メモリセ
ルの内容がビット線対間の電位差として現れにくくなり
、メモリセルの動作マージンの低下時には正常なテスト
モード読出しが行われなくなるため、簡単にメモリセル
の動作マージンテストが行え、早期にテスト結果を得る
ことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例であるＤＲＡＭの一部
を示す回路構成図、第２図は第１の実施例のＤＲＡＭの
動作マージンテストを示す波形図、第３図は第１図、第
２図で示したＤＲＡＭのテストモード読出し原理を示す
回路図、第４図は第１の実施例のＤＲＡＭの動作マージ
ンテストの具体例を説明するための回路構成図、第５図
はこの発明の第２の実施例であるＤＲＡＭの一部を示す
回路構成図、第６図は第２の実施例のＤＲＡＭの全体構
成を示すブロック構成図、第７図は従来のＤＲＡＭの全
体構成を示すブロック構成図、第８図は従来のＤＲＡＭ
の一部を示す回路構成図、第９図は従来のＤＲＡＭの読
出し動作を示す波形図である。 図において、１０はメモリセル、１１はメモリキャパシ
タ、１６はセンスアンプ、２１．６１は制御信号発生回
路、３０．５０はＣ動作セル設定手段、ＢＬ、ＢＬはビ
ット線対である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ビット線対を構成する一方のビット線に読出し対
   象のメモリセルを電気的に接続し、該ビット線対間の電
   位差を検出することにより、読出し動作を行なう半導体
   記憶装置において、 テストモード読出し時に、読出し対象でない前記メモリ
   セルを、情報未格納状態で選択的に、前記ビット線対に
   それぞれ接続する付加容量接続手段を備えたことを特徴
   とする半導体記憶装置。