JPH03232186A - 高速メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ページアクセスモードを有効に利用し、主メ
モリに対して高速にアクセスすることを可能とする高速
メモリシステムに関する。

〔従来の技術〕

従来、ダイナミックランダムアクセスメモリ（ＤＲＡＭ
）を用いたメモリシステムにおいて。

高速にアクセスする技術としては、特開昭６１−４２７
９３号公報に開示されているものがある。

本技術は、ＤＲＡＭのページアクセスモードを利用し、
同一ページに対する連続アクセス時には、行アドレスの
みを更新することで、高速アクセスを実現したものであ
る。

本技術を第２図に示し、さらに詳細に説明する。

ＤＲＡＭモジュールは、８バンクｌｌａ〜１１ｈで構成
され、バンクセレクト信号２３ａ〜２３ｈで選択される
。各バンクには共通のＲＡＭアドレス１６２列アドレス
ストローブ（ＲＡＳ）１７、行アドレスストローブ（Ｃ
ＡＳ）１８．ライトイネーブル（ＷＥ）１９が与えられ
るが、バンクセレクト信号２３ａ〜２３ｈがアクティブ
でなければ、アクセスは無効として扱われる。また。

ＤＲＡＭモジュールｌｌａ〜ｌｌｈ内には、ラッチＢが
設けられており、各ＲＡＳ１７を保持するような構成に
なっていて、各モジュールごとにページアクセスモード
を持続できるようになっている。

タイミングコントローラ９は、ＤＲＡＭに対するＲＡＳ
１７．ＣａＳｉ２．ＷＥ１９．マルチプレクスされたＤ
ＲＡＭのアドレスバス切換信号ＭＰＸ２２．補助メモリ
５のライト信号ＬＤ２１゜メモリシステムをアクセスし
た機器に対するアクセス終了信号ＡＣＫ４を発生するも
のであり、これらの信号は、メモリシステムに与えられ
たシステムセレクト信号５ＥＬ３．リード／ライト信号
Ｒ／Ｗ２．コンパレータ６の出力信号ＨＩＴ２０゜クロ
ックの出力ＣＬＫ２４に従って動作モードが変わる。

動作モードは、リフレッシュモード、ランダムアクセス
モード、ページアクセスモードの３種があり、モードの
決定はタイミングコントローラ９が行なう。

タイミングコントローラ９は、ＣＬＫ２４をカウントし
、適当なインターバルでリフレッシュモードに入り、Ｄ
ＲＡＭに対してリフレッシュを行なう信号ＲＥＦ２６を
発生する。

メモリシステムに与えられるシステムアドレス１は、上
位から順に、バンクアドレス２７２列アドレス２８およ
び行アドレス２９に分割されるような構造となっている
。

補助メモリ５は、バンクアドレス２７でマツピングされ
ており、各バンクアドレス２７ごとに、最後に与えられ
た列アドレス２８を記憶する。

メモリシステムがＳＥＬ信号３によってセレクトされる
と、メモリシステムに与えられたシステムアドレス１の
うちバンクアドレス２７が、バンクセレクタ７および補
助メモリ５に与えられる。

バンクセレクタ７では、与えられたバンクアドレス２７
によりＤＲＡＭモジュールが選択され、かつ、補助メモ
リ５では、与えられたバンクアドレス２７に対する列ア
ドレス２８が読み出される。

補助メモリ５には、列アドレス２８のほかに、有効ビッ
トが記憶されている。有効ビットは過去に列アドレス２
８が書き込まれたことを示すビットで、リフレッシュモ
ードおよびパワーＯＮリセット時にクリアされる。

読み出された有効ビットがアクティブであった場合、コ
ンパレータ６は、補助メモリ５に記憶されている列アド
レス２８と、メモリシステムに与えられたシステムアド
レス１の列アドレス２８とを比較する。

有効ビットがインアクティブまたは比較結果が一致しな
かった場合、コンパレータ６の出力ＨＩＴ２０はインア
クティブとなる。この場合、タイミングコントローラ９
は、ランダムアクセスモードとなり、補助メモリ５に対
してライト信号ＬＤ２１を発生し、システムアドレス１
の列アドレス２８を記憶させ、同時に、ＲＡＳ　１７を
インアクティブとする。次に、更新された補助メモリ５
の内容をセレクタ８を通じ、ＤＲＡＭアドレスバスに列
アドレスとして与え、ＲＡＳ　１７を再びアクティブと
し、続けてシステムアドレス１の行アドレス２９をセレ
クタ８を通じ、Ｉ）ＲＡＭアドレスバスに与え、ＣａＳ
ｉ２をアクティブとすることで、メモリはアクセスされ
る。データ１０のアクセスが終了しても、ＲＡＳ１７は
アクティブのままである。

有効ビットがアクティブで、かつ、比較結果が−Ｍした
場合、コンパレータ６の出力ＨＩＴ２０はアクティブと
なる。この場合、タイミングコントローラ９は、ページ
アクセスモードとなり、ページアクセスモードでのアク
セスが行われる。

第３図はＤＲＡＭモジュール１１ａ〜１１ｈからなるア
ドレス順に示したメモリマツプ上に各ページがどのよう
に配置されるかを表わした模式図である。

各ページ３０ａ〜３０ｈは、第３図に示すように、各モ
ジュール内のページ単位で区切られたうちの任意のアド
レスに存在しうる。すなわち、ページは、モジュール内
にその全てが含まれる形で存在し、モジュールにまたが
っては存在しない。

これらのページ３０ａ〜３０ｈへのアクセス時、ページ
アクセスモードで高速にアクセスすることができる。

つまり、従来技術においては、バンクアドレス２７順に
マツピングされた補助メモリ５に、予め各ＤＲＡＭモジ
ュールの最後にアクセスされた列アドレス２８を記憶さ
せておき、システムアドレス１のバンクアドレス２７に
基づいてＤＲＡＭモジュールを選択すると同時に、補助
メモリ５内の該バンクアドレス２７の位置に記憶されて
いる列アドレス２８とシステムアドレス１の列アドレス
２８とを比較し、両者が一致した場合に、選択されたＤ
ＲＡＭモジュールがページアクセスモードで働くように
している。

〔発明が解決しようとする課題〕

上記従来技術は、メモリに記憶されたコンピュータプロ
グラムの多くが、行アドレスが同じ、すなわち、同一ペ
ージに連続的に並んでいることを利用し、ページアクセ
スモードでアクセスすることで、該コンピュータプログ
ラムに対して高速にアクセスできるようにしたものであ
るが、ＤＲＡＭモジュールの増加に伴い、補助メモリの
容量も増加しなければならないという問題がある。

また、ページはモジュール内にその全てを含まれる形で
存在するので、ＤＲＡＭモジュールの増加に伴い、ペー
ジアクセスモードでアクセスできる領域が、第３図に示
したように分散されてしまい、ページアクセスモードで
アクセスできる比率（以下、ヒツト率と称す。）は低下
することは無いにしても、コンピュータプログラムがメ
モリ上に連続的に記憶されていることを考えると、ヒツ
ト率の向上はＤＲＡＭモジュールを増加したとしても微
々たるものである。

本発明の目的は、ページをモジュールにまたがって存在
させることができる高速メモリシステムを提供すること
にある。

また、本発明の他の目的は、モジュールを複数使用して
も補助メモリの容量を増加させず、さらに、モジュール
の増加に伴い、ヒソ１へ率を向上させる高速メモリシス
テムを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は１列アドレスが同
一であれば行アドレスを与えるだけでアクセス可能なペ
ージアクセスモードを有する１つ以上のメモリモジュー
ルにアクセスするメモリシステムにおいて、前記メモリ
モジュールを並列に並べ、システムアドレスを、前記メ
モリモジュールに順に振分けて与えるか、または、前記
メモリモジュールにページの容量分を順に振分けて与え
るようにしている。

また、前記与えられたシステムアドレスを、前記並列に
並べたメモリモジュールの数に応じて、演算により１列
アドレス、行アドレス、バンクアドレスに分割する。

また、上記他の目的を達成するために１本発明は、前記
与えられたシステムアドレスを前記演算により分割した
列アドレスと、直前に与えられたシステムアドレスを前
記演算により分割した列アドレスとを比較し、両者が一
致した場合、いずれのメモリモジュールに対してもペー
ジアクセスモードで働くようにしている。

そのために、本発明は１列アドレスが同一であれば行ア
ドレスを与えるだけでアクセス可能なページアクセスモ
ードを有する１つ以上のメモリモジュールにアクセスす
るメモリシステムにおいて。

前記メモリモジュールを並列に並べ、システムアドレス
を、前記メモリモジュールに順に振分けて与えるか、ま
たは、前記メモリモジュールにページの容量分をＪ＠に
振分けて与えるメモリマツピング手段と、前記メモリモ
ジュールの数を検出する手段と、前記モジュール数検出
手段により検出されたメモリモジュールの数に応じて、
演算により、前記メモリマツピング手段により与えられ
たシステムアドレスを、列アドレス、行アドレス、バン
クアドレスに分割する手段と、直前に与えられたシステ
ムアドレスのうちの列アドレスを記憶する手段と、前記
アドレス分割手段により分割された列アドレスと前記記
憶手段に記憶された列アドレスとを比較し、両者が一致
した場合、いずれのメモリモジュールに対してもページ
アクセスモードで働くようにする手段と、前記アドレス
分割手段により分割されたバンクアドレスに応じて、前
記メモリモジュールを選択する手段とを備えている。

前記アドレスの分割は、前記システムアドレスを列アド
レス、行アドレス、バンクアドレスに分Ｉｆｆる際に、
前記システムアドレスを、メモリモジュールの数と各メ
モリモジュールの１ページの容量との積で整数の除算を
し、商を列アドレスとし、さらに、その剰余を、メモリ
モジュールの数で整数の除算をし、商を行アドレスとし
、剰余をバンクアドレスとすればよい。

また、記憶アドレスの分割は、前記システムアドレスを
列アドレス、行アドレス、バンクアドレスに分割する際
に、前記システムアドレスを、メモリモジュールの数と
各メモリモジュールの１ページの容量との積で整数の除
算をし、商を列アドレスとし、さらに、その剰余を、メ
モリモジュールの１ページの容量で整数の除算をし、商
をバンクアドレスとし、剰余を行アドレスとしてもよい
。

〔作用〕

前記メモリマツピング手段が、メモリモジュールを並列
に並べ、システムアドレスを、前記メモリモジュールに
順に振分けて与えるか、または、前記メモリモジュール
にページの容量分を順に振分けて与え、さらに、前記ア
ドレス分割手段が、前記モジュール数検出手段が検出し
たメモリモジュールの数に応じて、演算により、与えら
れたシステムアドレスを列アドレス、行アドレス、バン
クアドレスに分割する。

これにより、メモリモジュールの列アドレスが同一であ
るページは、メモリモジュールにまたがって連続的に配
置されるので、ページアクセスモードでアクセスできる
連続領域がメモリモジュールの数に応じて増加すること
から、コンピュータプログラムがメモリ上に連続して記
憶される可能性が大きいこととを考え合わせると、ヒツ
ト率が向上し、メモリ容量の増加に伴いさらなる高速メ
モリシステムを構築することができる。

なお、前記モジュール数検出手段は、メモリシステムに
装着されたメモリモジュールの数を単に検出すれば良く
、また、前記アドレス分割手段は、前記モジュール数検
出手段により得られたメモリモジュールの数に応じ、一
義的にシステムアドレスを演算すれば良い。

さらに、前記記憶手段は、メモリモジュールの数によら
ず、唯１つの列アドレスを記憶すれば良く、従来のよう
に、補助メモリにメモリモジュールコとに列アドレスを
記憶していないので、メモリモジュールに対応する列ア
ドレスレを選択する動作を必要としないことから、なお
−石高速なメモリシステムを実現することができる。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の高速メモリシステムの構成
を示すブロック図である。

第１図は、最大８バンクの２５６ワード×８ピントのＤ
ＲＡＭモジュール３１ａ〜１３ｈで構成した例である。

各ＤＲＡＭモジュール３１ａ〜３１ｈはバンクセレクト
信号２３ａ〜２３ｈで選択される。各バンクには共通の
ＲＡＭアドレス１６．ＲＡＳ１７゜ＣａＳｉ２．ＷＥ１
９が与えられるが、バンクセレクト信号２３ａ〜２３ｈ
がアクティブでなければ、例えば、ＤＲＡＭモジュール
３１ａ内のゲート３１２ａによって、アクセスは無効と
して扱われる。このゲート３１２ａに相当するゲートは
、他のＤＲＡＭモジュール３１ｂ〜３１ｈ内にも同様に
存在する。

タイミングコントローラ９は、Ｄ　ＲＡ　Ｍに対応する
ＲＡＳ１７．ＣａＳｉ２．ＷＥ１９．列アドレスと行ア
ドレスとがマルチプレクスされたＤＲＡ　Ｍのアドレス
バス切換信号ＭＰＸ２２．補助ラッチ３４のライト信号
ＬＤ２１．メモリシステムをアクセスした機器に対する
アクセス終了信号ＡＣＫ４を発生するものであり、これ
らの信号は、メモリシステムに与えられたシステムセレ
クト信号５ＥＬ３．リード／ライト信号Ｒ／Ｗ２．コン
パレータ６の８力信号ＨＩＴ２０．クロックの８力ＣＬ
Ｋ２４に従って動作モードが変わることは、従来技術と
同様である。

動作モードは、リフレッシュモード、ランダムアクセス
モード、ページアクセスモードの３種があり、モードの
決定はタイミングコントローラ９が行なう。

タイミングコントローラ９は、ＣＬＫ２４をカウントし
、適当なインターバルでリフレッシュモードに入り、Ｄ
ＲＡＭに対してリフレッシュを行なう信号ＲＥＦ２６を
発生する。

本実施例では、最大８個のＤＲＡＭモジュールまで対応
可能なメモリシステムにおいて、３つのＤＲＡＭモジュ
ール３１ａ、３１ｂ、３１ｃを装着した場合を例にとり
、詳細に動作説明を行なう。

従来、メモリは、各Ｄ　ＲＡ　Ｍモジュールが直列に並
べられてマツピングされ、システムアドレスは、上位か
ら順に、バンクアドレス、列アドレス。

行アドレスが並んだ形で与えられていた。

本実施例では、各ＤＲＡＭモジュールを並列に並べてマ
ツピングする。また、システムアドレスは、各ＤＲＡＭ
モジュールに順に振分けて与えるか、または、各ＤＲＡ
Ｍモジュールにページの容量分を順に振分けて与えるよ
うにする。

そこで、本実施例においては、メモリシステムに与えら
れるシステムアドレスを、従来と異なり。

演算により、バンクアドレス、列アドレス、行アドレス
に分割する。上述したように、システムアドレスはＤＲ
ＡＭモジュールごとに振分けて与えられるので、この分
割の際に行なう演算は、ＤＲＡＭモジュールの数に応じ
て行なわれる。

そのため１本実施例では、第１図に示すように、Ｄ　Ｒ
Ａ　Ｍモジュールの数を求めるモジュール数検出部３２
と、上記演算を行なうアドレスコンバータ３３とを備え
ている。

第４図はモジュール数検出部３２の具体例を示すブロッ
ク図である。

モジュール数検出部３２に与えられるモジュール装着信
号３２ａ〜３２ｈのうち実際に装着しているモジュール
に対するモジュール装着信号３２ａ、３２ｂ、３２ｃの
みがアクティブとなり、モジュール数出力バス３２Ｙに
は装着したモジュール数が出力され、アドレスコンバー
タ３３に与えられる。

モジュール数検出部３２において、エンコーダ３２１は
、第５図に示す真理値表で動作するとすれば、装着して
いるＤＲＡＭモジュール３１ａ。

３１ｂ、３１ｃのみがモジュール内でグランドに接続さ
れているためＩｔ　ＯＩ＋レベルとなり、他の３１ｄ〜
３１ｈは抵抗３２２ｄ〜３２２ｈを介して電圧レベルに
接続されているため“１″レベルとなり、第５図の真理
値表示に従い、エンコーダ３２１の出力Ｙ２．Ｙｌ、Ｙ
Ｏは、それぞれＬＬ　Ｑ　ＩＩｒＬ　Ｉ　ＩＩ　、　　
ＩＩ　Ｑ　ＩＩとなり、Ｙ２を最上位ビット、ＹＯを最
下位ビットとした２進数とすれば、１０進数化で２（装
着モジュール数−１）をモジュール数出力バス３２Ｙに
出力する。第５図の真理値表での１１　Ｘ　ＩＴは４７
１　ＩＩ　　　１１０　ＩＩのいずれでも良いことを示
している。

アドレスコンバータ３３に与えられたモジュール数出力
バス３２Ｙのモジュール数情報に従い、本実施例では、
２６２１４４　（＝２５６に、　Ｉ　Ｋ＝１０２４）ワ
ードのＤＲＡＭを用いていることから、１ページの容量
は５１２となり、従って、列アドレス３３ａはシステム
アドレスをアドレスコンバータ３３内にて１５３６　（
５１２Ｘ　３　＝　１ページの容量×モジュール数）で
整数の除算をすることで得る。

例えば、システムアドレス１が０のとき列アドレス３３
ａはＯ、システムアドレス１が１５３５のとき列アドレ
ス３３ａは０、システムアドレス１が１５３６のとき列
アドレス３３ａは１というように、システムアドレス１
の値が１５３６増加するごとに列アドレス３３ａは１増
加し、システムアドレス１の値が最大値７８６４３１の
とき列アドレス３３ａは５１１となる。

さらに、上記除算の剰余は、行アドレス３３ｂとバンク
アドレス３３ｃとに分割されるが、これは、上述のメモ
リのマツピンングの仕方に従って、該剰余をさらにモジ
ュール数で整数の除算をした商を行アドレス３３ｂとし
、剰余をバンクアドレス３３ｃとする（Ａ方式）か、ま
たは、該剰余をさらにＤＲＡＭモジュールの１ページの
容量で整数の除算をした商をバンクアドレス３３ｃとし
、剰余を行アドレス３３ｂとする（Ｂ方式）。

第６図はアドレスコンバータ３３の具体例を示すブロッ
ク図である。

Ａ方式およびＢ方式の相違は、上述した通り、除算部３
３４の剰余を除算部３３５において、Ａ方式は、インク
リメント部３３１の出力で除算し、商を行アドレス３３
ｂ、剰余をバンクアドレス３３ｃとし、Ｂ方式は、ペー
ジ容量３３２で除算し、剰余を行アドレス３３ｂ、商を
バンクアドレス３３ｃとする点のみである。インクリメ
ント部３３１は、第４図に示したモジュール数検出部３
２において、モジュール数出力バス３２Ｙがモジュール
数から１減算したものを出力するため、アドレスコンバ
ータ３３内でモジュール数に変換するよう設けられたも
のである。

第７図は以上に述べたアドレスコンバータ３３に入力さ
れるシステムアドレス１に対する出力である列アドレス
３３ａ９行アドレス３３ｂ、バンクアドレス３３ｃの一
例を、Ａ方式およびＢ方式のそれぞれについて示したも
のである。

また、第８図はシステムアドレス１から見た各ＤＲＡＭ
モジュールの並びを模式的に表わしたものである。

モジュール内の数値は、システムアドレス１の値を示し
、（）内の数値は、各モジュールでのＲＡＭアドレス値
である。

第８図に示すように、Ａ方式およびＢ方式のいずれも、
大枠内は全て同一の列アドレス３３ａでアクセスするこ
とが可能であり、すなわち、この大枠内のいずれのアド
レスであっても連続したアクセスに対してはページアク
セスモードが可能となる。

以下、本実施例のメモリシステムを示した第１図の動作
を第９図のタイミングチャートに従って説明する。

メモリシステムがＳＥＬ信号３によってセレクトされる
と、メモリシステムに与えられたシステムアドレス１が
メモリモジュール数に応じアドレスコンバータ３３で変
換され、バンクアドレス３３ｃがバンクセレクタ７に与
えられ、ＤＲＡＭモジュールが選択される。また、列ア
ドレス３３ａがコンパレータ６に与えられると同時に、
補助ラッチ３４の内容もコンパレータ６に与えられる。

補助ラッチ３４は、従来の補助メモリ５に相当するもの
であるが、本実施例では、従来と異なり、バンクアドレ
スごとに列アドレスを記憶せずに、直前にアクセスされ
た列アドレス３３ａの値が唯１つと有効ビット（ｖビッ
ト）３４ａとを記憶する。Ｖビット３４ａは過去に列ア
ドレス３３ａが書き込まれたことを示すビットで、リフ
レッシュモードおよびパワーＯＮリセット時にクリアさ
れる。

読み出されたＶビット３４ａがアクティブの場合、コン
パレータ６は、補助ラッチ３４から読み出された列アド
レス３４ｂとシステムアドレス１から得られた列アドレ
ス３３ａとを比較する。

Ｖビットがインアクティブまたはコンパレータ６による
比較結果が一致しなかった場合、コンパレータ６の出力
ＨＩＴ２０はインアクティブとなる。この場合、タイミ
ングコントローラ９は、第９図に示すように、ランダム
アクセスモードとなり、補助ラッチ３４に対してライト
信号ＬＤ２１を発生し１列アドレス３３ａを記憶させ、
同時に、ＲＡＳ　１７をインアクティブ（＝”１”）と
する。

次に、更新された補助ラッチ３４の内容をセレクタ８を
通じ、ＲＡＭアドレスバスに列アドレスとして与え、Ｒ
ＡＳ１７を再びアクティブとし、続けてシステムアドレ
ス１から得られた行アドレス３３ｂをセレクタ８を通じ
、ＲＡＭアドレスバスに行アドレスとして与え、ＣＡＳ
１８をアクティブとすることで、データ１０のやりとり
を終了する。

次に、タイミングコントローラ９は、アクセス終了信号
ＡＣＫ４を発生し、メモリシステムをアクセスした機器
に終了を伝える。この際、アクセスが終了しても、ＲＡ
Ｓ１７はアクティブのままである。

Ｖビット３４ａがアクティブで、かつ、コンパレータ６
による比較結果が一致した場合、コンパレータ６の出力
ＨＩＴ２０はアクティブとなる。

この場合、タイミングコントローラ９はページアクセス
モードとなり、与えられたシステムアドレス１から得ら
れた行アドレス３３ｂは、セレクタ８を通じＲＡＭアド
レスバスに与えられ、ＣＡＳ１８はアクティブとなり、
ページアクセスモードでのアクセスが行なわれる。デー
タ１０のアクセスが終了すると、タイミングコントロー
ラ９は、アクセス終了信号ＡＣＫ４を発生し、メモリシ
ステムをアクセスした機器に終了を伝える。

以上説明したように、本実施例では、システムアドレス
を各ＤＲＡＭモジュールごとに振分けて与えているので
、モジュールにまたがってページを存在するようメモリ
をマツピングすることができ、列アドレスが同一である
ページ内で、行アドレスを更新し、かつ、バンクアドレ
スでモジュールを切換えることにより、ページアクセス
モードでのアクセスを実現する。そこで、メモリシステ
ムに許される範囲で任意の数のＤＲＡＭモジュールを装
着した場合に、高速にメモリアクセスが可能なページア
クセスモードを使用でき、装着したＤＲＡＭモジュール
数に比例して、ページアクセスモードでアクセスできる
メモリ領域が増加するので、ヒツト率を向上することが
できる。

さらに、最後にアクセスされたメモリの列アドレスを記
憶する補助ラッチも唯１つの列アドレスを記憶するだけ
で良いので、列アドレスの出力動作は、従来のように、
バンクアドレスに対応する列アドレスを選択する必要が
なく、安価かつ高速に実現することができる。

なお、現に存在するメモリシステムに新たにＤＲＡＭモ
ジュールを増設する場合は、再びシステムアドレスを振
分は直す必要があるが、これは、例えば、パーソナルコ
ンピュータにおける環境設定のプログラムを応用して行
なうことができる。

本実施例では、１個のＤＲＡＭモジュールの容量が２５
６Ｋ　（＝２６２１４４）ワード×８ビットとして説明
したが、いずれの容量のＤＲＡＭを用いたとしてもＤＲ
ＡＭに応じページサイズが変わるのみであり、また、１
ワードの幅が１６ビツトや３２ビツトであっても、本実
施例を適用できることは言うまでもない。さらに、本実
施例では、メモリモジュール数の最大を８個として説明
したが、いくつであっても、モジュール数検出部、バン
クセレクタを最大値に応じて変更するのみで、本実施例
は適用できる。

次に、本発明の他の実施例を第１０図を用いて説明する
。

第１０図は本発明の他の実施例の高速メモリシステムの
構成を示すブロック図である。

本実施例は、第１の実施例で示したメモリシステムのう
ち、モジュール数検出部３２．アドレスコンバータ３３
を、それぞれ、モジュール数設定部５０．アドレスコン
バータ５１に変更したものである。

本実施例では、装着するＤＲＡＭモジュールの数は、１
，２，４．８のいずれかとし、ＤＲＡＭモジュールの容
量は、第１の実施例と同様に２５６　Ｋ　（＝２６２１
４４）ワード×１ビットのＤＲＡＭモジュール８個から
構成した２５６Ｋ　（＝２６：’！！、４４）ワード×
８ビットの場合を例にとって説明する。

本実施例では、８個のＤＲＡＭモジュール３Ｌａ〜３１
ｈを装着したとする。モジュール数設定部５０には、メ
モリシステムをアクセスする機器により装着されたモジ
ュール数″８”を設定する。

一般に、システムアドレス１は複数本の信号からなる２
進数のバス形式で与えられることから、第１の実施例の
アドレスコンバータ３３で行なわれたアドレス変換演算
は、第１１図に示すように、システムアドレス１が２進
数Ａ２゜〜Ａｏからなるとすれば、モジュール数が１の
ときＡ。方向へシフト量０、モジュール数が２のときへ
〇方向へシフト量１、モジュール数が８のときＡ。方向
へシフト量３というように、モジュール数がｘ（ｘは２
の累乗）のとき１０ｇｚｘだけＡ０方向にシフトするこ
とにほかならない。

第１２図はアドレスコンバータ５１を中心としたブロッ
ク図である。

モジュール数設定部５０から与えられたモジュール数を
シフト量演算部５１１でビットシフト量に変換し、シフ
タ５１２にて、システムアドレス１から与えられるＡ８
゜〜Ａ０の２進数アドレスをシフトする。シフタ５１２
の入力には、Ａｏの下位に３本の“０“レベルが入力さ
れているが、これは、本実施例においては、最大８個の
ＤＲＡＭモジュールを装着可能としているため、シフト
量の最大値はＩｔ　３１１であるところに起因する。シ
フタ５１２において変換されたアドレスは、下位から順
に、３本のバンクアドレス３３ｃ、９本の行アドレス３
３ｂ、９本の列アドレス３３ａに分割される。

第１３図はモジュール数がＩＩ　Ｉ　ＩＩのとき（ａ）
と、“８″のとき（ｂ）のシフタ５１２の動作を示す概
略図である。

モジュール数が１”のとき、システムアドレス１のうち
Ａ、ｏ、Ａ１．、Ａ１８が未接続となるが、これは、メ
モリシステム上にアドレスに対応するメモリが存在しな
いためである。

上記動作で得られた列アドレス３３ａ１行アドレス３３
ｂバンクアドレス３３ｃは、第１の実施例で述べた動作
と同様に、補助ラッチ３４の列アドレス３４ｂと列アド
レス３３ａとが不一致またはＶビット３４ａがインアク
ティブであれば、ランダムアクセスモードとなり、また
、Ｖビット３４ａがアクティブで、かつ、列アドレス３
４ｂと列アドレス３３ａとが一致すれば、ページアクセ
スモードとなり、高速にメモリアクセスを行なうことが
できる。

以上説明したように、本実施例によれば、メモリシステ
ム装着するＤＲＡＭモジュール数を２の累乗に限定すれ
ば、システムアドレスを変換するアドレスコンバータは
、アドレスをビットシフトすることで実現でき、特に高
速かつ安価な高速メモリシステムを構築することができ
る。

本実施例では最大８個のＤＲＡＭモジュールを装着可能
として説明したが、任意のＮ（但し、Ｎは２の累乗）個
のＤＲＡＭモジュールに対してもアドレスコンバータの
ビット数、バンクセレクタの出力を変更するのみで対応
可能である。さらに、ＤＲＡＭモジュールの容量も、本
実施例では２５６にワード×１ビットのＤＲＡＭモジュ
ールを使用した例について説明したが１例えば、ＬＭ　
（１０２４に＝　１０４８５７６）ワードｘビットのＤ
ＲＡＭを使用したとすれば、ページサイズは１０２４ワ
ードとなることから、列アドレス、行アドレスを、それ
ぞれ１０本のアドレス数からなるバスに変更しさえすれ
ば、本実施例で対応可能であることは言うまでもない。

なお、本実施例では、ＤＲＡＭを中心に説明したが、ア
ドレスをマルチプレクスした構成のスタティックＲＡＭ
、ＲＯＭ等でページアクセスモードを備えているメモリ
に対しても、同様のシステムが構築できることは言うま
でもない。

〔発明の効果〕

以上説明したように本発明によれば、システムアドレス
を各モジュールごとに振分けて与えるので、モジュール
にまたがってページを割当てることができる。従って、
モジュールの装着数を増加すれば、ページアクセスモー
ドでアクセスできるメモリ領域を、システムアドレスに
対して連続的に増加させることができるという効果があ
る。

また、一般に、メモリに記憶するコンピュータプログラ
ムは連続して記憶されることから、本発明によれば、ペ
ージアクセスモードでアクセスできる比率、すなわち、
ヒツト率を向上させることができるという効果がある。

さらに、本発明は、最後にアクセスされたモジュールの
列アドレスを１つだけ記憶し、メモリシステムに与えら
れたシステムアドレスを演算により分割して得られる列
アドレスと記憶していた列アドレスとが一致した場合に
、ページアクセスモードでアクセスするようにするので
、従来のように、バンクアドレスごとに列アドレスを記
憶しである場合に比べ、列アドレスを選択する動作が必
要なくなり、高速動作を要求されるメモリシステムには
最適である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の高速メモリシステムの
構成を示すブロック図、第２図は従来のメモリシステム
の構成を示すブロック図、第３図は従来のメモリシステ
ムでのメモリマツプ図、第４図は第１図のモジュール数
検出部の具体例を示すブロック図、第５図は第４図のモ
ジュール数検出部が用いる真理値表の説明図、第６図は
第１図のアドレスコンバータの具体例を示すブロック図
、第７図は第６図のアドレスコンバータの入出力仕様を
示す説明図、第８図は第１図の実施例のメモリマツプ図
、第９図は第１図の実施例のタイミングチャート、第１
０図は本発明の第２の実施例の高速メモリシステムの構
成を示すブロック図、第１１図は第１０図のアドレスコ
ンバータの動作仕様を示す説明図、第１２図は第１０図
のアドレスコンバータを中心としたブロック図、第１３
図は第１２図の動作例を示す説明図である。 １・・システムアドレス、　６・・コンパレータ、７・
・・バンクセレクタ、　　　８・・・セレクタ、９・・
タイミングコントローラ、 １０・・・データ、 ３１　ａ〜３１　ｈ−ＤＲＡＭモジュール、３２・・・
モジュール数検出部、 ３３・・・アドレスコンバータ、 ３３ａ・・・列アドレス、　　　３３ｂ・・行アドレス
、３３ｃ・・・バンクアドレス、 ３４・・・補助ラッチ、 ５０・・・・・・ジュール数設定部、 ５１・・・アドレスコンバータ・ 纂 図 メモリマップ 纂 ヰ 図 稟 図 稟 図 （α）六方式 ％式％ （） 為 １１ 図 嵩 Ｚ 図 判子ドレス ３３Ｌ：Ｌ オ丁アドレス ３ｉ５− へンクーｒトレス ３０ 纂 ！３ 図 （α）モジュール◆に１０ヒさ

Claims (1)

1. 【特許請求の範囲】 １、列アドレスが同一であれば行アドレスを与えるだけ
   でアクセス可能なページアクセスモードを有する１つ以
   上のメモリモジュールにアクセスするメモリシステムに
   おいて、 前記メモリモジュールを並列に並べ、システムアドレス
   を、前記メモリモジュールに順に振分けて与えるか、ま
   たは、前記メモリモジュールにページの容量分を順に振
   分けて与えることを特徴とする高速メモリシステム。 ２、前記与えられたシステムアドレスを、前記並列に並
   べたメモリモジュールの数に応じて、演算により、列ア
   ドレス、行アドレス、バンクアドレスに分割することを
   特徴とする請求項１記載の高速メモリシステム。 ３、前記メモリシステムに与えられたシステムアドレス
   を前記演算により分割した列アドレスと、直前に与えら
   れたシステムアドレスを前記演算により分割した列アド
   レスとを比較し、両者が一致した場合、いずれのメモリ
   モジュールに対してもページアクセスモードで働くよう
   にすることを特徴とする請求項２記載の高速メモリシス
   テム。 ４、列アドレスが同一であれば行アドレスを与えるだけ
   でアクセス可能なページアクセスモードを有する１つ以
   上のメモリモジュールにアクセスするメモリシステムに
   おいて、 前記メモリモジュールを並列に並べ、システムアドレス
   を、前記メモリモジュールに順に振分けて与えるか、ま
   たは、前記メモリモジュールにページの容量分を順に振
   分けて与えるメモリマッピング手段と、 前記メモリモジュールの数を検出する手段と、前記モジ
   ュール数検出手段により検出されたメモリモジュールの
   数に応じて、演算により、前記メモリマッピング手段に
   より与えられたシステムアドレスを、列アドレス、行ア
   ドレス、バンクアドレスに分割する手段と、 直前に与えられたシステムアドレスのうちの列アドレス
   を記憶する手段と、 前記アドレス分割手段により分割された列アドレスと前
   記記憶手段に記憶された列アドレスとを比較し、両者が
   一致した場合、いずれのメモリモジュールに対してもペ
   ージアクセスモードで働くようにする手段と、 前記アドレス分割手段により分割されたバンクアドレス
   に応じて、前記メモリモジュールを選択する手段とを備
   えたことを特徴とする高速メモリシステム。 ５、前記アドレスの分割は、前記システムアドレスを列
   アドレス、行アドレス、バンクアドレスに分割する際に
   、前記システムアドレスを、メモリモジュールの数と各
   メモリモジュールの１ページの容量との積で整数の除算
   をし、商を列アドレスとし、さらに、その剰余を、メモ
   リモジュールの数で整数の除算をし、商を行アドレスと
   し、剰余をバンクアドレスとすることを特徴とする請求
   項２または４記載の高速メモリシステム。 ６、前記アドレスの分割は、前記システムアドレス列を
   列アドレス、行アドレス、バンクアドレスに分割する際
   に、前記システムアドレスを、メモリモジュールの数と
   各メモリモジュールの１ページの容量との積で整数の除
   算をし、商を列アドレスとし、さらに、その剰余を、メ
   モリモジュールの１ページの容量で整数の除算をし、商
   をバンクアドレスとし、剰余を行アドレスとすることを
   特徴とする請求項２または４記載の高速メモリシステム
   。