JPH03233741A - マイクロプロセッサ処理装置 - Google Patents
マイクロプロセッサ処理装置Info
- Publication number
- JPH03233741A JPH03233741A JP2030778A JP3077890A JPH03233741A JP H03233741 A JPH03233741 A JP H03233741A JP 2030778 A JP2030778 A JP 2030778A JP 3077890 A JP3077890 A JP 3077890A JP H03233741 A JPH03233741 A JP H03233741A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- microprocessor
- section
- error
- flop
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ処理装置に関し、特にキャ
ラエラー処理方式に関するものである。
ラエラー処理方式に関するものである。
最近、マイクロプロセッサの高速化に伴い、主記憶部と
の性能差を埋める為に、又マルチプロセッサシステムに
おけるパストラフィックの低減化等の為に、マイクロプ
ロセッサと主記憶部の間に高速のキャッシュメモリが使
われている。これにより、マイクロプロセッサをキャッ
シュヒットの場合、ノーウェイト（ＮＯ ＷＡＩＴ＞
で動作出来、最大性能を引き出せることが出来る。
の性能差を埋める為に、又マルチプロセッサシステムに
おけるパストラフィックの低減化等の為に、マイクロプ
ロセッサと主記憶部の間に高速のキャッシュメモリが使
われている。これにより、マイクロプロセッサをキャッ
シュヒットの場合、ノーウェイト（ＮＯ ＷＡＩＴ＞
で動作出来、最大性能を引き出せることが出来る。
今、マイクロプロセッサの読出し動作に対してキャッシ
ュエラーが発生した場合、マスク不可割込み（ＮＯＮ−
ＭＡＳＫＡＢＣＥ ＩＮＴＥＲＲＵＰＴ＝ＮＭＩ以下
ＮＭＩと記す）としてプロセッサに割込み、そして割込
み処理が実行されるユーザ空間で発生したのであれば、
ＪＯＢＢＡＯＲＴ、システム空間であればシステム・ダ
ウンの処理が通常である。この時、キャッシュエラーに
よる不正なデータもマイクロプロセッサに取込まれる。
ュエラーが発生した場合、マスク不可割込み（ＮＯＮ−
ＭＡＳＫＡＢＣＥ ＩＮＴＥＲＲＵＰＴ＝ＮＭＩ以下
ＮＭＩと記す）としてプロセッサに割込み、そして割込
み処理が実行されるユーザ空間で発生したのであれば、
ＪＯＢＢＡＯＲＴ、システム空間であればシステム・ダ
ウンの処理が通常である。この時、キャッシュエラーに
よる不正なデータもマイクロプロセッサに取込まれる。
命令のブリフェッチであれば、ブリフェッチ・キューに
井守もられ、割込み処理が先に実行されるため問題ない
が、オペランドの場合、鎖側込み処理の前に実行され、
後続の割込身処理に悪影響を及ぼす、即ち不正オペラン
ドに基づくデータ破壊により割込処理が正常に実行され
ない可能性がある。
井守もられ、割込み処理が先に実行されるため問題ない
が、オペランドの場合、鎖側込み処理の前に実行され、
後続の割込身処理に悪影響を及ぼす、即ち不正オペラン
ドに基づくデータ破壊により割込処理が正常に実行され
ない可能性がある。
〔課題を解決するための手８段〕
本発明のマイクロプロセッサ処理装置の構成は、主記憶
部と、マイクロプロセッサ部と、該マイクロプロセッサ
部と主記憶部間にキャッシュ部を有し、前記マイクロプ
ロセッサの主記憶部に対する読出し動作実行時、前記キ
ャッシュ部でキャッシュエラーが検出された場合、該キ
ャッシュエラー信号を前記マイクロプロセッサのマスク
不可割込信号に入力する手段と、該キャッシュエラー信
号により、フェッチされたオペランドレジスタの内容の
無効を示す無効フラグフリップフロップがセットされ、
該フリップフロップがセットされたとき、上記エラー発
生時の実行命令をＮＯ化する手段とを有したことを特徴
とする。
部と、マイクロプロセッサ部と、該マイクロプロセッサ
部と主記憶部間にキャッシュ部を有し、前記マイクロプ
ロセッサの主記憶部に対する読出し動作実行時、前記キ
ャッシュ部でキャッシュエラーが検出された場合、該キ
ャッシュエラー信号を前記マイクロプロセッサのマスク
不可割込信号に入力する手段と、該キャッシュエラー信
号により、フェッチされたオペランドレジスタの内容の
無効を示す無効フラグフリップフロップがセットされ、
該フリップフロップがセットされたとき、上記エラー発
生時の実行命令をＮＯ化する手段とを有したことを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。１はマ
イクロプロセッサ部であり、特にキャッシュ２とのイン
タフェース部のみ記す。３は主記憶部、１１はＮＭＩ（
前出）割込みを示すフリップフロップ（以下、割込みフ
ラグと記す）、１２はオペランドフェッチ用レジスタ、
１２はオペランドフェッチ用レジスタ、１３はオペラン
ドレジスタ１２の内容が無効のとき“１″を示すプリッ
プフロップ（以下、無効フラグを記す）、２０１はキャ
ッシュエラー信号、２０２はＮＭＩ入力信号、１０３．
１０４はマイクロプロセッサｌとキャッシュメモリ２ｒ
ｆｌの各々読出しデータ線、アドレス信号線である。
イクロプロセッサ部であり、特にキャッシュ２とのイン
タフェース部のみ記す。３は主記憶部、１１はＮＭＩ（
前出）割込みを示すフリップフロップ（以下、割込みフ
ラグと記す）、１２はオペランドフェッチ用レジスタ、
１２はオペランドフェッチ用レジスタ、１３はオペラン
ドレジスタ１２の内容が無効のとき“１″を示すプリッ
プフロップ（以下、無効フラグを記す）、２０１はキャ
ッシュエラー信号、２０２はＮＭＩ入力信号、１０３．
１０４はマイクロプロセッサｌとキャッシュメモリ２ｒ
ｆｌの各々読出しデータ線、アドレス信号線である。
以下、第１図に基づいて動作説明を行う。
今、マイクロプロセッサ１がアドレス線１０４にアドレ
スを送出してデータ読出しサイクルを開始する。キャッ
シュ２は該アドレスに対し、キャッシュ内にデータが存
在するか否かを調べ、有ればキャツシュヒツトとしてキ
ャッシュ内のデータがデータ線１０３を介してマイクロ
プロセッサエに送出される。
スを送出してデータ読出しサイクルを開始する。キャッ
シュ２は該アドレスに対し、キャッシュ内にデータが存
在するか否かを調べ、有ればキャツシュヒツトとしてキ
ャッシュ内のデータがデータ線１０３を介してマイクロ
プロセッサエに送出される。
キャッシュミスヒツトの時はもちろん主記憶部３から該
当データ読出され、キャッシュ２内に書込まれると同時
にマイクロプロセッサ１に送られる。この読出し動作に
おいて、キャッシュ２で検出されたハードエラー例えば
、マルチプルヒツトエラー（該エラーは２−ＷＡＹら４
−ＭＡＹののＳＥＴ ＡＳＳＯＣＩＡＴＩＶＥ方式の
キャッシュで起こり得る）アドレスタグ部あるいはデー
タ部でのパリティエラー等が発生すると、キャッシュエ
ラー！Ｉ２０１からマイクロプロセッサ１のＮＭＩの等
割込入力線２０２を介してエラー信号が入力される。
当データ読出され、キャッシュ２内に書込まれると同時
にマイクロプロセッサ１に送られる。この読出し動作に
おいて、キャッシュ２で検出されたハードエラー例えば
、マルチプルヒツトエラー（該エラーは２−ＷＡＹら４
−ＭＡＹののＳＥＴ ＡＳＳＯＣＩＡＴＩＶＥ方式の
キャッシュで起こり得る）アドレスタグ部あるいはデー
タ部でのパリティエラー等が発生すると、キャッシュエ
ラー！Ｉ２０１からマイクロプロセッサ１のＮＭＩの等
割込入力線２０２を介してエラー信号が入力される。
マイクロプロセッサ１は、該ＮＭＩフラグ１１がセット
されると実行中の命令終了直後に割込処理を開始する。
されると実行中の命令終了直後に割込処理を開始する。
上記ＮＭＩフラグ１１が、セットされるのと同じタイミ
ングで、オペランドレジスタ１２の内容の無効を示す無
効フラグ１３が、セットされる。
ングで、オペランドレジスタ１２の内容の無効を示す無
効フラグ１３が、セットされる。
上記無効フラグ１３がセットされると、オペランドフェ
ッチサイクルに続く演算実行サイクルを、また結果を主
記憶３へ格納する場合は、該格納内サイクルを無効化し
くＮＯＰ化）させ不正データによる主記憶３のデータ破
壊を防ぐ。
ッチサイクルに続く演算実行サイクルを、また結果を主
記憶３へ格納する場合は、該格納内サイクルを無効化し
くＮＯＰ化）させ不正データによる主記憶３のデータ破
壊を防ぐ。
以上説明した様に、本発明は、マイクロプロセッサ１の
読出しサイクル時、キャッシュエラーが発生した場合、
オペランドレジスタ１２の内容を無効を示すＮＭＩ入力
信号によりセットされる無効フラグフリップフロップを
設けることにより、キャッシュエラー発生時の実行命令
をＮＯＰ化し、主記憶３の内容を壊さないい様にするこ
とにより、引続くエラー割込み処理ルチンが正常に実行
できる。当然乍らキャッシュエラーが発生した場合、次
の主記憶部３へのアクセスからはキヱッシュバイパスモ
ードとなる。
読出しサイクル時、キャッシュエラーが発生した場合、
オペランドレジスタ１２の内容を無効を示すＮＭＩ入力
信号によりセットされる無効フラグフリップフロップを
設けることにより、キャッシュエラー発生時の実行命令
をＮＯＰ化し、主記憶３の内容を壊さないい様にするこ
とにより、引続くエラー割込み処理ルチンが正常に実行
できる。当然乍らキャッシュエラーが発生した場合、次
の主記憶部３へのアクセスからはキヱッシュバイパスモ
ードとなる。
第１図は本発明の一実施例のブロック図である。
１・・・・・・マイクロプロセッサ、２・・・・・・キ
ャッシュ、３・・・・・主記憶、１１・・・・・・ＮＭ
Ｉフラグ、１２・・・・・・オペランドレジスタ、１３
・・・・・・無効フラグ、１４・・・・・・命令フェッ
チ用レジスタ、１６・・・・、アドレスルジスタ、１０
３・・・・・・読出しデータ線、１０４・・・・・・ア
ドレス線、２０１・・・・・・キャッシュエラー信号線
、２０２・・・・・・ＮＭＩ入力信号線。
ャッシュ、３・・・・・主記憶、１１・・・・・・ＮＭ
Ｉフラグ、１２・・・・・・オペランドレジスタ、１３
・・・・・・無効フラグ、１４・・・・・・命令フェッ
チ用レジスタ、１６・・・・、アドレスルジスタ、１０
３・・・・・・読出しデータ線、１０４・・・・・・ア
ドレス線、２０１・・・・・・キャッシュエラー信号線
、２０２・・・・・・ＮＭＩ入力信号線。
Claims (1)
- 主記憶部と、マイクロプロセッサ部と、該マイクロプ
ロセッサ部と主記憶部間にキャッシュ部を有し、前記マ
イクロプロセッサの主記憶部に対する読出し動作実行時
、前記キャッシュ部でキャッシュエラーが検出された場
合、該キャッシュエラー信号を前記マイクロプロセッサ
のマスク不可割込信号に入力する手段と、該キャッシュ
エラー信号により、フェッチされたオペランドレジスタ
の内容の無効を示す無効フラグフリップフロップがセッ
トされ、該フリップフロップがセットされたとき、上記
エラー発生時の実行命令をＮＯ化する手段とを有したこ
とを特徴とするマイクロプロセッサ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030778A JPH03233741A (ja) | 1990-02-09 | 1990-02-09 | マイクロプロセッサ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030778A JPH03233741A (ja) | 1990-02-09 | 1990-02-09 | マイクロプロセッサ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233741A true JPH03233741A (ja) | 1991-10-17 |
Family
ID=12313140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030778A Pending JPH03233741A (ja) | 1990-02-09 | 1990-02-09 | マイクロプロセッサ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233741A (ja) |
-
1990
- 1990-02-09 JP JP2030778A patent/JPH03233741A/ja active Pending
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