JPH03234117A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03234117A JPH03234117A JP2030244A JP3024490A JPH03234117A JP H03234117 A JPH03234117 A JP H03234117A JP 2030244 A JP2030244 A JP 2030244A JP 3024490 A JP3024490 A JP 3024490A JP H03234117 A JPH03234117 A JP H03234117A
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- JP
- Japan
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- power supply
- terminal
- control voltage
- voltage
- circuit
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路の回路構成に関するもので
ある。
ある。
第３図は、間欠動作を行うＰ Ｌ Ｌ （Ｐｈａｓｅ
Ｌｏｃｋ−ｅｄ Ｌｏｏｐ）回路に使用するＧａＡｓ高
速分周器におけるＳ ＣＦ Ｌ （Ｓｏｕｒｃｅ Ｃｏ
ｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）のＤ−Ｆ、Ｆ、
の回路図である。同図において、（１）は電源ライン、
（２）は電源ライン（１）から供給される電源電流によ
って駆動する一Ｄ −Ｆ、Ｆ、回路、（２１）は電源ラ
インに接続された電源端子、（Ｑ＋ ）〜（Ｑ６）は定
電流源用ＦＥＴ （電界効果トランジスタ）、 （２２
）は’Ｅ）−Ｆ、ＦＪＩＭＺ）の電源電流を決定するた
めのゲート電圧（Ｖｃｓ）が印加される端子である。な
お、Ｅｌ−Ｆ、Ｆ、回路（２）の詳細はこの発明を理解
する上で、特に必要ではないので、その説明は省略する
。
Ｌｏｃｋ−ｅｄ Ｌｏｏｐ）回路に使用するＧａＡｓ高
速分周器におけるＳ ＣＦ Ｌ （Ｓｏｕｒｃｅ Ｃｏ
ｕｐｌｅｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）のＤ−Ｆ、Ｆ、
の回路図である。同図において、（１）は電源ライン、
（２）は電源ライン（１）から供給される電源電流によ
って駆動する一Ｄ −Ｆ、Ｆ、回路、（２１）は電源ラ
インに接続された電源端子、（Ｑ＋ ）〜（Ｑ６）は定
電流源用ＦＥＴ （電界効果トランジスタ）、 （２２
）は’Ｅ）−Ｆ、ＦＪＩＭＺ）の電源電流を決定するた
めのゲート電圧（Ｖｃｓ）が印加される端子である。な
お、Ｅｌ−Ｆ、Ｆ、回路（２）の詳細はこの発明を理解
する上で、特に必要ではないので、その説明は省略する
。
第４図に示す従来の回路は第３図示の−ｆ） −Ｆ、Ｆ
。
。
回路の電源電流を決定するためのゲート電圧を発生する
回路である。この回路（５）は３個のダイオード（Ｄｌ
）〜（Ｄ３）と２個の抵抗（Ｒ＋ ）、（Ｒ２）を電源
端子（５１）とアースとの間に直列に結合することによ
って構成されている。
回路である。この回路（５）は３個のダイオード（Ｄｌ
）〜（Ｄ３）と２個の抵抗（Ｒ＋ ）、（Ｒ２）を電源
端子（５１）とアースとの間に直列に結合することによ
って構成されている。
次に、動作について説明する。第３図の−ｅ−Ｆ。
Ｆ８回路の端子（２１）に電源電圧を印加すると、電源
電流が端子（２１）から定電流源用ＦＥＴ（Ｑ＋）〜（
Ｑ６）を介してアースへ流れるが、その電源電流の大き
さは、ＦＥＴ（Ｑ＋）〜（Ｑ６）の各ゲート幅と端子（
２２）に印加されるゲート電圧の大きさによって決定さ
れる。また、端子（２２）に印加されるゲート電圧は第
４図のゲート電圧発生回路（５）中の抵抗Ｒ１とＲ２の
結合点に接続された出力端子（５２）に発生し、その大
ささは端子（５１）に印加される電源電圧とダイオード
（Ｄ＋）〜（Ｄ３）の電圧降下、及び抵抗Ｒ１，Ｒ２の
各抵抗値によって定まる。
電流が端子（２１）から定電流源用ＦＥＴ（Ｑ＋）〜（
Ｑ６）を介してアースへ流れるが、その電源電流の大き
さは、ＦＥＴ（Ｑ＋）〜（Ｑ６）の各ゲート幅と端子（
２２）に印加されるゲート電圧の大きさによって決定さ
れる。また、端子（２２）に印加されるゲート電圧は第
４図のゲート電圧発生回路（５）中の抵抗Ｒ１とＲ２の
結合点に接続された出力端子（５２）に発生し、その大
ささは端子（５１）に印加される電源電圧とダイオード
（Ｄ＋）〜（Ｄ３）の電圧降下、及び抵抗Ｒ１，Ｒ２の
各抵抗値によって定まる。
従来のＧａＡｓ高速分周器では、Ｄ −Ｆ、Ｆ、回路中
の定電流源用ＦＥＴ（Ｑｌ）〜（Ｑ６）は常にオン状態
にあって、電源電流は電源端子（２１）からＦＥＴ（Ｑ
ｌ）〜（Ｑ６）を介してアースへ、常時、流れるように
構成されているので、間欠動作を要求されるＰＬＬ回路
においてＧａＡｓ高速分周器を使用した場合、その間欠
動作に応じて分周器における消費電流を低減することは
できなかった。その低減方法として、例えば、［−Ｆ、
Ｆ、回路の電源端子（２１）を電源ライン（１）に対し
て直接オン／オフする方法が考えられるが、このような
直接オン／オフする方法では、ノイズが発生し、それが
＋） −Ｆ、Ｆ、回路の動作に悪影響を与えるという問
題点がある。
の定電流源用ＦＥＴ（Ｑｌ）〜（Ｑ６）は常にオン状態
にあって、電源電流は電源端子（２１）からＦＥＴ（Ｑ
ｌ）〜（Ｑ６）を介してアースへ、常時、流れるように
構成されているので、間欠動作を要求されるＰＬＬ回路
においてＧａＡｓ高速分周器を使用した場合、その間欠
動作に応じて分周器における消費電流を低減することは
できなかった。その低減方法として、例えば、［−Ｆ、
Ｆ、回路の電源端子（２１）を電源ライン（１）に対し
て直接オン／オフする方法が考えられるが、このような
直接オン／オフする方法では、ノイズが発生し、それが
＋） −Ｆ、Ｆ、回路の動作に悪影響を与えるという問
題点がある。
この発明は、上記のような問題点を解消するためになさ
れたもので、ノイズを発生させることなく消費電流の低
減を可能にする半導体集積回路を得ることを目的とする
。
れたもので、ノイズを発生させることなく消費電流の低
減を可能にする半導体集積回路を得ることを目的とする
。
この発明に係る半導体集積回路は、外部信号によってス
イッチング素子をオン・オフさせて制御電圧を発生する
制御電圧発生部を設け、その制御電圧によって、作動部
を駆動する電源電流の導通Φ遮断を行うようにしたもの
である。
イッチング素子をオン・オフさせて制御電圧を発生する
制御電圧発生部を設け、その制御電圧によって、作動部
を駆動する電源電流の導通Φ遮断を行うようにしたもの
である。
この発明の半導体集積回路では、上述のような制御電圧
発生部を設けて、作動部を電源ラインに接続したままの
状態でそのラインから供給される電源電流の導通・遮断
を行う。
発生部を設けて、作動部を電源ラインに接続したままの
状態でそのラインから供給される電源電流の導通・遮断
を行う。
以下、この発明の一実施例を第１図を用いて説明する。
同図において、（３）はゲート電圧発生回路、（３３）
はスイッチ用エンハンスメント型ＦＥＴで、そのドレイ
ン（３３ｄ）は電源端子（３１）に接続され、ソース（
３３ｓ）はダイオード（Ｄ＋ ）の７ノードに接続され
、また、ゲート（３３ｇ）は外部電圧印加端子（３０に
接続されている。
はスイッチ用エンハンスメント型ＦＥＴで、そのドレイ
ン（３３ｄ）は電源端子（３１）に接続され、ソース（
３３ｓ）はダイオード（Ｄ＋ ）の７ノードに接続され
、また、ゲート（３３ｇ）は外部電圧印加端子（３０に
接続されている。
ＰＬＬ回路の間欠動作に応じて、外部電圧印加端子（３
４）に外部電圧０マが印加されている時は、ＦＥ Ｔ
（３３）はオフ状態にあるので、出力端子（３２）にお
けるゲート電圧は０マとなる。この０電圧は第３図のＢ
−Ｆ、Ｆ、回路の端子（２２）に印加されるので、定電
流源用エンハンスメントＷＦＥＴ（Ｑｌ）〜（Ｑ６）は
すべてオフ状態になり、電源端子（２１）からアースへ
流れる電源電流は遮断される。
４）に外部電圧０マが印加されている時は、ＦＥ Ｔ
（３３）はオフ状態にあるので、出力端子（３２）にお
けるゲート電圧は０マとなる。この０電圧は第３図のＢ
−Ｆ、Ｆ、回路の端子（２２）に印加されるので、定電
流源用エンハンスメントＷＦＥＴ（Ｑｌ）〜（Ｑ６）は
すべてオフ状態になり、電源端子（２１）からアースへ
流れる電源電流は遮断される。
また、上記間欠動作に応じて、外部電圧印加端子（３４
） ニ外部電圧ｖ１が印加サレルト、Ｆ Ｅ Ｔ （３
３）はオン状態になり、端子（３２）にはゲート電圧Ｖ
ｃｓが発生し、その値は電源端子（３１）に印加される
電源電圧、ダイオード（Ｄｌ）〜（Ｄ３）の電圧降下、
抵抗（Ｒ１）、（Ｒ２）の各抵抗値によって定まる。そ
のゲート電圧Ｖｃｓは第３図（７）［−Ｆ、Ｆ、回路の
端子（２２）に印加されるので、ＦＥＴ（Ｑｌ）〜（Ｑ
６）はすべてオン状態になり、電源電流が電源端子（２
１）からアースへ流れる。
） ニ外部電圧ｖ１が印加サレルト、Ｆ Ｅ Ｔ （３
３）はオン状態になり、端子（３２）にはゲート電圧Ｖ
ｃｓが発生し、その値は電源端子（３１）に印加される
電源電圧、ダイオード（Ｄｌ）〜（Ｄ３）の電圧降下、
抵抗（Ｒ１）、（Ｒ２）の各抵抗値によって定まる。そ
のゲート電圧Ｖｃｓは第３図（７）［−Ｆ、Ｆ、回路の
端子（２２）に印加されるので、ＦＥＴ（Ｑｌ）〜（Ｑ
６）はすべてオン状態になり、電源電流が電源端子（２
１）からアースへ流れる。
以上のように、第３図における一Ｅ）−Ｆ、Ｆ、回路で
は、電源ライン（１）に電源端子（１）を接続したまま
の状態で、ＦＥＴ（Ｑｌ）〜（Ｑ６）の各ゲートに印加
されるゲート電圧を制御して、それらのＦＥＴのオン・
オフを制御し、電源電流の導通・遮断が行われる。
は、電源ライン（１）に電源端子（１）を接続したまま
の状態で、ＦＥＴ（Ｑｌ）〜（Ｑ６）の各ゲートに印加
されるゲート電圧を制御して、それらのＦＥＴのオン・
オフを制御し、電源電流の導通・遮断が行われる。
次に、第２図によってこの発明の別の実施例を説明する
。同図において、（４）はゲート電圧発生回路、（４３
）はバイパス・スイッチ用エンハンスメント型ＦＥＴで
、そのドレイン（４３ｄ）は出力端子（４２）に接続さ
れ、ソース（４３ｓ）は接地され、ゲー） （４３ｇ）
は外部電圧印加端子（４０に接続されている。
。同図において、（４）はゲート電圧発生回路、（４３
）はバイパス・スイッチ用エンハンスメント型ＦＥＴで
、そのドレイン（４３ｄ）は出力端子（４２）に接続さ
れ、ソース（４３ｓ）は接地され、ゲー） （４３ｇ）
は外部電圧印加端子（４０に接続されている。
ＰＬＬ回路の間欠動作に応じて、端子（４４）に外部電
圧ｖ２を印加してＦ Ｅ Ｔ （４３）をオン状態にす
ると、抵抗（Ｒ２）の両端間は短絡されてその抵抗には
電流が流れなくなるので、端子（４２）のゲート電圧は
０マとなる。このゲート電圧０マは第３図のＤ−Ｆ。
圧ｖ２を印加してＦ Ｅ Ｔ （４３）をオン状態にす
ると、抵抗（Ｒ２）の両端間は短絡されてその抵抗には
電流が流れなくなるので、端子（４２）のゲート電圧は
０マとなる。このゲート電圧０マは第３図のＤ−Ｆ。
Ｆ０回路の端子（２２）に印加されるので、ＦＥＴ（Ｑ
＋）〜（Ｑ６）はすべてオフ状態になり、−Ｅ） −Ｆ
、Ｆ、回路の電源電流は遮断される。なお、端子（４４
）に印加される外部電圧ｖ２はＦ Ｅ Ｔ （４３）の
閾値よりも僅かに高い程度とし、Ｆ Ｅ Ｔ （４３）
に大きな電流が流れないようにする。これは、Ｆ Ｅ
Ｔ （４３）に大きな電流が流れると端子（４２）の電
圧が０マよりも大きくなるので、それを阻止するためで
ある。
＋）〜（Ｑ６）はすべてオフ状態になり、−Ｅ） −Ｆ
、Ｆ、回路の電源電流は遮断される。なお、端子（４４
）に印加される外部電圧ｖ２はＦ Ｅ Ｔ （４３）の
閾値よりも僅かに高い程度とし、Ｆ Ｅ Ｔ （４３）
に大きな電流が流れないようにする。これは、Ｆ Ｅ
Ｔ （４３）に大きな電流が流れると端子（４２）の電
圧が０マよりも大きくなるので、それを阻止するためで
ある。
また、上記間欠動作に応じて、端子（４４）に外部電圧
０マを印加する時はＦ Ｅ Ｔ （４３）はオフ状態に
なるので、抵抗（Ｒ２）に電流が流れて端子（４２）に
所定の大きさのゲート電圧Ｖｃｓが発生する。この時の
ゲート電圧Ｖｃｓの大きさは、電源端子（４１）に印加
される電源電圧、ダイオード（Ｄｌ）〜（Ｉ）２）の電
圧降下、抵抗（Ｒ１）、（Ｒ２）の各抵抗値によって定
まる。
０マを印加する時はＦ Ｅ Ｔ （４３）はオフ状態に
なるので、抵抗（Ｒ２）に電流が流れて端子（４２）に
所定の大きさのゲート電圧Ｖｃｓが発生する。この時の
ゲート電圧Ｖｃｓの大きさは、電源端子（４１）に印加
される電源電圧、ダイオード（Ｄｌ）〜（Ｉ）２）の電
圧降下、抵抗（Ｒ１）、（Ｒ２）の各抵抗値によって定
まる。
このゲート電圧Ｖｃｓは第３図のＤ−Ｆ、Ｆ、回路の端
子（２２）に印加されるので、ＦＥＴ（Ｑ＋）〜（Ｑ６
）はすべてオン状態になり、電源電流がそれらのＦＥＴ
を介して電源端子（２１）からアースへ流れる。
子（２２）に印加されるので、ＦＥＴ（Ｑ＋）〜（Ｑ６
）はすべてオン状態になり、電源電流がそれらのＦＥＴ
を介して電源端子（２１）からアースへ流れる。
この実施例では、第１図の実施例と同様、第３図の−Ｉ
） −Ｆ、Ｆ、回路において、電源ライン（１）に電源
端子（２１）を接続したままの状態で、ＦＥＴ（Ｑ＋）
〜（Ｑ６）の各ゲートに印加される電圧を制御して、そ
れらのＦＥＴのオンやオフを制御し、電源電流の導通・
遮断が行われる。
） −Ｆ、Ｆ、回路において、電源ライン（１）に電源
端子（２１）を接続したままの状態で、ＦＥＴ（Ｑ＋）
〜（Ｑ６）の各ゲートに印加される電圧を制御して、そ
れらのＦＥＴのオンやオフを制御し、電源電流の導通・
遮断が行われる。
なお、第１図及び第２図のゲート電圧発生回路（３）
、 （４）において、Ｆ Ｅ Ｔ （３３）、（４３）
の配置位置は各図に示される位置に限定されるものでは
なく、それらのＦＥＴのオン・オフによって第３図のＦ
ＥＴ（Ｑ＋）〜（Ｑ６）をオン・オフすることができれ
ば、どの様な位置であってもよいことは言うまでもない
。
、 （４）において、Ｆ Ｅ Ｔ （３３）、（４３）
の配置位置は各図に示される位置に限定されるものでは
なく、それらのＦＥＴのオン・オフによって第３図のＦ
ＥＴ（Ｑ＋）〜（Ｑ６）をオン・オフすることができれ
ば、どの様な位置であってもよいことは言うまでもない
。
以上のように、この発明によれば、外部信号によってス
イッチング素子をオン・オフさせて制御電圧を発生する
制御電圧発生部を設け、その制御電圧によって、作動部
を駆動する電源電流の導通・遮断を行うように構成した
ので、電源ラインに作動部を接続したままの状態で電源
電流の導通・遮断を行うことができ、その結果、ノイズ
を発生させることなく消費電流を低減することができる
。
イッチング素子をオン・オフさせて制御電圧を発生する
制御電圧発生部を設け、その制御電圧によって、作動部
を駆動する電源電流の導通・遮断を行うように構成した
ので、電源ラインに作動部を接続したままの状態で電源
電流の導通・遮断を行うことができ、その結果、ノイズ
を発生させることなく消費電流を低減することができる
。
第１図はこの発明の一実施例の半導体集積回路の主要部
を示す回路図、第２図はこの発明の他の実施例の半導体
集積回路の主要部を示す回路図、！＄３図は第１図及び
第２図に示すこの発明の各実施例の半導体集積回路の他
の部分を示す回路図、第４図は従来の半導体集積回路の
一部を示す回路図である。 （１）は電源ライン、（２）は作動部、（３） 、 （
４）は制御電圧発生部、（３３）、（４３）はスイッチ
ング素子である。 なお、各図中、同一符号は同−又は相当部分を示す。 第 １ 目 鴇 ２［１ 代 理 人 大 岩 増 雄補正の対象 明細書の「発明の詳細な説明」 の欄。 補正の内容 明細書の＠３頁第２０行中の ｒ Ｄ −Ｆ、Ｆ、回路の動 作」を 「上記Ｄ −Ｆ、Ｆ、回路以外の周辺回路の動作と訂正
します。 （ ８
を示す回路図、第２図はこの発明の他の実施例の半導体
集積回路の主要部を示す回路図、！＄３図は第１図及び
第２図に示すこの発明の各実施例の半導体集積回路の他
の部分を示す回路図、第４図は従来の半導体集積回路の
一部を示す回路図である。 （１）は電源ライン、（２）は作動部、（３） 、 （
４）は制御電圧発生部、（３３）、（４３）はスイッチ
ング素子である。 なお、各図中、同一符号は同−又は相当部分を示す。 第 １ 目 鴇 ２［１ 代 理 人 大 岩 増 雄補正の対象 明細書の「発明の詳細な説明」 の欄。 補正の内容 明細書の＠３頁第２０行中の ｒ Ｄ −Ｆ、Ｆ、回路の動 作」を 「上記Ｄ −Ｆ、Ｆ、回路以外の周辺回路の動作と訂正
します。 （ ８
Claims (1)
- （１）電源ラインに常時接続されていて、そのラインか
ら供給される電源電流によって駆動する作動部と、その
電源電流の導通・遮断を行う制御電圧を発生する制御電
圧発生部とを具備し、 上記制御電圧発生部は外部信号によってオン・オフする
スイッチング素子を有し、その素子のオン・オフにより
上記制御電圧を発生する、ように構成された半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030244A JPH03234117A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030244A JPH03234117A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234117A true JPH03234117A (ja) | 1991-10-18 |
Family
ID=12298296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030244A Pending JPH03234117A (ja) | 1990-02-08 | 1990-02-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234117A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256437A (ja) * | 1995-03-16 | 1996-10-01 | Toshiba Corp | 電池節約回路を含む電子回路 |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
-
1990
- 1990-02-08 JP JP2030244A patent/JPH03234117A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08256437A (ja) * | 1995-03-16 | 1996-10-01 | Toshiba Corp | 電池節約回路を含む電子回路 |
| JP2007180640A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電圧生成回路、レギュレータ回路及び集積回路装置 |
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