JPH03236090A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
- Publication number
- JPH03236090A JPH03236090A JP2032991A JP3299190A JPH03236090A JP H03236090 A JPH03236090 A JP H03236090A JP 2032991 A JP2032991 A JP 2032991A JP 3299190 A JP3299190 A JP 3299190A JP H03236090 A JPH03236090 A JP H03236090A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- selection
- signal
- reference voltage
- reference voltages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えば、パーソナルコンピュータやワークス
テーションなどの画面表示システムに好適なＡ／Ｄコン
バータに関し、さらに詳しくは、アナログ信号を、ディ
ザ化されたデジタル信号に変換するＡ／Ｄコンバータに
関する。
テーションなどの画面表示システムに好適なＡ／Ｄコン
バータに関し、さらに詳しくは、アナログ信号を、ディ
ザ化されたデジタル信号に変換するＡ／Ｄコンバータに
関する。
〈従来の技術〉
一般に、擬似的な階調表現としてディザ法が広く用いら
れている。このディザ法を用いたパーソナルコンピュー
タなどの画面表示システムでは、例えば、第５図に示さ
れるように、アナログの映像信号を、高ビットのＡ／Ｄ
コンバータ１５でデジタルの映像信号データに変換して
一旦大容量のメモリ１６に書き込んだ後、更に専用の変
換回路やソフトウェアにてディザ化して、画面表示用メ
モリ２に書き込むようにしている。
れている。このディザ法を用いたパーソナルコンピュー
タなどの画面表示システムでは、例えば、第５図に示さ
れるように、アナログの映像信号を、高ビットのＡ／Ｄ
コンバータ１５でデジタルの映像信号データに変換して
一旦大容量のメモリ１６に書き込んだ後、更に専用の変
換回路やソフトウェアにてディザ化して、画面表示用メ
モリ２に書き込むようにしている。
〈発明が解決しようとする課題〉
しかしながら、従来では、ディザ化するためには、上述
のように変換処理用の大容量のメモリ１６や専用回路の
追加あるいはソフトウェア処理が必要となり、処理時間
やコストの増加を招来するという難点がある。
のように変換処理用の大容量のメモリ１６や専用回路の
追加あるいはソフトウェア処理が必要となり、処理時間
やコストの増加を招来するという難点がある。
本発明は、上述の点に鑑みて為されたものであって、ア
ナログ信号をディザ化されたデジタル信号に変換できる
ようにしたＡ／Ｄコンバータを提供することを目的とす
る。
ナログ信号をディザ化されたデジタル信号に変換できる
ようにしたＡ／Ｄコンバータを提供することを目的とす
る。
く課題を解決するための手段〉
本発明では、上述の目的を達成するために、基準電圧発
生回路、選択回路、選択制御回路および比較回路を備え
、前記基準電圧発生回路は、レベルの異なる複数の基準
電圧を発生するものであり、前記選択回路は、前記複数
の基準電圧のいずれか一つを選択出力するものであり、
前記選択制御回路は、前記選択回路を制御してディザ閾
値パタンに対応した順序で基準電圧を選択出力させるも
のであり、前記比較回路は、前記選択回路から選択出力
される基準電圧と入力アナログ信号とを比較してデジタ
ル信号に変換して出力するようにしている。
生回路、選択回路、選択制御回路および比較回路を備え
、前記基準電圧発生回路は、レベルの異なる複数の基準
電圧を発生するものであり、前記選択回路は、前記複数
の基準電圧のいずれか一つを選択出力するものであり、
前記選択制御回路は、前記選択回路を制御してディザ閾
値パタンに対応した順序で基準電圧を選択出力させるも
のであり、前記比較回路は、前記選択回路から選択出力
される基準電圧と入力アナログ信号とを比較してデジタ
ル信号に変換して出力するようにしている。
〈作用〉
上記構成によれば、レベルの異なる複数の基準電圧を、
ディザ閾値パタンに対応した順序で選択出力し、この選
択出力された基準電圧と入力アナログ信号とを比較して
デジタル信号に変換するようにしているので、入力アナ
ログ信号を、直接ディザ化されたデジタル信号に変換す
ることが可能となる。
ディザ閾値パタンに対応した順序で選択出力し、この選
択出力された基準電圧と入力アナログ信号とを比較して
デジタル信号に変換するようにしているので、入力アナ
ログ信号を、直接ディザ化されたデジタル信号に変換す
ることが可能となる。
〈実施例〉
以下、図面によって本発明の実施例について、詳細に説
明する。
明する。
第１図は、本発明の一実施例に係る画面表示システムの
構成図であり、第２図は第１図のＡ／Ｄコンバータのブ
ロック図である。
構成図であり、第２図は第１図のＡ／Ｄコンバータのブ
ロック図である。
この実施例のＡ／Ｄコンバータｌは、第１図に示される
ように、アナログの映像信号を、ディザ化されたＩビッ
トのデジタル信号に変換するものであり、変換されたデ
ジタル信号は、第５図の従来例と同様に画面表示用メモ
リ２に書き込まれる。
ように、アナログの映像信号を、ディザ化されたＩビッ
トのデジタル信号に変換するものであり、変換されたデ
ジタル信号は、第５図の従来例と同様に画面表示用メモ
リ２に書き込まれる。
このＡ／Ｄコンバータｌは、基本的には、第２図に示さ
れるように、基準電圧発生回路３、選択回路４、選択制
御回路５および比較回路６を備えている。
れるように、基準電圧発生回路３、選択回路４、選択制
御回路５および比較回路６を備えている。
基準電圧発生回路３は、入力電圧ＶａおよびＶｂを抵抗
Ｒによって分圧してレベルの異なる複数（この実施例で
は、１６）の基準電圧ｖ１〜Ｖ１６を発生するものであ
る。
Ｒによって分圧してレベルの異なる複数（この実施例で
は、１６）の基準電圧ｖ１〜Ｖ１６を発生するものであ
る。
選択回路４は、複数の基準電圧ｖ１〜Ｖ１６のいずれか
一つを選択信号に基づいて選択出力する１６ｔＯ１のセ
レクタである。
一つを選択信号に基づいて選択出力する１６ｔＯ１のセ
レクタである。
選択制御回路５は、選択信号を出力して選択回路４を制
御するものであり、この選択制御回路５は、ディザ閾値
パタンに対応した選択信号が予め記憶されているマスク
ＲＯＭなどの記憶部７と、この記憶部７の選択信号を、
表示用のドツトクロックおよび水平同期信号に応じて読
み出す制御部８とを備えている。
御するものであり、この選択制御回路５は、ディザ閾値
パタンに対応した選択信号が予め記憶されているマスク
ＲＯＭなどの記憶部７と、この記憶部７の選択信号を、
表示用のドツトクロックおよび水平同期信号に応じて読
み出す制御部８とを備えている。
この実施例では、記憶部７は、第３図（Ｂ）に示される
ように、４行×４列の構成となっており、この２次元の
ブロックを単位とするディザ閾値パタンに対応する選択
信号が予め記憶されている。
ように、４行×４列の構成となっており、この２次元の
ブロックを単位とするディザ閾値パタンに対応する選択
信号が予め記憶されている。
例えば、記憶部７の１行１列目には、基準電圧Ｖ１２を
選択するための選択信号に対応するデータ「 １２」が
記憶されており、１行２列目には、基準電圧■５を選択
するための選択信号に対応するデータ「５」が記憶され
ており、１行３列目には、基準電圧ｖ７を選択するため
の選択信号に対応するデータ「７」が記憶されており、
以下、同様にディザ閾値パタンに対応する選択信号のデ
ータが記憶されている。
選択するための選択信号に対応するデータ「 １２」が
記憶されており、１行２列目には、基準電圧■５を選択
するための選択信号に対応するデータ「５」が記憶され
ており、１行３列目には、基準電圧ｖ７を選択するため
の選択信号に対応するデータ「７」が記憶されており、
以下、同様にディザ閾値パタンに対応する選択信号のデ
ータが記憶されている。
記憶部７の選択信号を、表示用のドツトクロックおよび
水平同期信号に応じて読み出す制御部８は、ドツトクロ
ックを計数する４進カウンタ９と、この４進カウンタ９
の２ビツトの出力を切換信号として記憶部７の列方向を
指定する２ｔｏ４のデコーダｌＯと、水平同期信号を計
数する４進カウンタ１１と、この４進カウンタ１１の２
ビツトの出力を切換信号として記憶部７の行方向を指定
する２ｔｏ４のデコーダ１２とを備えており、両デコー
ダ１０．１２で指定された位置のデータが記憶部７から
読み出されて選択回路４に選択信号として与えられるよ
うになっている。
水平同期信号に応じて読み出す制御部８は、ドツトクロ
ックを計数する４進カウンタ９と、この４進カウンタ９
の２ビツトの出力を切換信号として記憶部７の列方向を
指定する２ｔｏ４のデコーダｌＯと、水平同期信号を計
数する４進カウンタ１１と、この４進カウンタ１１の２
ビツトの出力を切換信号として記憶部７の行方向を指定
する２ｔｏ４のデコーダ１２とを備えており、両デコー
ダ１０．１２で指定された位置のデータが記憶部７から
読み出されて選択回路４に選択信号として与えられるよ
うになっている。
この制御部８によれば、ドツトクロックが入力される度
に、第３図（Ｂ）に示される記憶部７の指定位置か列（
横）方向に循環し、水平同期信号が入力される度に、記
憶部７の指定位置が行（縦）方向に循環することになる
。したがって、例えば、横（Ｘ方向）１２ドツト、縦（
Ｙ方向）８ドツトである画面を考えると、記憶部７から
読み出される選択信号のデータは、第３図（Ａ）に示さ
れるように、４行×４列の２次元のブロック（ディザマ
トリックス）を単位として繰り返されることになる。
に、第３図（Ｂ）に示される記憶部７の指定位置か列（
横）方向に循環し、水平同期信号が入力される度に、記
憶部７の指定位置が行（縦）方向に循環することになる
。したがって、例えば、横（Ｘ方向）１２ドツト、縦（
Ｙ方向）８ドツトである画面を考えると、記憶部７から
読み出される選択信号のデータは、第３図（Ａ）に示さ
れるように、４行×４列の２次元のブロック（ディザマ
トリックス）を単位として繰り返されることになる。
これによって、選択回路４は、複数の基準電圧Ｖｔ〜Ｖ
１６を、ディザ閾値パタンに対応した順序で選択出力す
ることになる。
１６を、ディザ閾値パタンに対応した順序で選択出力す
ることになる。
比較回路６は、選択回路４からの基準電圧とアナログの
映像信号とを、インバータ１３を介して与えられるドツ
トクロックのタイミングで比較し、映像信号のレベルが
、基準電圧以上であるときには、ハイレベルの信号を出
力し、映像信号のレベルが、基準電圧未満であるときに
は、ローレベルの信号を出力する。
映像信号とを、インバータ１３を介して与えられるドツ
トクロックのタイミングで比較し、映像信号のレベルが
、基準電圧以上であるときには、ハイレベルの信号を出
力し、映像信号のレベルが、基準電圧未満であるときに
は、ローレベルの信号を出力する。
したがって、比較回路６からは、ディザ化されたデジタ
ル信号が出力されることになる。
ル信号が出力されることになる。
なお、このデジタル信号は、バッファ回路１４を介して
出力される。
出力される。
第４図は、第２図の各部の信号波形図であり、同図（Ａ
）は水平同期信号、同図（Ｂ）は表示用のドツトクロッ
ク、同図（Ｃ）は選択回路４に与えられる選択信号のデ
ータ、同図（Ｄ）はアナログの映像信号、同図（Ｅ）は
インバータ１３の出力、同図（Ｆ）は比較回路６の出力
、同図（Ｇ）はバッファ回路１４の出力である。
）は水平同期信号、同図（Ｂ）は表示用のドツトクロッ
ク、同図（Ｃ）は選択回路４に与えられる選択信号のデ
ータ、同図（Ｄ）はアナログの映像信号、同図（Ｅ）は
インバータ１３の出力、同図（Ｆ）は比較回路６の出力
、同図（Ｇ）はバッファ回路１４の出力である。
ドツトクロックの入力に応じて記憶部７から読み出され
る選択信号のデータが、列方向に循環し、水平同期信号
の入力に応じて記憶部７から読み出される選択信号のデ
ータが行方向に循環する。
る選択信号のデータが、列方向に循環し、水平同期信号
の入力に応じて記憶部７から読み出される選択信号のデ
ータが行方向に循環する。
したがって、選択回路４では、ディザ閾値パタンに対応
した順序で基準電圧が選択されて出力されることになる
。
した順序で基準電圧が選択されて出力されることになる
。
この基準電圧と第４図（Ｄ）のアナログ映像信号のレベ
ルとを比較することにより、第４図（Ｆ）に示されるデ
ィザ化されたデジタル信号が得られることになる。
ルとを比較することにより、第４図（Ｆ）に示されるデ
ィザ化されたデジタル信号が得られることになる。
このようにＡ／Ｄ変換変換回路上ってディザ化されたデ
ジタル信号を直接得ることができるので、従来のような
変換処理用の大容量のメモリやソフトウェア処理が不要
となり、処理時間やコストの低減を図ることが可能とな
る。
ジタル信号を直接得ることができるので、従来のような
変換処理用の大容量のメモリやソフトウェア処理が不要
となり、処理時間やコストの低減を図ることが可能とな
る。
なお、記憶部７をＲＡＭやレジスタ構成にして外部から
任意のデータを書き込むようにしてもよい。
任意のデータを書き込むようにしてもよい。
〈発明の効果〉
以上のように本発明によれば、レベルの異なる複数の基
準電圧を、ディザ閾値パタンに対応した順序で選択出力
し、この選択出力された基準電圧と人力アナログ信号と
を比較してデジタル信号に変換するようにしているので
、人力アナログ信号を、直接ディザ化されたデジタル信
号に変換することが可能となり、従来のような変換処理
用の大容量のメモリやソフトウェア処理が不要となり、
これによって、処理時間やコストの低減を図ることが可
能となる。
準電圧を、ディザ閾値パタンに対応した順序で選択出力
し、この選択出力された基準電圧と人力アナログ信号と
を比較してデジタル信号に変換するようにしているので
、人力アナログ信号を、直接ディザ化されたデジタル信
号に変換することが可能となり、従来のような変換処理
用の大容量のメモリやソフトウェア処理が不要となり、
これによって、処理時間やコストの低減を図ることが可
能となる。
第１図は本発明の一実施例に係る画面表示システムの構
成図、第２図は第１図のＡ／Ｄコンバータのブロック図
、第３図は記憶部のディザ閾値パタを説明するための図
、第４図は第２図の各部の信号波形図、第５図は従来例
の構成図である。 １・・・Ａ／Ｄコンバータ、３・・・基準電圧発生回路
、４・・・選択回路、５・・選択制御回路、６・・・比
較回路。
成図、第２図は第１図のＡ／Ｄコンバータのブロック図
、第３図は記憶部のディザ閾値パタを説明するための図
、第４図は第２図の各部の信号波形図、第５図は従来例
の構成図である。 １・・・Ａ／Ｄコンバータ、３・・・基準電圧発生回路
、４・・・選択回路、５・・選択制御回路、６・・・比
較回路。
Claims (1)
- （１）基準電圧発生回路（３）、選択回路（４）、選択
制御回路（５）および比較回路（６）を備え、前記基準
電圧発生回路（３）は、レベルの異なる複数の基準電圧
を発生するものであり、 前記選択回路（４）は、前記複数の基準電圧のいずれか
一つを選択出力するものであり、前記選択制御回路（５
）は、前記選択回路（４）を制御してディザ閾値パタン
に対応した順序で基準電圧を選択出力させるものであり
、 前記比較回路（６）は、前記選択回路（４）から選択出
力される基準電圧と入力アナログ信号とを比較してデジ
タル信号に変換して出力するものであることを特徴とす
るＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032991A JPH03236090A (ja) | 1990-02-14 | 1990-02-14 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032991A JPH03236090A (ja) | 1990-02-14 | 1990-02-14 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236090A true JPH03236090A (ja) | 1991-10-22 |
Family
ID=12374327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032991A Pending JPH03236090A (ja) | 1990-02-14 | 1990-02-14 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862112B2 (en) * | 2000-09-08 | 2005-03-01 | Sony Corporation | System and method for color dither matrix creation using human-vision-system gray matrix with multi-cell replacement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185278A (ja) * | 1987-01-28 | 1988-07-30 | Canon Inc | フアクシミリ装置 |
-
1990
- 1990-02-14 JP JP2032991A patent/JPH03236090A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185278A (ja) * | 1987-01-28 | 1988-07-30 | Canon Inc | フアクシミリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862112B2 (en) * | 2000-09-08 | 2005-03-01 | Sony Corporation | System and method for color dither matrix creation using human-vision-system gray matrix with multi-cell replacement |
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