JPH03236236A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03236236A JPH03236236A JP2032823A JP3282390A JPH03236236A JP H03236236 A JPH03236236 A JP H03236236A JP 2032823 A JP2032823 A JP 2032823A JP 3282390 A JP3282390 A JP 3282390A JP H03236236 A JPH03236236 A JP H03236236A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- pad
- supply line
- pattern
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5453—Dispositions of bond wires connecting between multiple bond pads on a chip, e.g. daisy chain
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源パッドから回路部に供給される電位が
低下することを防ぐようにした半導体集積回路装置に関
するものである。
低下することを防ぐようにした半導体集積回路装置に関
するものである。
第３図、第４図は従来の半導体集積回路装置の一例を示
すパターン図である。第３図は、情報を４ビット単位で
読み書きできるＸ４構成のメモリのパターン図、第４図
は、情報を１ビット単位で読み書きできるＸ１構成のメ
モリのパターン図である。図において（１ａ）はパッド
、（２）は出力回路部、（３）はパッドと出力回路部を
結ぶパターン上の電源線、（４）は電源リード、（５）
は電源リードとパッドを結ぶワイヤボンドによる電源線
である。
すパターン図である。第３図は、情報を４ビット単位で
読み書きできるＸ４構成のメモリのパターン図、第４図
は、情報を１ビット単位で読み書きできるＸ１構成のメ
モリのパターン図である。図において（１ａ）はパッド
、（２）は出力回路部、（３）はパッドと出力回路部を
結ぶパターン上の電源線、（４）は電源リード、（５）
は電源リードとパッドを結ぶワイヤボンドによる電源線
である。
このようにパッケージの電源リードが１本のみの場合、
従来は電源パッド（１ａ）からパターン上の電源線を使
って回路部に電圧が供給されていた。
従来は電源パッド（１ａ）からパターン上の電源線を使
って回路部に電圧が供給されていた。
パッケージの電源リードが１本のみの場合、従来の半導
体集積回路は以上のように、１つのもしくは電源リード
（４）近傍の複数の電源パッド（ｌａ）からパターン上
の電源線（３）を使って回路に電圧が供給されていた。
体集積回路は以上のように、１つのもしくは電源リード
（４）近傍の複数の電源パッド（ｌａ）からパターン上
の電源線（３）を使って回路に電圧が供給されていた。
パターン上の電源線（３）の抵抗値を低（するためには
、パターン上の電源線（３）の幅を太くしなければらな
らないが、パターン上の電源線（３）を太（するために
はチップの面積を拡げなければならないという問題があ
る。そのため通常パターン上の電源線（３）は太くする
ことはできずある程度の抵抗値を持つことになる。そこ
でその電源パッド（１ａ）からパターン上の電源線（３
）を使って回路部（２）に電圧を供給すると、パターン
上の電源線（３）の持っている抵抗値のため回路部（２
）に供給される電位が低下してしまうという問題点があ
った。
、パターン上の電源線（３）の幅を太くしなければらな
らないが、パターン上の電源線（３）を太（するために
はチップの面積を拡げなければならないという問題があ
る。そのため通常パターン上の電源線（３）は太くする
ことはできずある程度の抵抗値を持つことになる。そこ
でその電源パッド（１ａ）からパターン上の電源線（３
）を使って回路部（２）に電圧を供給すると、パターン
上の電源線（３）の持っている抵抗値のため回路部（２
）に供給される電位が低下してしまうという問題点があ
った。
例えば半導体メモリにおける具体的な問題点を以下に示
す。第５Ａ、Ｂ図は電圧変化の一例を示す図である。第
５Ａ図は電圧降下がある場合、第５Ｂ図は電圧降下がな
い場合である。図においてＶｃｃは電源電圧、Ｒはチッ
プ選択信号、すなわちこの信号の降下エツジタイミング
でメモリ動作（この場合読み出し動作）を始める。Ｄｏ
ｕｔは出力電圧である。電源電圧の降下があると、トラ
ンジスタのソース、ドレイン間にかかる電圧が小さくな
りトランジスタを流れる電流が小さくなる。
す。第５Ａ、Ｂ図は電圧変化の一例を示す図である。第
５Ａ図は電圧降下がある場合、第５Ｂ図は電圧降下がな
い場合である。図においてＶｃｃは電源電圧、Ｒはチッ
プ選択信号、すなわちこの信号の降下エツジタイミング
でメモリ動作（この場合読み出し動作）を始める。Ｄｏ
ｕｔは出力電圧である。電源電圧の降下があると、トラ
ンジスタのソース、ドレイン間にかかる電圧が小さくな
りトランジスタを流れる電流が小さくなる。
そのためトランジスタがオンからオフまたはオフからオ
ンするまでの時間が長くなり、アクセスタイム（情報の
読み出しに要する時間）は遅（なる。
ンするまでの時間が長くなり、アクセスタイム（情報の
読み出しに要する時間）は遅（なる。
例えば、第３図に示すようなＸ４構成のメモリあるいは
Ｘ８構成のメモリは、第４図に示すようなＸＩ構成のメ
モリよりも出力回路が駆動すべき負荷が大きい（例えば
４倍あるいは８倍）ため、パターン上の電源線による電
圧降下が大きい。そのため従来はＸＩ構成のメモリに比
べＸ４．Ｘ８タイプのメモリのアクセスタイムは長くな
るという問題点があった。すなわち第３図のものは第５
Ａ図のようになり、第４図のものは第５Ｂ図のようにな
る。 この発明は上記のような問題点を解決するために
なされたもので、電源バットから遠い位置にある回路部
でも、電位の低下を防ぐことを目的とするものである。
Ｘ８構成のメモリは、第４図に示すようなＸＩ構成のメ
モリよりも出力回路が駆動すべき負荷が大きい（例えば
４倍あるいは８倍）ため、パターン上の電源線による電
圧降下が大きい。そのため従来はＸＩ構成のメモリに比
べＸ４．Ｘ８タイプのメモリのアクセスタイムは長くな
るという問題点があった。すなわち第３図のものは第５
Ａ図のようになり、第４図のものは第５Ｂ図のようにな
る。 この発明は上記のような問題点を解決するために
なされたもので、電源バットから遠い位置にある回路部
でも、電位の低下を防ぐことを目的とするものである。
この発明に係る半導体集積回路装置は、複数個のパッド
を、ワイヤボンドによりそのパッド間を結んだ電源線を
備えたものである。
を、ワイヤボンドによりそのパッド間を結んだ電源線を
備えたものである。
この発明によれば、電源線よりも抵抗値の小さい電源線
でパッドに電圧が供給される。そうすると電源線に加え
て、これと平行して集積回路上の空間を結んだ電源線に
より抵抗値が小さくなるので新しく加えられたパッドの
電位の低下は小さくなる。そのためそのパッドからもパ
ターン上の電源線を結ぶことで、回路部にほとんど低下
せずに電圧を供給することができる。
でパッドに電圧が供給される。そうすると電源線に加え
て、これと平行して集積回路上の空間を結んだ電源線に
より抵抗値が小さくなるので新しく加えられたパッドの
電位の低下は小さくなる。そのためそのパッドからもパ
ターン上の電源線を結ぶことで、回路部にほとんど低下
せずに電圧を供給することができる。
第１図は、この発明の一実施例を示す半導体集積回路で
あり、（１ａ）、（２）、（３）、（４）、（５）は従
来例におけるものと同等のものであるので説明は省略す
る。図において、（１ｂ）は新しく加えたパッド、（６
）はパッド間を結ぶワイヤボンドによる電源線である。
あり、（１ａ）、（２）、（３）、（４）、（５）は従
来例におけるものと同等のものであるので説明は省略す
る。図において、（１ｂ）は新しく加えたパッド、（６
）はパッド間を結ぶワイヤボンドによる電源線である。
このように構成された半導体集積回路において、電源リ
ード（４）から電圧が印加される。そうするとワイヤボ
ンドで結ばれた電源線（６）の抵抗値がパターン上の電
源線（３）に比べて小さいため新しく追加されたパッド
（ｌｂ）の電位はほとんど低下しない。
ード（４）から電圧が印加される。そうするとワイヤボ
ンドで結ばれた電源線（６）の抵抗値がパターン上の電
源線（３）に比べて小さいため新しく追加されたパッド
（ｌｂ）の電位はほとんど低下しない。
例えば、パターン上の電源線（３）として、幅５０μｍ
、厚さ１μｍ、長さ２０ｍｍのアルミ配線の抵抗値は、
体積抵抗値を３μΩ−とすると１２Ωとなる。一方ワイ
ヤボンドで結ばれた電源線（６）として、直径３０μｍ
、長さ２０ｍｍのアルミワイヤの抵抗値は約０．８４Ω
とアルミ配線のＩ／１０以下である。金ワイヤであれば
約０．７Ωとさらに低い。ワイヤ径を太（すればさらに
抵抗値を下げることは容易である。なおこの例では同一
の長さの電源線について比較したが、通常パターン上の
配線はレイアウト上の制約により最短の配線とすること
は困難であるのに対し、ワイアボンドはチップ上の空間
（通常樹脂で充填されている）を有効に利用して最短距
離で結線することができるので実質的な抵抗値はさらに
低下できる。そのためそのパッド（ｌｂ）からもパター
ン上の電源線（３）を結ぶことで、回路部にほとんど低
下せずに電圧を供給することができる。このように電源
パッド（ｌａ）から遠い回路部（２）でも近くにパッド
（１ｂ）を設け、電源パッド（ｌａ）との間をワイヤボ
ンドにより電源線（６）を結び、その新しく加えたパッ
ド（ｌａ）からもパターン上の電源線（３）で回路部（
２）と結ぶことで回路部（２）の電位はほとんど低下し
ない。
、厚さ１μｍ、長さ２０ｍｍのアルミ配線の抵抗値は、
体積抵抗値を３μΩ−とすると１２Ωとなる。一方ワイ
ヤボンドで結ばれた電源線（６）として、直径３０μｍ
、長さ２０ｍｍのアルミワイヤの抵抗値は約０．８４Ω
とアルミ配線のＩ／１０以下である。金ワイヤであれば
約０．７Ωとさらに低い。ワイヤ径を太（すればさらに
抵抗値を下げることは容易である。なおこの例では同一
の長さの電源線について比較したが、通常パターン上の
配線はレイアウト上の制約により最短の配線とすること
は困難であるのに対し、ワイアボンドはチップ上の空間
（通常樹脂で充填されている）を有効に利用して最短距
離で結線することができるので実質的な抵抗値はさらに
低下できる。そのためそのパッド（ｌｂ）からもパター
ン上の電源線（３）を結ぶことで、回路部にほとんど低
下せずに電圧を供給することができる。このように電源
パッド（ｌａ）から遠い回路部（２）でも近くにパッド
（１ｂ）を設け、電源パッド（ｌａ）との間をワイヤボ
ンドにより電源線（６）を結び、その新しく加えたパッ
ド（ｌａ）からもパターン上の電源線（３）で回路部（
２）と結ぶことで回路部（２）の電位はほとんど低下し
ない。
またこの発明によって電位の低下のために半導体メモリ
等のアクセスタイムが長くなるという問題がなくなる。
等のアクセスタイムが長くなるという問題がなくなる。
例えば、Ｘ４．Ｘ８構成のメモリは、ＸＩ構成のメモリ
よりも出力回路が駆動すべき負荷が大きいため、パター
ン上の電源線による電圧降下が大きい。そのため従来は
Ｘ１構成のメモリに比べＸ４．Ｘ８タイプのメモリのア
クセスタイムは長かった。この発明を使用すれば回路部
の電位の低下は小さ（なるのでＸ１構成のメモリとＸ４
．Ｘ８構成のメモリとの間のアクセスタイムの差は縮ま
る。すなわち第１図の場合第５Ｂ図に示すようになりア
クセスタイムも第５Ａ図のように遅れることがなくなる
。
よりも出力回路が駆動すべき負荷が大きいため、パター
ン上の電源線による電圧降下が大きい。そのため従来は
Ｘ１構成のメモリに比べＸ４．Ｘ８タイプのメモリのア
クセスタイムは長かった。この発明を使用すれば回路部
の電位の低下は小さ（なるのでＸ１構成のメモリとＸ４
．Ｘ８構成のメモリとの間のアクセスタイムの差は縮ま
る。すなわち第１図の場合第５Ｂ図に示すようになりア
クセスタイムも第５Ａ図のように遅れることがなくなる
。
回路部においても電位差を保てるためこの半導体集積回
路はノイズにも強くなる。
路はノイズにも強くなる。
電源線を太くする必要がなくなるので、半導体集積回路
のチップ面積を小さ（することができる。
のチップ面積を小さ（することができる。
なお、上記実施例ではパッケージの電源リードが１本の
みのものについて説明したが、複数の場合でも同様の効
果が得られることは言うまでもない。
みのものについて説明したが、複数の場合でも同様の効
果が得られることは言うまでもない。
なお、上記実施例では回路部に２つのパッドからパター
ン上の電源線を使って結んだが、第２図のように１つの
パッドからでも良く、同様の効果を奏する。そのためチ
ップ面積を更に小さくすることが可能になる。（ｌａ）
、（１ｂ）、（２）、（３）、（４）、（５）は第１図
におけるものと同等のものであるので説明は省略する。
ン上の電源線を使って結んだが、第２図のように１つの
パッドからでも良く、同様の効果を奏する。そのためチ
ップ面積を更に小さくすることが可能になる。（ｌａ）
、（１ｂ）、（２）、（３）、（４）、（５）は第１図
におけるものと同等のものであるので説明は省略する。
以上のようにこの発明によれば、ワイヤポンドにより複
数個のパッド間を結んだ電源線を備えたので、電源バッ
トから遠い回路部の電位が低下しないという効果がある
。
数個のパッド間を結んだ電源線を備えたので、電源バッ
トから遠い回路部の電位が低下しないという効果がある
。
第１図および第２図はこの発明の一実施例を示す半導体
集積回路装置のパターン図、第３図および第４図は従来
の半導体集積回路装置を示すパターン図である。第５Ａ
図および第５Ｂ図は電圧変化を示す図である。 図において、（１ａ）、（１ｂ）はパッド、（６）はワ
イヤボンドによりパッド間を結んだ電源線である。 なお、各図中、同一符号は同一 または相当部分を示す
。
集積回路装置のパターン図、第３図および第４図は従来
の半導体集積回路装置を示すパターン図である。第５Ａ
図および第５Ｂ図は電圧変化を示す図である。 図において、（１ａ）、（１ｂ）はパッド、（６）はワ
イヤボンドによりパッド間を結んだ電源線である。 なお、各図中、同一符号は同一 または相当部分を示す
。
Claims (1)
- 集積回路上の複数個のパッドを、ワイヤボンドによりそ
のパッド間を結んだ電源線を備えたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032823A JPH03236236A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032823A JPH03236236A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236236A true JPH03236236A (ja) | 1991-10-22 |
Family
ID=12369552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032823A Pending JPH03236236A (ja) | 1990-02-13 | 1990-02-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236236A (ja) |
-
1990
- 1990-02-13 JP JP2032823A patent/JPH03236236A/ja active Pending
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