JPH03236624A - パワーオンリセット信号発生回路 - Google Patents
パワーオンリセット信号発生回路Info
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- JPH03236624A JPH03236624A JP3292190A JP3292190A JPH03236624A JP H03236624 A JPH03236624 A JP H03236624A JP 3292190 A JP3292190 A JP 3292190A JP 3292190 A JP3292190 A JP 3292190A JP H03236624 A JPH03236624 A JP H03236624A
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- 230000000295 complement effect Effects 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000013459 approach Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット信号発生回路に関し、特に
電子化された電話機用のパワーオンリセット信号発生回
路に間する。
電子化された電話機用のパワーオンリセット信号発生回
路に間する。
従来のパワーオンリセット信号発生回路の一例を第６図
に示す。
に示す。
従来のこの種のパワーオンリセット信号発生回路は、抵
抗器とコンデンサによるＲＣの時定数を利用して、電源
の立上り時刻からの遅延時間信号を発生させ、パワーオ
ンリセット信号発生回路の駆動回路を反転させてリセッ
ト信号を発生させていた。
抗器とコンデンサによるＲＣの時定数を利用して、電源
の立上り時刻からの遅延時間信号を発生させ、パワーオ
ンリセット信号発生回路の駆動回路を反転させてリセッ
ト信号を発生させていた。
第６図を参照すると、電圧分割回路１は、電源ＶＤと接
地Ｇとの間に抵抗器Ｒ１１とコンデンサＣ１１を直列に
、Ｃ１ｌを接地側として接続して構成され、両者の接続
点Ａを駆動回路２の入力に接続していた。駆動回路２は
、電源ＶＤと接地Ｇ。
地Ｇとの間に抵抗器Ｒ１１とコンデンサＣ１１を直列に
、Ｃ１ｌを接地側として接続して構成され、両者の接続
点Ａを駆動回路２の入力に接続していた。駆動回路２は
、電源ＶＤと接地Ｇ。
との間に直列接続されたＰチャンネル形ＭＯＳトランジ
スタＰ２１とＮチャンネル形ＭＯＳトランジスタＮ２１
とで構成された周知の相補形ＭＯＳインバータ回路であ
る。駆動回路２の出力は、電圧分割回路１の、電源ＶＤ
と接続点Ａとの間に接続されたＰチャンネル形ＭＯＳト
ランジスタＰ１３のゲートに接続され、パワーオンリセ
ット信号発生回路を構成していた。
スタＰ２１とＮチャンネル形ＭＯＳトランジスタＮ２１
とで構成された周知の相補形ＭＯＳインバータ回路であ
る。駆動回路２の出力は、電圧分割回路１の、電源ＶＤ
と接続点Ａとの間に接続されたＰチャンネル形ＭＯＳト
ランジスタＰ１３のゲートに接続され、パワーオンリセ
ット信号発生回路を構成していた。
次に、従来のパワーオンリセット信号発生回路の動作に
ついて説明する。
ついて説明する。
電源ＶＤが接地電位から立上がると、抵抗器Ｒ１１を通
してコンデンサＣ１ｌを充電する。このとき、抵抗器Ｒ
１１の抵抗値ＲとコンデンサＣ１１の容量Ｃが十分大き
いときは、駆動回路２の出力ＶＲは、電源ＶＤの立上が
り特性にほぼ近い時間対電圧特性で立上がる。
してコンデンサＣ１ｌを充電する。このとき、抵抗器Ｒ
１１の抵抗値ＲとコンデンサＣ１１の容量Ｃが十分大き
いときは、駆動回路２の出力ＶＲは、電源ＶＤの立上が
り特性にほぼ近い時間対電圧特性で立上がる。
電源ＶＤの電圧が一定値に達し、ＲＣで決まる一定時間
後にコンデンサＣ１ｌが充電され、接続点Ａの電圧が駆
動回路２のしきい値電圧を越えると、駆動回路２である
相補形ＭＯＳインバータ回路が反転動作をして、その出
力電圧ＶＲはそれまでの電源電圧から接地電圧、すなわ
ちＯＶとなる。これがパワーオンリセット信号である。
後にコンデンサＣ１ｌが充電され、接続点Ａの電圧が駆
動回路２のしきい値電圧を越えると、駆動回路２である
相補形ＭＯＳインバータ回路が反転動作をして、その出
力電圧ＶＲはそれまでの電源電圧から接地電圧、すなわ
ちＯＶとなる。これがパワーオンリセット信号である。
さらにこの電圧ＶＲは、Ｐチャンネル形ＭＯＳトランジ
スタＰ１３のゲートに印加されているからこれを導通さ
せ、接続点Ａを電源ＶＤの電圧に引上げる働きをする。
スタＰ１３のゲートに印加されているからこれを導通さ
せ、接続点Ａを電源ＶＤの電圧に引上げる働きをする。
第６図において、たとえば、抵抗器Ｒ１１の抵抗値Ｒを
ＩＯＭΩ、コンデンサＣ１１の容量値Ｃを１０ｐＦ、電
源ＶＤの電圧を３ｖとすると、パルス幅数百μｓのパワ
ーオンリセット信号が得られるものであった。
ＩＯＭΩ、コンデンサＣ１１の容量値Ｃを１０ｐＦ、電
源ＶＤの電圧を３ｖとすると、パルス幅数百μｓのパワ
ーオンリセット信号が得られるものであった。
上述した従来のパワーオンリセット信号発生回路は、電
源電圧の立上がり検出のための遅延回路が抵抗器とコン
デンサによるＲＣ時定数回路であった。そのため、電源
電圧の立上がりが、遅くて、たとえば、約１０ｍ５とい
うような場合には、駆動回路の出力は初期状態の接地電
圧から十分立上がる前に、コンデンサＣ１ｌが充電され
てしまい、したがって駆動回路は始から導通状態で接地
電圧を出力したままで、パワーオンリセット信号の発生
は出きないという欠点があった。
源電圧の立上がり検出のための遅延回路が抵抗器とコン
デンサによるＲＣ時定数回路であった。そのため、電源
電圧の立上がりが、遅くて、たとえば、約１０ｍ５とい
うような場合には、駆動回路の出力は初期状態の接地電
圧から十分立上がる前に、コンデンサＣ１ｌが充電され
てしまい、したがって駆動回路は始から導通状態で接地
電圧を出力したままで、パワーオンリセット信号の発生
は出きないという欠点があった。
特に集積回路化を行なう場合、ＲＣの時定数を大きくす
るのは困難であり、したがって、電源電圧の立上がり特
性を１００μｓ程度以下とする必要があるという欠点が
あった。
るのは困難であり、したがって、電源電圧の立上がり特
性を１００μｓ程度以下とする必要があるという欠点が
あった。
本発明のパワーオンリセット信号発生回路は、それぞれ
ダイオード接続されたＰチャンネル形ＭＯＳトランジス
タとＮチャンネル形ＭＯＳトランジスタを直列接続し第
一のコンデンサを充電するとともに、前記Ｐチャンネル
形ＭＯＳトランジスタとＮチャンネル形ＭＯＳ）ランジ
スタの共通接続点から充電される第二のコンデンサを含
む電圧分割手段と、 前記第二のコンデンサの電圧を入力とし、前記第二のコ
ンデンサの電圧が予め定められた値のしきい値を越えた
とき急峻な電圧変化信号であるパワーオンリセット信号
を出力する駆動手段と、前記パワーオンリセット信号に
より動作し電源電圧を前記第一および第二のコンデンサ
のそれぞれに供給する電源スイッチ手段を有するもので
ある。
ダイオード接続されたＰチャンネル形ＭＯＳトランジス
タとＮチャンネル形ＭＯＳトランジスタを直列接続し第
一のコンデンサを充電するとともに、前記Ｐチャンネル
形ＭＯＳトランジスタとＮチャンネル形ＭＯＳ）ランジ
スタの共通接続点から充電される第二のコンデンサを含
む電圧分割手段と、 前記第二のコンデンサの電圧を入力とし、前記第二のコ
ンデンサの電圧が予め定められた値のしきい値を越えた
とき急峻な電圧変化信号であるパワーオンリセット信号
を出力する駆動手段と、前記パワーオンリセット信号に
より動作し電源電圧を前記第一および第二のコンデンサ
のそれぞれに供給する電源スイッチ手段を有するもので
ある。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
電圧分割回路１は、それぞれダイオード接続されたＰチ
ャンネル形ＭＯＳトランジスタｐＨとＮチャンネル形Ｍ
ＯＳトランジスタＮｉｌを直列に接続しその共通接続点
を出力端子Ｔ１としている。しかして、Ｐチャンネル形
ＭＯＳトランジスタｐＨのソースは電源に、Ｎチャンネ
ル形ＭＯＳトランジスタＮ１１のソースは端子Ｔｏとし
て他方が接地されているコンデンサＣ１ｌにそれぞれ接
続されている。
ャンネル形ＭＯＳトランジスタｐＨとＮチャンネル形Ｍ
ＯＳトランジスタＮｉｌを直列に接続しその共通接続点
を出力端子Ｔ１としている。しかして、Ｐチャンネル形
ＭＯＳトランジスタｐＨのソースは電源に、Ｎチャンネ
ル形ＭＯＳトランジスタＮ１１のソースは端子Ｔｏとし
て他方が接地されているコンデンサＣ１ｌにそれぞれ接
続されている。
電圧分割回路１の出力端子Ｔ１には、他方が接地されて
いるコンデンサＣ１２と、駆動回路２が接続されている
。駆動回路２は、Ｐチャンネル形ＭＯＳ）ランジスタＰ
２１とＮチャンネル形ＭＯＳトランジ、スタＮ２１とで
構成される周知の相補形ＭＯＳインバータ回路である。
いるコンデンサＣ１２と、駆動回路２が接続されている
。駆動回路２は、Ｐチャンネル形ＭＯＳ）ランジスタＰ
２１とＮチャンネル形ＭＯＳトランジ、スタＮ２１とで
構成される周知の相補形ＭＯＳインバータ回路である。
さらに、電源ｖｎと電圧分割回路１の端子Ｔ。
との間にＰチャンネル形ＭＯＳトランジスタＰ１３が接
続され、電源ＶＤと電圧分割回路１の端子Ｔ１との間に
Ｐチャンネル形ＭＯＳトランジスタＰ１４が接続されて
いる。ＰＩ３とＰＩ３のゲートは、それぞれ駆動回路１
の出力端子ＴＲに接続されている。
続され、電源ＶＤと電圧分割回路１の端子Ｔ１との間に
Ｐチャンネル形ＭＯＳトランジスタＰ１４が接続されて
いる。ＰＩ３とＰＩ３のゲートは、それぞれ駆動回路１
の出力端子ＴＲに接続されている。
次に、本実施例の動作について説明する。
第２図は、第１図で示す本実施例の回路のタイムチャー
トである。第１図において、電源ＶＤが接地電位、すな
わち、ＯＶから立上がり、ＭＯＳトランジスタのしきい
値電圧１Ｖｔｐｌに達するまでは、全てのＭＯＳトラン
ジスタはカットオフ状態にあり、したがって、端子ＴＯ
の電圧ｖＯ５端子Ｔ１の電圧Ｖｌおよび出力端子ＴＲの
電圧ＶＲは接地電位、すなわち、ＯＶである。
トである。第１図において、電源ＶＤが接地電位、すな
わち、ＯＶから立上がり、ＭＯＳトランジスタのしきい
値電圧１Ｖｔｐｌに達するまでは、全てのＭＯＳトラン
ジスタはカットオフ状態にあり、したがって、端子ＴＯ
の電圧ｖＯ５端子Ｔ１の電圧Ｖｌおよび出力端子ＴＲの
電圧ＶＲは接地電位、すなわち、ＯＶである。
次に、ＶＯが上昇して１Ｖｔｐｌを越えるとＰチャンネ
ル形ＭＯＳ）ランジスタｐＨが導通し始める。このとき
、電圧分割回路１の出力端子Ｔ１には容量が十分大きい
コンデンサＣ１２が接続されているので、ｐＨを通して
これを充電するのに時間がかかり、したがって、端子Ｔ
ｌの電圧ｖ１はほぼ接地状態の電位を保持している。こ
のとき、駆動回路２のＰチャンネル形ＭＯＳトランジス
タＰ１２はゲート電圧がほぼＯｖで、ソース電圧は、Ｉ
ＶＴＰＩを越えているので導通を始め、その出力ＶＲは
一定時間後はぼ電源電圧ＶＤの電圧に近ずく、このとき
、Ｐチャンネル形ＭＯＳトランジスタＰ１３およびＰＩ
３はガツトオフ状態となる。
ル形ＭＯＳ）ランジスタｐＨが導通し始める。このとき
、電圧分割回路１の出力端子Ｔ１には容量が十分大きい
コンデンサＣ１２が接続されているので、ｐＨを通して
これを充電するのに時間がかかり、したがって、端子Ｔ
ｌの電圧ｖ１はほぼ接地状態の電位を保持している。こ
のとき、駆動回路２のＰチャンネル形ＭＯＳトランジス
タＰ１２はゲート電圧がほぼＯｖで、ソース電圧は、Ｉ
ＶＴＰＩを越えているので導通を始め、その出力ＶＲは
一定時間後はぼ電源電圧ＶＤの電圧に近ずく、このとき
、Ｐチャンネル形ＭＯＳトランジスタＰ１３およびＰＩ
３はガツトオフ状態となる。
さらに、ＶＤの電圧が上昇して、１Ｖｔｐｌ＋Ｖｔｓを
越えると、電圧分割回路１のＮチャンネル形ＭＯＳトラ
ンジスタＮｌｌが導通し、コンデンサＣ１ｌを充電する
ので端子ＴＯの電圧ＶＯが上昇する。ここで、コンデン
サＣ１ｌの容量値が、Ｃ１２の容量値に比し十分小さい
ときは、ＶＯは■１の上昇にほぼ追随し、ｖＯξＶＩ
ＶＴＮと近似できる。 電源電圧Ｖ、がｌ Ｖ ｔｐ
ｌ ＋ Ｖ ｒｎｎ超越てさらに上昇し、駆動回路２
が十分動作する電圧に達したとき、駆動回路２のしきい
値電圧ＶＣは次式で示される。
越えると、電圧分割回路１のＮチャンネル形ＭＯＳトラ
ンジスタＮｌｌが導通し、コンデンサＣ１ｌを充電する
ので端子ＴＯの電圧ＶＯが上昇する。ここで、コンデン
サＣ１ｌの容量値が、Ｃ１２の容量値に比し十分小さい
ときは、ＶＯは■１の上昇にほぼ追随し、ｖＯξＶＩ
ＶＴＮと近似できる。 電源電圧Ｖ、がｌ Ｖ ｔｐ
ｌ ＋ Ｖ ｒｎｎ超越てさらに上昇し、駆動回路２
が十分動作する電圧に達したとき、駆動回路２のしきい
値電圧ＶＣは次式で示される。
ＶＣ＝ （ＶＤ＋ Ｖｔｐ＋ ｖｌ−−Ｚγ−＊
ａＶｔＮ）／（１＋ ｒ−スアーＲ２）°パβＲ２”β
Ｎ２／βＰ２ ここでβＮ２＋ βＰ２はＭＯＳトランジスタＰ２１、
Ｎ２１それぞれの電流増幅率である。
ａＶｔＮ）／（１＋ ｒ−スアーＲ２）°パβＲ２”β
Ｎ２／βＰ２ ここでβＮ２＋ βＰ２はＭＯＳトランジスタＰ２１、
Ｎ２１それぞれの電流増幅率である。
ここで、ｌ Ｖ ｔｐ ｌ ＝ Ｖ ＴＮ、βａ２＝１
とすると、ｖＣＬＦ：１／２ＶＤとなる。
とすると、ｖＣＬＦ：１／２ＶＤとなる。
同様に、電圧分割回路１のＭＯＳ）ランジスタのβＲ１
をほぼ１にすると、端子Ｔ１の電圧■１は、電源電圧ｖ
ｎがｌ Ｖｔｐｌ ＋Ｖｔ＊となるまでは、駆動回路２
のしきい値電圧ＶＣを越えることはない。
をほぼ１にすると、端子Ｔ１の電圧■１は、電源電圧ｖ
ｎがｌ Ｖｔｐｌ ＋Ｖｔ＊となるまでは、駆動回路２
のしきい値電圧ＶＣを越えることはない。
ＶＯが上昇して、Ｉ Ｖ ｔｐ ｌ ＋ Ｖ ｔｓを越
えルト、端子Ｔｏの電圧ｖＯが上昇し、Ｖｌの電圧も、
コンデンサＣ１２に対する充電時間だけ遅れて上昇して
、ついには、駆動回路２のしきい値電圧ＶＣを越える。
えルト、端子Ｔｏの電圧ｖＯが上昇し、Ｖｌの電圧も、
コンデンサＣ１２に対する充電時間だけ遅れて上昇して
、ついには、駆動回路２のしきい値電圧ＶＣを越える。
そして、駆動回路２は反転動作を行ない、出力端子ＴＲ
の電圧ＶＲは、電源電圧ＶＤからほぼ接地電圧まで下降
し、同時にＰチャンネル形ＭＯＳトランジスタＰ１３．
ＰＩ３が導通して、電圧分割回路１の端子Ｔ１の電圧Ｖ
１および駆動回路２の出力端子ＴＲの電圧ＶＲを上昇さ
せ、その反転動作をさらに加速する。この結果、ＶＲは
一気に反転して接地電圧付近まで降下する。
の電圧ＶＲは、電源電圧ＶＤからほぼ接地電圧まで下降
し、同時にＰチャンネル形ＭＯＳトランジスタＰ１３．
ＰＩ３が導通して、電圧分割回路１の端子Ｔ１の電圧Ｖ
１および駆動回路２の出力端子ＴＲの電圧ＶＲを上昇さ
せ、その反転動作をさらに加速する。この結果、ＶＲは
一気に反転して接地電圧付近まで降下する。
この駆動回路２の出力電圧ＶＲをリセット信号として使
うことにより、電源電圧■ｏの立上がり時に、リセット
信号を発生し、ＶＯがｌＶ丁ｐｌ十ＶｔＮを越えてから
一定時間後にこのリセット信号を解除するパワーオンリ
セット信号発生回路を得ることが出きるに こで、ｌ Ｖｔｐｌ−Ｖ丁ｓ＝０．７Ｖとすると、Ｖｏ
＝ ｌ Ｖ丁ＰＩ ＋ ＶＴＮ＝ １−４ Ｖ（’）
ときｖＣξ０．７Ｖととなる。ＶＤがゆっくり立上がっ
ても、電圧分割回路の出力電圧Ｖ１は０．７Ｖ、すなわ
ち、駆動回路２のしきい値を越えることはない。Ｖｏが
上昇してＩ Ｖｔｐｌ ＋ＶＴＮを越え、２ｖで定常状
態に達すると、端子ＴＯの電圧ＶＯ＝０．６Ｖ、Ｖ１＝
１．３Ｖ、ＶＣ＝１．ＯＶとなり、駆動回路２は反転動
作を行なうので、出力電圧ＶＲは接地電圧となる。した
がって、電源電圧の立上がりが遅くて、ＶＤが１ＶＴＲ
１＋Ｖ↑Ｎに達するまで、数十ｍｓ組以上かるような場
合でも、確実にリセット信号を発生することになる。
うことにより、電源電圧■ｏの立上がり時に、リセット
信号を発生し、ＶＯがｌＶ丁ｐｌ十ＶｔＮを越えてから
一定時間後にこのリセット信号を解除するパワーオンリ
セット信号発生回路を得ることが出きるに こで、ｌ Ｖｔｐｌ−Ｖ丁ｓ＝０．７Ｖとすると、Ｖｏ
＝ ｌ Ｖ丁ＰＩ ＋ ＶＴＮ＝ １−４ Ｖ（’）
ときｖＣξ０．７Ｖととなる。ＶＤがゆっくり立上がっ
ても、電圧分割回路の出力電圧Ｖ１は０．７Ｖ、すなわ
ち、駆動回路２のしきい値を越えることはない。Ｖｏが
上昇してＩ Ｖｔｐｌ ＋ＶＴＮを越え、２ｖで定常状
態に達すると、端子ＴＯの電圧ＶＯ＝０．６Ｖ、Ｖ１＝
１．３Ｖ、ＶＣ＝１．ＯＶとなり、駆動回路２は反転動
作を行なうので、出力電圧ＶＲは接地電圧となる。した
がって、電源電圧の立上がりが遅くて、ＶＤが１ＶＴＲ
１＋Ｖ↑Ｎに達するまで、数十ｍｓ組以上かるような場
合でも、確実にリセット信号を発生することになる。
次に、本発明の第二の実施例について説明する。
第３図は、本発明の第二の実施例を示す回路図である。
本発明の第二の実施例は、第３図に示すように、駆動回
路２の構成を、第一の実施例にける相補形ＭＯＳインバ
ータ回路１段の代りに相補形ＭＯＳインバータ回路を３
段としたことである。
路２の構成を、第一の実施例にける相補形ＭＯＳインバ
ータ回路１段の代りに相補形ＭＯＳインバータ回路を３
段としたことである。
すなわち、Ｐチャンネル形ＭＯＳトランジスタＰ２１と
Ｎチャンネル形ＭＯＳトランジスタＮ２１により第１段
、同じくＰ２２とＮ２２で第２段、Ｐ２３とＮ２３で第
３段の相補形ＭＯＳインバータ回路を構成している。
Ｎチャンネル形ＭＯＳトランジスタＮ２１により第１段
、同じくＰ２２とＮ２２で第２段、Ｐ２３とＮ２３で第
３段の相補形ＭＯＳインバータ回路を構成している。
この結果、反転動作を行なうしきい値の検出感度が大幅
に上昇し、電圧分割回路１の出力の立上がりが非常に遅
い場合でも、パワーオンリセット信号発生動作をより一
層確実に行なうことが出きるという利点がある。
に上昇し、電圧分割回路１の出力の立上がりが非常に遅
い場合でも、パワーオンリセット信号発生動作をより一
層確実に行なうことが出きるという利点がある。
その他については、全く第一の実施例と同様なので、重
複を省くため説明を省略する。
複を省くため説明を省略する。
次に、本発明の第三の実施例について説明する。
第４図は、本発明の第三の実施例を示す回路図である。
本発明の第三の実施例は、第４図に示すように、駆動回
路２を、ヒステリシス特性を持つ回路で構成したもので
ある。
路２を、ヒステリシス特性を持つ回路で構成したもので
ある。
第５図は、ヒステリシス特性を持つ駆動回路の一例を示
す。
す。
第５図において、Ｐ２４．Ｐ２５．Ｐ２６．Ｐ２７はＰ
チャンネル形ＭＯＳトランジスタであり、Ｎ２４．Ｎ２
５．Ｎ２６．Ｎ２７はＮチャンネル形ＭＯＳトランジス
タであって、入力端子Ｔ１は第４図の電圧分割回路１の
出力端子Ｔ１に接続される。また出力端子ＴＲは、第４
図の出力端子ＴＲと同じものである。これは、第１図の
駆動回路２の相補形ＭＯＳインバータ回路Ｐ２１．Ｎ２
１の代りに、Ｐ２４．Ｐ２５．Ｎ２４．Ｎ２５、Ｐ２６
．Ｎ２６からなる縦続接続形の相補形ＭＯＳインバータ
回路を用いたものである。さらに、Ｎ２６を駆動するＰ
２７．Ｎ２７からなる相補形ＭＯＳインバータ回路が付
加されている。
チャンネル形ＭＯＳトランジスタであり、Ｎ２４．Ｎ２
５．Ｎ２６．Ｎ２７はＮチャンネル形ＭＯＳトランジス
タであって、入力端子Ｔ１は第４図の電圧分割回路１の
出力端子Ｔ１に接続される。また出力端子ＴＲは、第４
図の出力端子ＴＲと同じものである。これは、第１図の
駆動回路２の相補形ＭＯＳインバータ回路Ｐ２１．Ｎ２
１の代りに、Ｐ２４．Ｐ２５．Ｎ２４．Ｎ２５、Ｐ２６
．Ｎ２６からなる縦続接続形の相補形ＭＯＳインバータ
回路を用いたものである。さらに、Ｎ２６を駆動するＰ
２７．Ｎ２７からなる相補形ＭＯＳインバータ回路が付
加されている。
第５図で、入力端子Ｔ１の電圧Ｖ１が接地電圧のとき、
Ｐ２４．Ｐ２５が導通し、Ｎ２４．Ｎ２５とＰ２６およ
びＮ２６がカットオフとなるので出力端子ＴＲにおける
出力電圧ＶＲは電源電圧Ｖ０どなる。すると、Ｐ２４．
Ｐ２５はドレインとソース間の電圧がＯＶとなるのでカ
ットオフとなり、逆に、Ｎ２４．Ｎ２５．Ｐ２６は、ソ
ースの接地電圧に対しドレイン、ゲート共電源電圧ＶＤ
が印加されるので導通し、同時にＰ２７．Ｎ２７からな
る相補形ＭＯＳインバータ回路が反転してＮ２６を駆動
するのでこれも導通して、出力電圧ＶＲは接地電圧まで
急激に降下する。
Ｐ２４．Ｐ２５が導通し、Ｎ２４．Ｎ２５とＰ２６およ
びＮ２６がカットオフとなるので出力端子ＴＲにおける
出力電圧ＶＲは電源電圧Ｖ０どなる。すると、Ｐ２４．
Ｐ２５はドレインとソース間の電圧がＯＶとなるのでカ
ットオフとなり、逆に、Ｎ２４．Ｎ２５．Ｐ２６は、ソ
ースの接地電圧に対しドレイン、ゲート共電源電圧ＶＤ
が印加されるので導通し、同時にＰ２７．Ｎ２７からな
る相補形ＭＯＳインバータ回路が反転してＮ２６を駆動
するのでこれも導通して、出力電圧ＶＲは接地電圧まで
急激に降下する。
本実施例の回路では、入力端子Ｔ１における電圧ｖ１が
接地電圧から電源電圧ＶＤに遷移するときは、ＭＯＳト
ランジスタのしきい値１ＶｔｐｌおよびｖＴＮがそれぞ
れ２倍となるので反転のしきい値が高くなる０反対に、
Ｖｌが電源電圧ＶＤから接地電圧に遷移するときは、反
転のしきい値が低くなるので、パワーオンリセット信号
発生後は雑音等による誤動作が防止できるという特長が
ある。
接地電圧から電源電圧ＶＤに遷移するときは、ＭＯＳト
ランジスタのしきい値１ＶｔｐｌおよびｖＴＮがそれぞ
れ２倍となるので反転のしきい値が高くなる０反対に、
Ｖｌが電源電圧ＶＤから接地電圧に遷移するときは、反
転のしきい値が低くなるので、パワーオンリセット信号
発生後は雑音等による誤動作が防止できるという特長が
ある。
以上、本実施例では、特定の例、たとえば、駆動回路の
入力側は、それぞれ２個のＰチャンネル形ＭＯＳトラン
ジスタおよびＮチャンネル形ＭＯＳトランジスタを直列
接続した素子回路を用いて相補形ＭＯＳインバータ回路
を構成しているが、これらの素子をたとえば、３個直列
にすることも本発明の主旨を逸脱しない限り適用できる
ことは勿論である。
入力側は、それぞれ２個のＰチャンネル形ＭＯＳトラン
ジスタおよびＮチャンネル形ＭＯＳトランジスタを直列
接続した素子回路を用いて相補形ＭＯＳインバータ回路
を構成しているが、これらの素子をたとえば、３個直列
にすることも本発明の主旨を逸脱しない限り適用できる
ことは勿論である。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。
に限られることなく種々の変形が可能である。
以上説明したように本発明は、パワーオンリセット信号
を発生するための電圧検出回路を構成する電圧分割回路
に、従来の抵抗器とコンデンサによる時定数回路に替え
て、ＭＯＳトランジスタのしきい値電圧特性を利用した
回路を使用することにより、電源電圧の立上がりが遅い
場合も確実にパワーオンリセット信号を発生する回路を
提供比きるという効果がある。
を発生するための電圧検出回路を構成する電圧分割回路
に、従来の抵抗器とコンデンサによる時定数回路に替え
て、ＭＯＳトランジスタのしきい値電圧特性を利用した
回路を使用することにより、電源電圧の立上がりが遅い
場合も確実にパワーオンリセット信号を発生する回路を
提供比きるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図で示した回路の動作タイムチャート、第３図は本発明
の第二の実施例を示す回路図、第４図は本発明の第三の
実施例を示す回路図、第５図は第４図で示した実施例に
おける駆動回路の一例を示す図、第６図は従来のパワー
オンリセット信号発生回路の一例を示す回路図である。 １・・・電圧分割回路、２・・・駆動回路。
図で示した回路の動作タイムチャート、第３図は本発明
の第二の実施例を示す回路図、第４図は本発明の第三の
実施例を示す回路図、第５図は第４図で示した実施例に
おける駆動回路の一例を示す図、第６図は従来のパワー
オンリセット信号発生回路の一例を示す回路図である。 １・・・電圧分割回路、２・・・駆動回路。
Claims (1)
- 【特許請求の範囲】 １、それぞれダイオード接続されたＰチャンネル形ＭＯ
ＳトランジスタとＮチャンネル形ＭＯＳトランジスタを
直列接続し第一のコンデンサを充電するとともに、前記
Ｐチャンネル形ＭＯＳトランジスタとＮチャンネル形Ｍ
ＯＳトランジスタの共通接続点から充電される第二のコ
ンデンサを含む電圧分割手段と、 前記第二のコンデンサの電圧を入力とし、前記第二のコ
ンデンサの電圧が予め定められた値のしきい値を越えた
とき急峻な電圧変化信号であるパワーオンリセット信号
を出力する駆動手段と、前記パワーオンリセット信号に
より動作し電源電圧を前記第一および第二のコンデンサ
のそれぞれに供給する電源スイッチ手段を有することを
特徴とするパワーオンリセット信号発生回路。 ２、前記駆動手段は、相補形ＭＯＳインバータ回路を有
することを特徴とする請求項１記載のパワーオンリセッ
ト信号発生回路。 ３、前記電源スイッチ手段はＰチャンネル形ＭＯＳトラ
ンジスタであることを特徴とする請求項１記載のパワー
オンリセット信号発生回路。 ４、前記駆動手段は少なくとも２個のＰチャンネル形Ｍ
ＯＳトランジスタを直列接続したＰチャンネル形の素子
回路と少なくとも２個のＮチャンネル形ＭＯＳトランジ
スタを直列接続したＮチャンネンル形の素子回路を直列
接続した相補形ＭＯＳインバータ回路を含むことを特徴
とする請求項１記載のパワーオンリセット信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292190A JPH03236624A (ja) | 1990-02-13 | 1990-02-13 | パワーオンリセット信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292190A JPH03236624A (ja) | 1990-02-13 | 1990-02-13 | パワーオンリセット信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236624A true JPH03236624A (ja) | 1991-10-22 |
Family
ID=12372370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292190A Pending JPH03236624A (ja) | 1990-02-13 | 1990-02-13 | パワーオンリセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03236624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528182A (en) * | 1993-08-02 | 1996-06-18 | Nec Corporation | Power-on signal generating circuit operating with low-dissipation current |
| JP2002261595A (ja) * | 2001-03-01 | 2002-09-13 | Nippon Precision Circuits Inc | パワーオンリセット回路 |
| JP2011223156A (ja) * | 2010-04-06 | 2011-11-04 | Seiko Epson Corp | 電子回路、パワーオンリセット回路、集積回路装置及び電子機器 |
-
1990
- 1990-02-13 JP JP3292190A patent/JPH03236624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528182A (en) * | 1993-08-02 | 1996-06-18 | Nec Corporation | Power-on signal generating circuit operating with low-dissipation current |
| JP2002261595A (ja) * | 2001-03-01 | 2002-09-13 | Nippon Precision Circuits Inc | パワーオンリセット回路 |
| JP2011223156A (ja) * | 2010-04-06 | 2011-11-04 | Seiko Epson Corp | 電子回路、パワーオンリセット回路、集積回路装置及び電子機器 |
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