JPH03237688A - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPH03237688A JPH03237688A JP2034439A JP3443990A JPH03237688A JP H03237688 A JPH03237688 A JP H03237688A JP 2034439 A JP2034439 A JP 2034439A JP 3443990 A JP3443990 A JP 3443990A JP H03237688 A JPH03237688 A JP H03237688A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- circuit
- timing
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電気ヒユーズによる遅延回路の切換えによっ
てイコライズ信号のタイミング調整ができる回路を有す
る半導体出力回路に関するものである。
てイコライズ信号のタイミング調整ができる回路を有す
る半導体出力回路に関するものである。
〔従来の技術］
一般に現在のＳＲＡＭにおいて、アドレス信号の変化を
検出してイコライズ信号を発生させ、このイコライズ信
号を使って消費電力の削減や高速化を計るＡｄｄｒｅｓ
ｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ（以下Ａ
ＴＤと呼ぶ）か用いられる。
検出してイコライズ信号を発生させ、このイコライズ信
号を使って消費電力の削減や高速化を計るＡｄｄｒｅｓ
ｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｏｒ（以下Ａ
ＴＤと呼ぶ）か用いられる。
第３図は従来のイコライズ信号を用いて高速化を計るリ
ードデータ（１２ｔＦＲＤと呼ぶ）バッファ回路の構成
を示すブロック図で、図において、１はＡＴＤ信号発生
回路、２はメモリセルのデータを増幅してＲＤバフファ
回路へ伝達するセンスアンプ回路、３はＲＤバッファ回
路の信号を強力に駆動して外部へ出力する出力バッファ
回路、５はＲＤバッファ回路、４はＡＴＤ信号により制
御されＲＤバッファ回路をイコライズするイコライズト
ランジスタ、ａはＡＴＤ信号、ｂはセンスアンプ出力、
Ｃは囮バッファ回路の出力である。
ードデータ（１２ｔＦＲＤと呼ぶ）バッファ回路の構成
を示すブロック図で、図において、１はＡＴＤ信号発生
回路、２はメモリセルのデータを増幅してＲＤバフファ
回路へ伝達するセンスアンプ回路、３はＲＤバッファ回
路の信号を強力に駆動して外部へ出力する出力バッファ
回路、５はＲＤバッファ回路、４はＡＴＤ信号により制
御されＲＤバッファ回路をイコライズするイコライズト
ランジスタ、ａはＡＴＤ信号、ｂはセンスアンプ出力、
Ｃは囮バッファ回路の出力である。
次に動作について説明する。ます、例えばメモリセルの
データを受けてセンスアンプ回路２がＨレベルからＬレ
ベルへ変化した場合について説明する。
データを受けてセンスアンプ回路２がＨレベルからＬレ
ベルへ変化した場合について説明する。
センスアンプ回路２はメモリセルのデータを検出、増幅
してＳＡ倍信号を発生する。ＡＴＤ信号発生回路１は上
記メモリセルのデータを読み出そうとするアドレスの変
化を検出してイコライズ信号ａを発生し、イコライズト
ランジスタ４を活性化する。イコライズトランジスタ４
はイコライズ信号ａかＨレベル期間のみ、オン（活性化
）し、ＲＤ回路Ｃの出力レベルを一旦中間レベルに維持
する。
してＳＡ倍信号を発生する。ＡＴＤ信号発生回路１は上
記メモリセルのデータを読み出そうとするアドレスの変
化を検出してイコライズ信号ａを発生し、イコライズト
ランジスタ４を活性化する。イコライズトランジスタ４
はイコライズ信号ａかＨレベル期間のみ、オン（活性化
）し、ＲＤ回路Ｃの出力レベルを一旦中間レベルに維持
する。
この時、イコライズ信号ａがＨレベルからＬレベルへ変
化し、イコライズトランジスタ４がオフしたと同時に、
ＲＤバッファ回路５がＳＡ倍信号を受けてＨレベルを出
力すれば、ＲＤ倍信号のように中間レベルからＨレベル
の変化か高速にできる。
化し、イコライズトランジスタ４がオフしたと同時に、
ＲＤバッファ回路５がＳＡ倍信号を受けてＨレベルを出
力すれば、ＲＤ倍信号のように中間レベルからＨレベル
の変化か高速にできる。
この状態を第４図の波形図に示す。
上記説明Ｉｔイコライズ信号ａのＨレベルからＬレベル
へ変化する（以下イコライズ信号が切れると云う）タイ
ミングとＲＤバッファ回路５がＨレベルを出力するタイ
ミングが合っている８合である。
へ変化する（以下イコライズ信号が切れると云う）タイ
ミングとＲＤバッファ回路５がＨレベルを出力するタイ
ミングが合っている８合である。
次に上記タイミングが合わない場合について説明する。
例えばイコライズ信号ａの切れるタイミングが早い（イ
コライズ信号のＨレベル期間が短い）とする。この場合
ＲＤ倍信号は第５図の様に−Ｅ３中間レベルまでイコラ
イズ信号ａによってイコライズされるが、イコライズ信
号ａが切れても真のデータ（この場合Ｈレベル）がＲＤ
バッファ回路５より出力されない為、前のデータ（この
場合、逆データと仮定してＬレベルとする）か出力され
、その後、真のデータ（Ｈレベル）が出力される。この
場合、高速化できないことばかりか、−旦逆データが出
力されることによるアクセス不良の原因にもなる。この
状態を第５図の波形図に示す。
コライズ信号のＨレベル期間が短い）とする。この場合
ＲＤ倍信号は第５図の様に−Ｅ３中間レベルまでイコラ
イズ信号ａによってイコライズされるが、イコライズ信
号ａが切れても真のデータ（この場合Ｈレベル）がＲＤ
バッファ回路５より出力されない為、前のデータ（この
場合、逆データと仮定してＬレベルとする）か出力され
、その後、真のデータ（Ｈレベル）が出力される。この
場合、高速化できないことばかりか、−旦逆データが出
力されることによるアクセス不良の原因にもなる。この
状態を第５図の波形図に示す。
従来の半導体出力回路は以上のように構成されていたの
で、イコライズ信号と内部のリードデータとのタイミン
グが合わない場合、真のデータとの逆データを出力する
為、速度性能を損うという問題点があった。
で、イコライズ信号と内部のリードデータとのタイミン
グが合わない場合、真のデータとの逆データを出力する
為、速度性能を損うという問題点があった。
この発明は上記のような問題点を解消する為になされた
もので、イコライズ信号とリードデータのタイミングを
合わせることのできる半導体出力回路を得ることを目的
とする。
もので、イコライズ信号とリードデータのタイミングを
合わせることのできる半導体出力回路を得ることを目的
とする。
この発明に係る半導体出力回路は、リードデータ（ＲＤ
線）を中間レベルに活性化するイコライズ信号を電気ヒ
ユーズによる遅延回路の切換えにより、その遅装置を調
整し、内部リードデータ（ＲＤ）とのタイミングを合わ
せるようにしたものである。
線）を中間レベルに活性化するイコライズ信号を電気ヒ
ユーズによる遅延回路の切換えにより、その遅装置を調
整し、内部リードデータ（ＲＤ）とのタイミングを合わ
せるようにしたものである。
この発明における半導体出力回路は、電気ヒユーズによ
る遅延回路の切換えにより、イコライズ信号を調整し、
内部リードデータとのタイミングを合わせ、逆のデータ
を発生させないよう速度性能の向上を計ったものである
。
る遅延回路の切換えにより、イコライズ信号を調整し、
内部リードデータとのタイミングを合わせ、逆のデータ
を発生させないよう速度性能の向上を計ったものである
。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体出力回路のＲＤバ
ッファ回路を示す回路図である。
図はこの発明の一実施例による半導体出力回路のＲＤバ
ッファ回路を示す回路図である。
図において、前記従来のものと同一符号は同一のものを
示し、従来のＲＤバッファ回路と異なる点を以下に示す
。１７はヒユーズ、７はノードｅをＬレベルに下げるイ
コライズトランジスタ、９はイコライズトランジスタ７
を活性化させる為の外部信号入力用のパッド、８は外部
入力信号増幅用のインバータ、１３は遅延回路使用時の
ＡＴＤ信号用トランスファゲート、１４は非使用時のト
ランスファーゲート、１１はイコライズ信号ａ遅延用の
インバータ、１０はノードｅのレベルをラッチするイン
バー、夕とＮチャネルトランジスタ、１５は遅延回路使
用時の信号径路の矢印、１６は非使用時の信号径路の矢
印、６は他周辺回路と別の電源である。
示し、従来のＲＤバッファ回路と異なる点を以下に示す
。１７はヒユーズ、７はノードｅをＬレベルに下げるイ
コライズトランジスタ、９はイコライズトランジスタ７
を活性化させる為の外部信号入力用のパッド、８は外部
入力信号増幅用のインバータ、１３は遅延回路使用時の
ＡＴＤ信号用トランスファゲート、１４は非使用時のト
ランスファーゲート、１１はイコライズ信号ａ遅延用の
インバータ、１０はノードｅのレベルをラッチするイン
バー、夕とＮチャネルトランジスタ、１５は遅延回路使
用時の信号径路の矢印、１６は非使用時の信号径路の矢
印、６は他周辺回路と別の電源である。
次に動作について説明する。第１図においてイコライズ
信号ａが切れるタイミングとＲＤバッファ回路５がＨレ
ベルを出力するタイミングが合っている場合、ノードｅ
は別型ｆｊｊ＄６からヒユーズ１７を介してＨレベルと
なり、トランスファーゲート１４のＮチャネルトランジ
スタをＯＮ、インバータ１２で反転信号を出力してトラ
ンスファーゲート１４のＰチャネルトランジスタをＯＮ
Ｌ、イコライズ信号ａは信号径路１６を通ってイコライ
ズトランジスタ４を活性化する。この場合、トランスフ
ァーゲート１３のＰチャネル−トラアシスタ、Ｎチャ不
ルトランジスタはＯＮできず、従ってイコライズ信号ａ
は信号径路１５を通らない。以降前記従来のものと同様
にＲＤ倍信Ｃは中間レベルからＨレベルへと高速に変化
できる。
信号ａが切れるタイミングとＲＤバッファ回路５がＨレ
ベルを出力するタイミングが合っている場合、ノードｅ
は別型ｆｊｊ＄６からヒユーズ１７を介してＨレベルと
なり、トランスファーゲート１４のＮチャネルトランジ
スタをＯＮ、インバータ１２で反転信号を出力してトラ
ンスファーゲート１４のＰチャネルトランジスタをＯＮ
Ｌ、イコライズ信号ａは信号径路１６を通ってイコライ
ズトランジスタ４を活性化する。この場合、トランスフ
ァーゲート１３のＰチャネル−トラアシスタ、Ｎチャ不
ルトランジスタはＯＮできず、従ってイコライズ信号ａ
は信号径路１５を通らない。以降前記従来のものと同様
にＲＤ倍信Ｃは中間レベルからＨレベルへと高速に変化
できる。
次にイコライズ信号ａの切れるタイミングが早い場合に
ついての動作について説明する。この場合、外部信号用
入力パッド９から信号を入力し、インバータ８で増幅し
てＮチャネルトランジスタ７をＯＮしノードｅをＬレベ
ルにする。その後、ノードｅはラッチ回路１０によりＬ
レベルを保持し続ける。ノードｅがＬレベルになったこ
とにより、トランスファーゲート１４のＰチャネルトラ
ンジスタはＯＮＬ、またＮチャネルトランジスタもＯＮ
し、イコライズ信号ａは信号経路１５を通り、遅延用イ
ンバータ、１１により、信号径路１５を通るより遅延さ
れてイコライズトランジスタ４を活性化する。
ついての動作について説明する。この場合、外部信号用
入力パッド９から信号を入力し、インバータ８で増幅し
てＮチャネルトランジスタ７をＯＮしノードｅをＬレベ
ルにする。その後、ノードｅはラッチ回路１０によりＬ
レベルを保持し続ける。ノードｅがＬレベルになったこ
とにより、トランスファーゲート１４のＰチャネルトラ
ンジスタはＯＮＬ、またＮチャネルトランジスタもＯＮ
し、イコライズ信号ａは信号経路１５を通り、遅延用イ
ンバータ、１１により、信号径路１５を通るより遅延さ
れてイコライズトランジスタ４を活性化する。
これにより、ＲＤバッファ回路５がＨレベルを出力する
タイミングと合うことにより、ＲＤ倍信Ｃは中間レベル
からＨレベルへと高速に変化できる。
タイミングと合うことにより、ＲＤ倍信Ｃは中間レベル
からＨレベルへと高速に変化できる。
即ち、本実施例の電気ヒユーズ１７による遅延回路の切
換えにより、イコライズタイミングを調整し、速度性能
を損うことのないようにしたものである。
換えにより、イコライズタイミングを調整し、速度性能
を損うことのないようにしたものである。
以上のようにこの発明によれば、イコライズ信号のイコ
ライズタイミングを電気ヒユーズによる遅延回路の切換
えにより調整できる回路を付加したので、タイミングが
合わない場合の速度性能の低下を防ぐことができる効果
がある。
ライズタイミングを電気ヒユーズによる遅延回路の切換
えにより調整できる回路を付加したので、タイミングが
合わない場合の速度性能の低下を防ぐことができる効果
がある。
第１図はこの発明の一実施例である半導体出力回路の回
路図、第２図（ａ１〜（ｄｌは第１図の各信号の波形図
、第３図は従来の半導体出力回路の回路図、第４図（ａ
１〜（ｄ第５図（ａｌ〜（ｃｌは第３図の各信号の波形
図である。 １・・・ＡＴＤ信号発生回路、２・・・センスアンプ回
路、３・・・出力バッフ１回路、４，７・・・イコライ
ズトランジスタ、５・・・ＲＤバッファ回路、６・・・
別電源、８．１２・・・インバータ、９・・・パッド、
１０・・・ラッチ回路、１１・・・遅延用インバータ、
１３．１４ ・・・トランスファーゲート、１５．１
６・・・信号径路の矢印を示す。 なお、図中、同一符号は同一、または相当部分を示す。
路図、第２図（ａ１〜（ｄｌは第１図の各信号の波形図
、第３図は従来の半導体出力回路の回路図、第４図（ａ
１〜（ｄ第５図（ａｌ〜（ｃｌは第３図の各信号の波形
図である。 １・・・ＡＴＤ信号発生回路、２・・・センスアンプ回
路、３・・・出力バッフ１回路、４，７・・・イコライ
ズトランジスタ、５・・・ＲＤバッファ回路、６・・・
別電源、８．１２・・・インバータ、９・・・パッド、
１０・・・ラッチ回路、１１・・・遅延用インバータ、
１３．１４ ・・・トランスファーゲート、１５．１
６・・・信号径路の矢印を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- アドレス信号の変化を検出してイコライズ信号を発生
するＡＴＤ回路を有する半導体出力回路において、上記
イコライズ信号を電気ヒューズによる遅延回路の切換え
により、イコライズタイミングを調整することを特徴と
する半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034439A JPH03237688A (ja) | 1990-02-14 | 1990-02-14 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034439A JPH03237688A (ja) | 1990-02-14 | 1990-02-14 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237688A true JPH03237688A (ja) | 1991-10-23 |
Family
ID=12414263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034439A Pending JPH03237688A (ja) | 1990-02-14 | 1990-02-14 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585980A (en) * | 1994-06-09 | 1996-12-17 | International Business Machines Corporation | Low friction device for an actuator arm of a disk drive |
| KR100380271B1 (ko) * | 2000-12-27 | 2003-04-18 | 주식회사 하이닉스반도체 | 메인 앰프의 출력 드라이버 회로 |
-
1990
- 1990-02-14 JP JP2034439A patent/JPH03237688A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585980A (en) * | 1994-06-09 | 1996-12-17 | International Business Machines Corporation | Low friction device for an actuator arm of a disk drive |
| KR100380271B1 (ko) * | 2000-12-27 | 2003-04-18 | 주식회사 하이닉스반도체 | 메인 앰프의 출력 드라이버 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6687169B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
| JP2003331580A (ja) | データストローブ入力バッファ、半導体メモリ装置、データ入力バッファ、および半導体メモリの伝播遅延時間制御方法 | |
| JP2000132967A (ja) | 高速メモリ―素子でデ―タストロ―ブ信号をバッファ―リングするための装置 | |
| US6222411B1 (en) | Integrated circuit devices having synchronized signal generators therein | |
| KR100299889B1 (ko) | 동기형신호입력회로를갖는반도체메모리 | |
| JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
| US5901110A (en) | Synchronous memory with dual sensing output path each of which is connected to latch circuit | |
| US6256260B1 (en) | Synchronous semiconductor memory device having input buffers and latch circuits | |
| US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
| JPH11191293A (ja) | データ読み出し回路 | |
| JP4902903B2 (ja) | 高速の半導体メモリ装置のデータ入力バッファリング方法及び装置 | |
| US9281049B1 (en) | Read clock forwarding for multiple source-synchronous memory interfaces | |
| JP2565649B2 (ja) | メモリ回路 | |
| KR950007141B1 (ko) | 의사 스태틱 ram의 제어회로 | |
| JP3768666B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| US6314050B1 (en) | Data strobe buffer in SDRAM | |
| JP3984331B2 (ja) | 差動伝送方法及び差動伝送回路 | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| JPH03237688A (ja) | 半導体出力回路 | |
| JPH08116249A (ja) | データ出力バッファ | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| JP4727073B2 (ja) | 半導体メモリ | |
| JP3168581B2 (ja) | 半導体記憶装置 | |
| US6341086B2 (en) | Semiconductor memory circuit including a data output circuit | |
| JPH0490190A (ja) | 半導体記憶装置 |