JPH03238927A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH03238927A JPH03238927A JP2034677A JP3467790A JPH03238927A JP H03238927 A JPH03238927 A JP H03238927A JP 2034677 A JP2034677 A JP 2034677A JP 3467790 A JP3467790 A JP 3467790A JP H03238927 A JPH03238927 A JP H03238927A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
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- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- H03M1/66—Digital/analogue converters
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- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２進数のディジタル信号をアナログ信号に
変換゛するディジタル・アナログ変換器に関する。
変換゛するディジタル・アナログ変換器に関する。
電圧印加方式のディジタル・アナログ変換器として、Ｒ
−２Ｒ方式を採用したものが従来より知られている。第
１１図は、そのようなＲ−２Ｒ方式を採用した８ビツト
のディジタル・アナログ変換器を示す。
−２Ｒ方式を採用したものが従来より知られている。第
１１図は、そのようなＲ−２Ｒ方式を採用した８ビツト
のディジタル・アナログ変換器を示す。
同図に示すように、二のディジタル・アナログ変換器は
、ＤＡ変換される８ビットディジタル信号の各位のビッ
トに対応して８個の切換スイッチＳ 〜Ｓ７がそれぞれ
設けられている。各切換スイッチＳ −Ｓ７の一方の
切換接点は、基準電圧ｖＲＥＦが印加される第１入力端
子１にそれぞれ接続されるとともに、他方の切換接点は
、グランド電位ＧＮＤか印加される第２入力端子２にそ
れぞれ接続されている。第２入力端子２と出力端子３の
間には、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗
値を有する７個の抵抗体か直列に接続されている。また
、上記各抵抗体間のノードと切換スイッチ５ｏ−８７の
共通接点間に、２Ｒの抵抗値を有する８個の抵抗体かそ
れぞれ接続されている。
、ＤＡ変換される８ビットディジタル信号の各位のビッ
トに対応して８個の切換スイッチＳ 〜Ｓ７がそれぞれ
設けられている。各切換スイッチＳ −Ｓ７の一方の
切換接点は、基準電圧ｖＲＥＦが印加される第１入力端
子１にそれぞれ接続されるとともに、他方の切換接点は
、グランド電位ＧＮＤか印加される第２入力端子２にそ
れぞれ接続されている。第２入力端子２と出力端子３の
間には、２Ｒの抵抗値を有する１個の抵抗体とＲの抵抗
値を有する７個の抵抗体か直列に接続されている。また
、上記各抵抗体間のノードと切換スイッチ５ｏ−８７の
共通接点間に、２Ｒの抵抗値を有する８個の抵抗体かそ
れぞれ接続されている。
このディジタル・アナログ変換器では、それぞれの切換
スイッチ５ｏ−８７か、ディジタル信号のχ・■応する
ビットの状態に応して、基準電圧ｖＲＥＦが印加される
第１切換接点とグランド電位ＧＮＤが印加される第２切
換接点の間でそれぞれ切換えられ、そのディジタル信号
に応じた電圧値を有するアナログ信号が出力端子３より
出力される。
スイッチ５ｏ−８７か、ディジタル信号のχ・■応する
ビットの状態に応して、基準電圧ｖＲＥＦが印加される
第１切換接点とグランド電位ＧＮＤが印加される第２切
換接点の間でそれぞれ切換えられ、そのディジタル信号
に応じた電圧値を有するアナログ信号が出力端子３より
出力される。
このように、従来のＲ−２Ｒ方式を採用したディジタル
・アナログ変換器は、抵抗体や切換スイッチＳ。−８７
等の素子数が少なくて済み、制御が簡単であるという利
点を有する。しかし、その反面、次のような欠点を有す
る。すなわち、現実には、各抵抗体の抵抗値にバラツキ
があって、ディジタルデータの変化に対するアナログ信
号の出力変化に誤差か含まれる。従来のディジタル・ア
ナログ変換器では、最下位ビット分のディジタルデータ
の変化に対するアナログ信号の出力変化に含まれる誤差
の影響か大きいため、単調性を維持しつつ高分解なもの
を得ようとすると、非常に高い抵抗比精度が必要となる
。
・アナログ変換器は、抵抗体や切換スイッチＳ。−８７
等の素子数が少なくて済み、制御が簡単であるという利
点を有する。しかし、その反面、次のような欠点を有す
る。すなわち、現実には、各抵抗体の抵抗値にバラツキ
があって、ディジタルデータの変化に対するアナログ信
号の出力変化に誤差か含まれる。従来のディジタル・ア
ナログ変換器では、最下位ビット分のディジタルデータ
の変化に対するアナログ信号の出力変化に含まれる誤差
の影響か大きいため、単調性を維持しつつ高分解なもの
を得ようとすると、非常に高い抵抗比精度が必要となる
。
二の発明は、上記問題を解決するためになされたもので
、高い抵抗比の抵抗を使用せずに、単調性を維持しつつ
高い分解能か得られるディジタル・アナログ変換器を提
供することを目的とする。
、高い抵抗比の抵抗を使用せずに、単調性を維持しつつ
高い分解能か得られるディジタル・アナログ変換器を提
供することを目的とする。
この発明は、ビット数がＮＬの下位ビットとビット数が
ＮＵの上位ビットからなる２進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器であ
って、上記目的を達成するために、第１基準電位が印加
される第１入力端子と、第２基準電位が印加される第２
入力端子と、出力端子と、下位ビットのディジタルデー
タに基づいて駆動される第１ディジタル・アナログ変換
回路と、上位ビットのディジタルデータに基づいて駆動
される第２ディジタル・アナログ変換回路とを備える。
ＮＵの上位ビットからなる２進数のディジタル信号をア
ナログ信号に変換するディジタル・アナログ変換器であ
って、上記目的を達成するために、第１基準電位が印加
される第１入力端子と、第２基準電位が印加される第２
入力端子と、出力端子と、下位ビットのディジタルデー
タに基づいて駆動される第１ディジタル・アナログ変換
回路と、上位ビットのディジタルデータに基づいて駆動
される第２ディジタル・アナログ変換回路とを備える。
第１ディジタル・アナログ変換回路は、第１抵抗体と、
Ｒ・２Ｒ回路体と、第１スイッチ群からなる。すなわち
、第１・抵抗体は、２Ｒの抵抗値を有し、一端が第２入
力端子に接続されている。また、Ｒ・２Ｒ回路体は、Ｒ
の抵抗値を有するＮＬ個の第２抵抗体を直列に接続する
とともに、２Ｒの抵抗値を有するＮＬ側の第３抵抗体の
一端側を第２抵抗体の一端側にそれぞれ接続して構成さ
れ、一端側に配置された第２抵抗体と第３抵抗体の接続
点が第１抵抗体の他端に接続されるとともに、他端側に
配置された第２抵抗体の他端側か出力端子に接続されて
いる。さらに、第１スイッチ群は、第１切換接点、第２
切換接点および共通接点を有するＮＬ゛個の第１切換ス
イッチからなり、各第１切換スイッチの第１切換接点が
第１入力端子に接続されるとともに、第２切換接点が第
２入力端子に接続されて、前記共通接点が第３抵抗体の
他端側にそれぞれ接続され、かつ各第１切換スイッチが
、下位ビットのそれぞれのピントの状態に応して第１切
換接点と２切換接点の間で切換えられる。
Ｒ・２Ｒ回路体と、第１スイッチ群からなる。すなわち
、第１・抵抗体は、２Ｒの抵抗値を有し、一端が第２入
力端子に接続されている。また、Ｒ・２Ｒ回路体は、Ｒ
の抵抗値を有するＮＬ個の第２抵抗体を直列に接続する
とともに、２Ｒの抵抗値を有するＮＬ側の第３抵抗体の
一端側を第２抵抗体の一端側にそれぞれ接続して構成さ
れ、一端側に配置された第２抵抗体と第３抵抗体の接続
点が第１抵抗体の他端に接続されるとともに、他端側に
配置された第２抵抗体の他端側か出力端子に接続されて
いる。さらに、第１スイッチ群は、第１切換接点、第２
切換接点および共通接点を有するＮＬ゛個の第１切換ス
イッチからなり、各第１切換スイッチの第１切換接点が
第１入力端子に接続されるとともに、第２切換接点が第
２入力端子に接続されて、前記共通接点が第３抵抗体の
他端側にそれぞれ接続され、かつ各第１切換スイッチが
、下位ビットのそれぞれのピントの状態に応して第１切
換接点と２切換接点の間で切換えられる。
一方、第２ディジタル・アナログ変換回路は、２Ｒ回路
体と、第２スイッチ群からなる。すなわち、２Ｒ回路体
は、２Ｒの抵抗値を有しかつ一端側が共通に接続された
２′Ｊ−１個の第４抵抗体により構成され、各第４抵抗
体の一端側が出力端子に接続されている。また、第２ス
イッチ群は、第１切換接点、第２切換接点および共通接
点を有する２Ｎ−１個の第２切換スイッチからなり、各
第２切換スイッチの第１切換接点か第１入力端子に接続
されるとともに、第２切換接点が第２入力端子に接続さ
れて、共通接点が第４抵抗体の他端側にそれぞれ接続さ
れ、かつ第１切換接点側に切換えられる第２切換スイッ
チの個数が、上位ビットの状態に応して決定される。
体と、第２スイッチ群からなる。すなわち、２Ｒ回路体
は、２Ｒの抵抗値を有しかつ一端側が共通に接続された
２′Ｊ−１個の第４抵抗体により構成され、各第４抵抗
体の一端側が出力端子に接続されている。また、第２ス
イッチ群は、第１切換接点、第２切換接点および共通接
点を有する２Ｎ−１個の第２切換スイッチからなり、各
第２切換スイッチの第１切換接点か第１入力端子に接続
されるとともに、第２切換接点が第２入力端子に接続さ
れて、共通接点が第４抵抗体の他端側にそれぞれ接続さ
れ、かつ第１切換接点側に切換えられる第２切換スイッ
チの個数が、上位ビットの状態に応して決定される。
（作用〕
この発明のディジタル・アナログ変換器によれば、下位
ビットのディジタルデータに基づいて駆動される第１デ
ィジタル・アナログ変換回路が従来通りＲ−２Ｒ方式に
より構成される一方、上位ビットのディジタルデータに
基づいて駆動される第２ディジタル・アナログ変換回路
が２Ｒ方式により構成されるため、最下位ビット分のデ
ィジタルデータの変換に対するアナログ信号の出力変化
に含まれる誤差の影響が小さくなる。そのため、高い抵
抗比の抵抗を使用せずに、単調性を維持しつつ高い分解
能が得られる。
ビットのディジタルデータに基づいて駆動される第１デ
ィジタル・アナログ変換回路が従来通りＲ−２Ｒ方式に
より構成される一方、上位ビットのディジタルデータに
基づいて駆動される第２ディジタル・アナログ変換回路
が２Ｒ方式により構成されるため、最下位ビット分のデ
ィジタルデータの変換に対するアナログ信号の出力変化
に含まれる誤差の影響が小さくなる。そのため、高い抵
抗比の抵抗を使用せずに、単調性を維持しつつ高い分解
能が得られる。
第１図はこの発明の一実施例である８ビツトのディジタ
ル・アナログ変換器を示す。
ル・アナログ変換器を示す。
このディジタル・アナログ変換器は、ビット数が「６」
の下位ビットとビット数が「２」の上位ビットからなる
２進数のディジタル信号をアナログ信号に変換するもの
であって、下位６ビ・ソトのディジタルデータに基づい
て駆動される第１ディジタル・アナログ変換回路４と、
上位２ビ・ノドのディジタルデータに基づいて駆動され
る第２ディジタル・アナログ変換回路５を備えている。
の下位ビットとビット数が「２」の上位ビットからなる
２進数のディジタル信号をアナログ信号に変換するもの
であって、下位６ビ・ソトのディジタルデータに基づい
て駆動される第１ディジタル・アナログ変換回路４と、
上位２ビ・ノドのディジタルデータに基づいて駆動され
る第２ディジタル・アナログ変換回路５を備えている。
第１ディジタル・アナログ変換回路４には、下位６ビツ
トのディジタルデータの状態に応じてそれぞれ切換えら
れる６個の切換スイッチＳ。〜Ｓ が設けられている。
トのディジタルデータの状態に応じてそれぞれ切換えら
れる６個の切換スイッチＳ。〜Ｓ が設けられている。
各切換スイッチＳｏ〜Ｓ の一方の切換接点は、基準電
圧Ｖ が印加５ Ｒ
ＥＦされる第１入力端子１にそれぞれ接続されるととも
に、他方の切換接点は、グランド電位ＧＮＤが印加され
る第２入力端子２にそれぞれ接続されている。また、第
２入力端子２と出力端子３の間には、２Ｒの抵抗値を有
するＩＷＩの抵抗Ｒ１と、Ｒの抵抗値を有する６個の抵
抗Ｒ−Ｒ７が直列に接続されている。そして、上記抵抗
Ｒ−Ｒ７の一端側と、切換スイッチＳ −８５の共通接
点との間に、２Ｒの抵抗値を有する６個の抵抗Ｒ８〜Ｒ
１３がそれぞれ接続される。こうして、抵抗Ｒ２〜Ｒ１
３によりＲ−２Ｒ回路６が構成されるとともに、切換ス
イッチＳ −８５により第１スイッチ群７が構成される
。
圧Ｖ が印加５ Ｒ
ＥＦされる第１入力端子１にそれぞれ接続されるととも
に、他方の切換接点は、グランド電位ＧＮＤが印加され
る第２入力端子２にそれぞれ接続されている。また、第
２入力端子２と出力端子３の間には、２Ｒの抵抗値を有
するＩＷＩの抵抗Ｒ１と、Ｒの抵抗値を有する６個の抵
抗Ｒ−Ｒ７が直列に接続されている。そして、上記抵抗
Ｒ−Ｒ７の一端側と、切換スイッチＳ −８５の共通接
点との間に、２Ｒの抵抗値を有する６個の抵抗Ｒ８〜Ｒ
１３がそれぞれ接続される。こうして、抵抗Ｒ２〜Ｒ１
３によりＲ−２Ｒ回路６が構成されるとともに、切換ス
イッチＳ −８５により第１スイッチ群７が構成される
。
一方、第２ディジタル・アナログ変換回路５には、上位
２ビツトのディジタルデータの状態に応じてそれぞれ切
換えられる３個の切換スイッチＳＳ、Ｓ が設けられ
ている。各切換スイＮＯ’ ＭＩ Ｍ２ ッチＳ、ＳＳ の一方の切換接点は、基準ＭＯＭＬ’
Ｍ２ 電圧Ｖ が印加される第１入力端子１に接続さＲＥＦ れるとともに、他方の切換接点は、グランド電位ＧＮＤ
が印加される第２入力端子ＧＮＤに接続される。そして
、各切換スイッチＳ、ＳＳＯＭＰＭ２ の共通接点と出力端子Ｖ の間に、２Ｒの抵抗ＯＵＴ 値を有する３個の抵抗Ｒ、Ｒ、ＲがそれぞＭＯＭＩ
Ｍ２ れ接続されている。こうして、抵抗Ｒ、Ｒ。
２ビツトのディジタルデータの状態に応じてそれぞれ切
換えられる３個の切換スイッチＳＳ、Ｓ が設けられ
ている。各切換スイＮＯ’ ＭＩ Ｍ２ ッチＳ、ＳＳ の一方の切換接点は、基準ＭＯＭＬ’
Ｍ２ 電圧Ｖ が印加される第１入力端子１に接続さＲＥＦ れるとともに、他方の切換接点は、グランド電位ＧＮＤ
が印加される第２入力端子ＧＮＤに接続される。そして
、各切換スイッチＳ、ＳＳＯＭＰＭ２ の共通接点と出力端子Ｖ の間に、２Ｒの抵抗ＯＵＴ 値を有する３個の抵抗Ｒ、Ｒ、ＲがそれぞＭＯＭＩ
Ｍ２ れ接続されている。こうして、抵抗Ｒ、Ｒ。
ＭＯＭＩ
ＲＭ２により２Ｒ回路８が構成されるととちに、切換ス
イッチＳＮｏ’ ＳＭｌ’ ３Ｍ２により第２スイ
ッチ群９が溝底される。
イッチＳＮｏ’ ＳＭｌ’ ３Ｍ２により第２スイ
ッチ群９が溝底される。
なお、第１スイッチｎ７の各切換スイッチＳ。
〜Ｓ５は、下位６ビツトの対応するビットが「１」のと
きは、基準電圧Ｖ 側に切換えられる一方、ＲＥＦ 「０」のときはグランド電位ＧＮＤ側に切換えられる。
きは、基準電圧Ｖ 側に切換えられる一方、ＲＥＦ 「０」のときはグランド電位ＧＮＤ側に切換えられる。
また、第２スイッチ群７の各切換スイッチＳＳ、Ｓ
は、上位２ビツトの状態に応しＭＯｏ ＭＩ Ｍ２ て下表に示すようにそれぞれ切換えられる。
は、上位２ビツトの状態に応しＭＯｏ ＭＩ Ｍ２ て下表に示すようにそれぞれ切換えられる。
同表中、Ｓ７は最上位ビットを表し、Ｓ６は次の位のビ
ットを表す。また、ＧＮＤは切換スイッチＳＳ、Ｓ
がグランド電位ＧＮＤ側に切換ＭＯ’ ＭＩ Ｍ
２ えられ、■ は基準電圧Ｖ 側に切換えられＲＥＦ
ＲＥＦ ることをそれぞれ示す。
ットを表す。また、ＧＮＤは切換スイッチＳＳ、Ｓ
がグランド電位ＧＮＤ側に切換ＭＯ’ ＭＩ Ｍ
２ えられ、■ は基準電圧Ｖ 側に切換えられＲＥＦ
ＲＥＦ ることをそれぞれ示す。
二のディジタル・アナログ変換器の作用について、第１
１図に示す従来のディジタル・アナログ変換器と比較し
ながら次に説明する。
１図に示す従来のディジタル・アナログ変換器と比較し
ながら次に説明する。
いま、第１１図に示すディジタル・アナログ変換器にお
いて、例えば切換スイッチＳ３が基＄電圧Ｖ 側に切
換えられ、他の切換スイッチＳ。
いて、例えば切換スイッチＳ３が基＄電圧Ｖ 側に切
換えられ、他の切換スイッチＳ。
ＲＥＦ
〜ｓ２，８４〜ｓ７がグランド電位ＧＮＤ側に切換えら
れる場合について考える。この場合、第１１図の０点よ
り左側の合成抵抗はＲであるので、Ｄ点より左側の合成
抵抗は２Ｒとなる。一方、Ｄ点より上側の抵抗も２Ｒで
ある。したかって、Ｄ点より上側と左側の両方をみると
、合成抵抗はＲとなる。その結果、Ｄ点はＥ点の１／２
の電圧となる。以上の関係は、第１１図のＡ−Ｈの全て
の点て成立する。
れる場合について考える。この場合、第１１図の０点よ
り左側の合成抵抗はＲであるので、Ｄ点より左側の合成
抵抗は２Ｒとなる。一方、Ｄ点より上側の抵抗も２Ｒで
ある。したかって、Ｄ点より上側と左側の両方をみると
、合成抵抗はＲとなる。その結果、Ｄ点はＥ点の１／２
の電圧となる。以上の関係は、第１１図のＡ−Ｈの全て
の点て成立する。
したがって、上記アナログ・ディジタル変換器の出力電
圧Ｖ は、一般的に次式により表わさＵＴ れる。
圧Ｖ は、一般的に次式により表わさＵＴ れる。
３ ４ ５＋２
・ｂ ＋２ ・ｂ ＋２ ・Ｓ５４ ７ ＋２ ・ ｂ ＋２ ・ ｂ ）
・・・（０７ ここで、ｂ ””” ｂ ｙは、各切換スイッチＳｏ
〜Ｓ が基１１電圧Ｖ 側に接続されているとき７
１７ＨＦ 「１」に、グランド電位ＧＮＤ側に接続されているとき
「０」になる数とする。
・ｂ ＋２ ・ｂ ＋２ ・Ｓ５４ ７ ＋２ ・ ｂ ＋２ ・ ｂ ）
・・・（０７ ここで、ｂ ””” ｂ ｙは、各切換スイッチＳｏ
〜Ｓ が基１１電圧Ｖ 側に接続されているとき７
１７ＨＦ 「１」に、グランド電位ＧＮＤ側に接続されているとき
「０」になる数とする。
こうして、ディジタル信号の対応するビットの状態に応
じて各切換スイッチＳ −Ｓ７をそれぞれ切換えるこ
とにより、８ピッドのディジタル・アナログ変換器が実
現される。
じて各切換スイッチＳ −Ｓ７をそれぞれ切換えるこ
とにより、８ピッドのディジタル・アナログ変換器が実
現される。
一方、第１図に示される本願実施例のディジタル・アナ
ログ変換器は、第２図に示すように書き直せる。ここて
ｖｌは第１図のＧ点より左側の電圧を表し、ｖ２は同じ
くＧ点より右側の電圧を表す。
ログ変換器は、第２図に示すように書き直せる。ここて
ｖｌは第１図のＧ点より左側の電圧を表し、ｖ２は同じ
くＧ点より右側の電圧を表す。
電圧ｖ１は、上記（１）式と同様の方法で求められ、下
記式により表わされる。
記式により表わされる。
３ ４ ５＋２
・ｂ ＋２ ・ｂ ＋２ ・Ｓ５）４ ・・・（２） また、Ｖ２は、下記式により表わされる。
・ｂ ＋２ ・ｂ ＋２ ・Ｓ５）４ ・・・（２） また、Ｖ２は、下記式により表わされる。
ここで、ｂＮｏ” Ｍｌ’ ｂＭ２は、切換スイッチ
ＳＭｏ。
ＳＭｏ。
Ｓ 、Ｓ が基準電圧Ｖ 側に接続されるときＭＩ
Ｍ２ ＲＥＦ 「１」に、グランド電位ＧＮＤ側に接続されるときに「
０」となる数とする。
Ｍ２ ＲＥＦ 「１」に、グランド電位ＧＮＤ側に接続されるときに「
０」となる数とする。
したがって、出力電圧Ｖ は、テブナンの定ＵＴ
理を用いて、下記式により表わされる。
り
づ
３Ｖ２＋Ｖ１
・・・（４）
（４）式に上記 （２） 、 （３）式を代入すると、
８ ＋２ （ｂ ＋ｂ ＋ｂ Ｎ ・・・（５
）ＭＯＭＩ Ｍ２ （１）式のｂ 、ｂ と、 （５）式のｂ 、ｂ
。
８ ＋２ （ｂ ＋ｂ ＋ｂ Ｎ ・・・（５
）ＭＯＭＩ Ｍ２ （１）式のｂ 、ｂ と、 （５）式のｂ 、ｂ
。
６７ ＭＯ旧
すなわち、
７
２ ・ｂ ＋２ ・ｂｌ
＝２６（ｂＭｏ＋ｂＭｌ＋ｂＭ２）
となる。
次に、本願実施例のディジタル・アナロク変換器により
単調性が改善される点について説明する。
単調性が改善される点について説明する。
第３図は第１１図の従来回路において、各抵抗の抵抗値
Ｒ，２Ｒが（１＋６）だけずれている状態を示し、第４
図は第１図の本願実弛例回路において、各抵抗Ｒ−Ｒ，
Ｒ−Ｒの抵抗値Ｒ１１１３ＭＵ Ｍ２ ２Ｒが（１＋６）たけすれている状態を示す。
Ｒ，２Ｒが（１＋６）だけずれている状態を示し、第４
図は第１図の本願実弛例回路において、各抵抗Ｒ−Ｒ，
Ｒ−Ｒの抵抗値Ｒ１１１３ＭＵ Ｍ２ ２Ｒが（１＋６）たけすれている状態を示す。
第３図の従来回路において、最も単調性が阻害され易い
点は、最も大きなウェイトを持つ切換スイッチＳ７の切
換えがなされるときである。すなわち、ｂ ＝＝０．ｂ
６−ｂ５−ｂ４＝＝ｂ３＝ｂ２−ｂ −ｂｏ、−１の
状態から、ｂｌ−１，ｂ６−ｂ −ｂ −ｂ３−ｂ
２−ｂｌ−ｂｏ−ｏの状態４ に変化するときである。
点は、最も大きなウェイトを持つ切換スイッチＳ７の切
換えがなされるときである。すなわち、ｂ ＝＝０．ｂ
６−ｂ５−ｂ４＝＝ｂ３＝ｂ２−ｂ −ｂｏ、−１の
状態から、ｂｌ−１，ｂ６−ｂ −ｂ −ｂ３−ｂ
２−ｂｌ−ｂｏ−ｏの状態４ に変化するときである。
ディジタル信号（ｂ 、ｂ 、ｂ 、ｂ 。
７ ６ ５ ４
ｂ３．ｂ 、ｂ 、ｂ ＞が（１，０，０，０，
０，０，０，０）１０ て与えられるとき、第３図の回路は第５図のように表わ
される。
０，０，０，０）１０ て与えられるとき、第３図の回路は第５図のように表わ
される。
いま、Ａ点から左を見たインピーダンスＺＡを求めると
、次のようになる。
、次のようになる。
２＋６２＋６１
２ （１＋α）
ここて、δ 、δ 〈く１として２次以上の項を無１
視するにュートンの一次近似）と、ＺＡは次のようにな
る。
る。
−Ｒ（１＋ α）
同様にして、Ｂ点から左を見たインピーダンスＺＢは、
次のようになる。
次のようになる。
Ｒ（１＋α＋１千δ ＋２＋２６４）
２ ４ ８
同様にして、Ｃ点から左を見たインピーダンスＺｃは、
次のようになる。
次のようになる。
１６ ３２
この方程式は、２Ｒの大きさの抵抗（接点・接地間抵抗
）に対しては、最初１／２て、１段下位ビット側に行く
に従って１／４倍ずつ減少していく。一方、Ｒの大きさ
の抵抗（節点間の抵抗）に対しては、最初１／４て、１
段下位ビットに行くに従って１／４倍ずつ減少していく
。
）に対しては、最初１／２て、１段下位ビット側に行く
に従って１／４倍ずつ減少していく。一方、Ｒの大きさ
の抵抗（節点間の抵抗）に対しては、最初１／４て、１
段下位ビットに行くに従って１／４倍ずつ減少していく
。
したがって、Ｇ点より左を見たインピーダンスｚＧは、
次のようになる。
次のようになる。
したかって、Ｈ点から左を見たインピ
ダンス
ＺＩｔは、次のようになる。
したかって、ディジタル信号（１，０，０，０，０，０
，０゜Ｏ）が与えられたときの出力電圧Ｖ （１，
０，０，０，０ＵＴ ０．０．０）は、次のようになる Ｖ （１，０，０，０，０，０，Ｏ，Ｏ）ＯＵＴ Ｚ ＋２Ｒ（１＋６１６） １ ・・・〈６） 一方、ディジタル信号が（０，１，１，１，１，１，１
，１）て何えられるとき、第３図の回路は第６図のよう
に表わされる。
，０゜Ｏ）が与えられたときの出力電圧Ｖ （１，
０，０，０，０ＵＴ ０．０．０）は、次のようになる Ｖ （１，０，０，０，０，０，Ｏ，Ｏ）ＯＵＴ Ｚ ＋２Ｒ（１＋６１６） １ ・・・〈６） 一方、ディジタル信号が（０，１，１，１，１，１，１
，１）て何えられるとき、第３図の回路は第６図のよう
に表わされる。
重畳の理を使えば、第６図の回路の出力電圧は、第７図
の回路の出力電圧Ｖ から、第８図の回ＵＴ７ 路の出力電圧Ｖ を引いたものとなる。
の回路の出力電圧Ｖ から、第８図の回ＵＴ７ 路の出力電圧Ｖ を引いたものとなる。
ＯＵＴ８
そこで、第７図の出力電圧Ｖ を求めると、ＯＵＴ７
次のようになる。
Ｖ −Ｖ −Ｖ （１，０，０
，０，０，０，０，０）ＯＵＴ７ ＲＥＦ
ＯＵＴこれに （６）式を代入して、 ・・・（７） となる。
，０，０，０，０，０）ＯＵＴ７ ＲＥＦ
ＯＵＴこれに （６）式を代入して、 ・・・（７） となる。
また、第８図の出力電圧Ｖ を求めると、次ＵＴ８
のようになる。二の場合、第８図の回路は、抵抗２Ｒ（
１＋δ−） （ｉ＝１．２，４．Ｂ、８，１０，１２，
１４．１８＞の接地状態に対し、１ビツト相当の抵抗２
Ｒ（１＋δ ）がＶ に接続された状態に参目当する
。しｌ ＲＥＦ たがって、 ■−一（１＋δ）・ＶＲＥＦ ＯＵＴ８ ２Ｂ ｅｒｒｏｒ ・・・（８〉 となる。たたし、δ は６０〜δ１５によってｅｒ
ｒｏｒ 生じる誤差成分である。
１＋δ−） （ｉ＝１．２，４．Ｂ、８，１０，１２，
１４．１８＞の接地状態に対し、１ビツト相当の抵抗２
Ｒ（１＋δ ）がＶ に接続された状態に参目当する
。しｌ ＲＥＦ たがって、 ■−一（１＋δ）・ＶＲＥＦ ＯＵＴ８ ２Ｂ ｅｒｒｏｒ ・・・（８〉 となる。たたし、δ は６０〜δ１５によってｅｒ
ｒｏｒ 生じる誤差成分である。
したがって、第６図の回路の出力電圧、言い換えればデ
ィジタル信号か（０，１，１，１，１，１，１，１）で
与えらレルときの出力電圧ｖ （ｏ、ｔ、ｔ、ｔ、
ｔ、ｔ、ｔ、ｔＵＴ ）は、上記 （７）、（８）式を用いて次めように表わ
せる。
ィジタル信号か（０，１，１，１，１，１，１，１）で
与えらレルときの出力電圧ｖ （ｏ、ｔ、ｔ、ｔ、
ｔ、ｔ、ｔ、ｔＵＴ ）は、上記 （７）、（８）式を用いて次めように表わ
せる。
Ｖ （０，１，１，１，１，１，１，１）ＯＵＴ
ｍＶ −Ｖ
ＯＵＴ７ ０ＵＴ８
（０，１，１，１，１，１，１，１）との差電圧Δｖ
を、上記ＵＴ （Ｂ） 、 （９）式を用いて求めると、次のようにな
る。
を、上記ＵＴ （Ｂ） 、 （９）式を用いて求めると、次のようにな
る。
”ＯＵＴ
ｍＶ （１，０，０，０，０，０，０，０）ＯＵＴ
ｍＶ （０，１，１，１，１，１，１，ｌ）ＯＵＴ
ここで、
無視でき、
”ＯＵＴ
δ は極めて小さな値であるため、ｅｒｒｏｒ
次のように表わせる。
一□ ６ ）
７ ７ ｅｒｒｏｒ 、、、（９゜２
そこて、Ｖ （１，０，０，０，０，０，０，０）
とＶｏＵＴＵＴ （ｌＯ）式は、ディジタル信号が（０，１，１，１，Ｌ
、ｌ、ｌ、ｌ）から（１，０，０，０，０，０，０）に
変化したときの出力電圧Ｖ の変化量を示すため、第
３図の従来回路のＵＴ ７ 場合、はぼδ１６として１／２ 以上となったときに、
単調性が阻害される二とが分る。
とＶｏＵＴＵＴ （ｌＯ）式は、ディジタル信号が（０，１，１，１，Ｌ
、ｌ、ｌ、ｌ）から（１，０，０，０，０，０，０）に
変化したときの出力電圧Ｖ の変化量を示すため、第
３図の従来回路のＵＴ ７ 場合、はぼδ１６として１／２ 以上となったときに、
単調性が阻害される二とが分る。
これに対し、第４図に示される本願実施例の回路におい
て、最も単調性が阻害され易い点は、最も大きなウェイ
トを持つ切換スイッチｓ、ｓＭＯＭｌ・ ６Ｍ２の切換えがなされるときである。すなわち、次の
３つの場合である。
て、最も単調性が阻害され易い点は、最も大きなウェイ
トを持つ切換スイッチｓ、ｓＭＯＭｌ・ ６Ｍ２の切換えがなされるときである。すなわち、次の
３つの場合である。
■ ｂＭ２−ｏ、ｂＭ□−ｏ、ｂＭｏ＝ｏ、ｂ５＝ｂ
４ ＝ ｂ ３− ｂ ２− ｂ ｔ ＝ １の状態か
ら、ｂＭ２＝０、 ｂＭｔ−０，ｂｕ＝ １．ｂ５＝
ｂ４＝ｂａ −ｂ２＝ｂ１＝ｂｏ−ｏの状態に変化す
る場合。
４ ＝ ｂ ３− ｂ ２− ｂ ｔ ＝ １の状態か
ら、ｂＭ２＝０、 ｂＭｔ−０，ｂｕ＝ １．ｂ５＝
ｂ４＝ｂａ −ｂ２＝ｂ１＝ｂｏ−ｏの状態に変化す
る場合。
＠ ｂＭ２−０．ｂＭｔ”０． ｂＭｏ＝ １．ｂ
５＝ｂ ４ ＝ ｂ ａ ＝ ｂ ２ ＝ ｂ ｔ ＝
１の状態から、ｂＭ２＝０、ｂＭｔ＝１．ｂＭｏ＝
１．ｂ５＝ ｂ４＝ｂａ ＝ｂ２＝ｂ１＝ｂｏ＝０の状
態に変化する場合。
５＝ｂ ４ ＝ ｂ ａ ＝ ｂ ２ ＝ ｂ ｔ ＝
１の状態から、ｂＭ２＝０、ｂＭｔ＝１．ｂＭｏ＝
１．ｂ５＝ ｂ４＝ｂａ ＝ｂ２＝ｂ１＝ｂｏ＝０の状
態に変化する場合。
■ ｂＭ、、＝０．ｂＭｌ＝１．ｂＭｏ＝１．ｂ５＝ｂ
４＝ｂ３＝ｂ２＝ｂｌ＝ｂｏ＝１の状態から、ｂＭ２＝
” ｂＭｌ”１．ｂＭｏ−１，ｂ５＝ｂ４””ｂ３＝
ｂ２−ｂ１＝ｂｏ−ｏの状態に変化する場これらの場合
の出力型１ｖ の変化量は、第ＵＴ ３図の従来回路で求めた方法と同様の方法を用いて求め
ると、それぞれほぼ次式で与えられる。
４＝ｂ３＝ｂ２＝ｂｌ＝ｂｏ＝１の状態から、ｂＭ２＝
” ｂＭｌ”１．ｂＭｏ−１，ｂ５＝ｂ４””ｂ３＝
ｂ２−ｂ１＝ｂｏ−ｏの状態に変化する場これらの場合
の出力型１ｖ の変化量は、第ＵＴ ３図の従来回路で求めた方法と同様の方法を用いて求め
ると、それぞれほぼ次式で与えられる。
■の場合：
” ｖＯＵＴ
・・・（１１〉
■の場合：
” ＯＵＴ
・・・（１２）
■の場合：
”ＯＵＴ
・・・（１３）
上記（１１）、（１２）、（１３）式から分るように、
本願実施例の回路では、はぼδ、。、δＭｌ’ ６Ｍ
２として１／２６以上になったときに単調性が阻害され
る。
本願実施例の回路では、はぼδ、。、δＭｌ’ ６Ｍ
２として１／２６以上になったときに単調性が阻害され
る。
すなわち、第４図の本願実施例の回路は、第３図の従来
回路に比べて、単調性を維持するために、抵抗比が倍ず
れてもよいことを示している。
回路に比べて、単調性を維持するために、抵抗比が倍ず
れてもよいことを示している。
このように、第１図の本願実施例の回路は、第１１図の
従来回路に比べて単調性を維持し易いか、その理由は、
第１１図の回路では、切換スイッチＳ の切換による出
力電圧Ｖ の変化量が、切７
ＯＵＴ 換スイッチＳｏのそれに比べて２ 倍であるのに対し、
第１図の回路では、切換スイッチＳＭｏ。
従来回路に比べて単調性を維持し易いか、その理由は、
第１１図の回路では、切換スイッチＳ の切換による出
力電圧Ｖ の変化量が、切７
ＯＵＴ 換スイッチＳｏのそれに比べて２ 倍であるのに対し、
第１図の回路では、切換スイッチＳＭｏ。
Ｓ 、Ｓ の切換による出力電圧Ｖ の変化量ＭＩ
Ｍ２ ０ＵＴが、切換スイッ
チＳ のそれら比べて２６倍にとどまるためである。
Ｍ２ ０ＵＴが、切換スイッ
チＳ のそれら比べて２６倍にとどまるためである。
したがって、第１ディジタル・アナログ変換回路４の切
換スイッチＳ −８および抵抗Ｒ２〜５ Ｒ１３の数を下位ビットのビット数に合わせて一定とし
、第２ディジタル・アナログ変換回路５の切換スイッチ
ＳＭｏ−８Ｍ２および抵抗ＲＭｏ−ＲＭ２の数を上位ビ
ットのビット数よりも増やすことにより、抵抗比精度を
良くしなくても、単調性を維持することができる。
換スイッチＳ −８および抵抗Ｒ２〜５ Ｒ１３の数を下位ビットのビット数に合わせて一定とし
、第２ディジタル・アナログ変換回路５の切換スイッチ
ＳＭｏ−８Ｍ２および抵抗ＲＭｏ−ＲＭ２の数を上位ビ
ットのビット数よりも増やすことにより、抵抗比精度を
良くしなくても、単調性を維持することができる。
以上は、８ビツトのディジタル信号をアナログ信号に変
換する場合について説明したが、一般に、下位ビットの
ビット数がＮ １上位ビットのピット数がＮＵのディジ
タル信号をアナログ信号に変換する場合には、第１図の
回路において、第１スイッチ群７の切換スイッチおよび
Ｒ−２Ｒ回路６のＲ，２Ｒの抵抗をそれぞれＮＬ個設け
るとともに、第２スイッチ群９の切換スイッチおよび２
Ｒ一 回路８の２Ｒの抵抗をそれぞれ２ １個設ければよい。
換する場合について説明したが、一般に、下位ビットの
ビット数がＮ １上位ビットのピット数がＮＵのディジ
タル信号をアナログ信号に変換する場合には、第１図の
回路において、第１スイッチ群７の切換スイッチおよび
Ｒ−２Ｒ回路６のＲ，２Ｒの抵抗をそれぞれＮＬ個設け
るとともに、第２スイッチ群９の切換スイッチおよび２
Ｒ一 回路８の２Ｒの抵抗をそれぞれ２ １個設ければよい。
そして、第１スイッチ群７の各切換スイッチが、下位ビ
ットの対応するビットの状態に応じて、基準電圧Ｖ
側とグランド電位ＧＮＤ側ＥＦ にそれぞれ切換えられるとともに、基準電圧Ｖ 側に
切換えられる第２スイッチ群９の切換ＥＰ スイッチの個数が、上位ビットの状態に応じて決定され
るように構成すればよい。
ットの対応するビットの状態に応じて、基準電圧Ｖ
側とグランド電位ＧＮＤ側ＥＦ にそれぞれ切換えられるとともに、基準電圧Ｖ 側に
切換えられる第２スイッチ群９の切換ＥＰ スイッチの個数が、上位ビットの状態に応じて決定され
るように構成すればよい。
このように、ディジタル信号を下位のＮｔ、ビットと上
位のＮＵビットにより一般的に表示した場合に一４１１
ディジタル・アナログ変換器の第２図に相当する回路は
第９図のように表わせる。同図中Ｎ点は第１ディジタル
・アナログ変換回路４と第２ディジタル・アナログ変換
回路５の接続点、Ｖ はＮ点より第１ディジタル・アナ
ログ変換回回 路４側を見た場合の電圧、Ｖ２はＮ点より第２ディジタ
ル・アナログ変換回路５側を見た場合の電圧をそれぞれ
表す。
位のＮＵビットにより一般的に表示した場合に一４１１
ディジタル・アナログ変換器の第２図に相当する回路は
第９図のように表わせる。同図中Ｎ点は第１ディジタル
・アナログ変換回路４と第２ディジタル・アナログ変換
回路５の接続点、Ｖ はＮ点より第１ディジタル・アナ
ログ変換回回 路４側を見た場合の電圧、Ｖ２はＮ点より第２ディジタ
ル・アナログ変換回路５側を見た場合の電圧をそれぞれ
表す。
参考のために、９ビツトのディジタル信号をアナログ信
号に変換するディジタル・アナログ変換器を第１０図に
示す。たたし、下位ビットのビット数Ｎ が「６」、上
位ビットのビット数ＮＵか「３」に設定されている。こ
の場合、第２ディジタル・アナログ変換回路９に設けら
れる切換スイッチおよび抵抗の数は、 ２”−１−２３−１−７ より７個それぞれ設けられる。
号に変換するディジタル・アナログ変換器を第１０図に
示す。たたし、下位ビットのビット数Ｎ が「６」、上
位ビットのビット数ＮＵか「３」に設定されている。こ
の場合、第２ディジタル・アナログ変換回路９に設けら
れる切換スイッチおよび抵抗の数は、 ２”−１−２３−１−７ より７個それぞれ設けられる。
そして、第２スイッチ群９の各切換スイッチ”’ ＭＯ
＝ ＳＭｅが上位３ビツトの状態に応じて下表に（以寸
、黒戸） ＼き− て表わされる。
＝ ＳＭｅが上位３ビツトの状態に応じて下表に（以寸
、黒戸） ＼き− て表わされる。
同表中、Ｂ、Ｂ、Ｂ８は上位３ビツトを表７
す。また、ＧＮＤは、切換スイッチＳＭ（１” ＳＭｅ
がグランド電位ＧＮＤ側に切換えられ、Ｖ は基ＥＦ 準電圧Ｖ 側に切換えられることをそれぞれ示ＦＰ す。
がグランド電位ＧＮＤ側に切換えられ、Ｖ は基ＥＦ 準電圧Ｖ 側に切換えられることをそれぞれ示ＦＰ す。
このディジタル・アナログ変換器の出力電圧■ は、
Ｎ −６，Ｎ、−３を＜１４）式１．： 代入ｔＯＵ
Ｔ Ｌ ることによって、次のように表わされる。
Ｎ −６，Ｎ、−３を＜１４）式１．： 代入ｔＯＵ
Ｔ Ｌ ることによって、次のように表わされる。
４
＋２ ・ｂ ＋２ ・ｂ４
６
＋２ ・ｂ ＋２ （ｂＭｏ＋ｂＭ１＋ ｂ Ｍ２
＋ ｂ Ｍ３ ＋ ｂ Ｍ４ ＋ ｂ Ｍ５ ＋ ｂ
Ｍｅ）１このディジタル・アナログ変換器によっても、
上記実施例と同様の効果が得られる。
＋ ｂ Ｍ３ ＋ ｂ Ｍ４ ＋ ｂ Ｍ５ ＋ ｂ
Ｍｅ）１このディジタル・アナログ変換器によっても、
上記実施例と同様の効果が得られる。
なお、上記実施例では、第１入力端子１に基準電圧Ｖ
を、第２入力端子２にグランド電位ＧＥＦ ＮＤをそれぞれ印加しているが、印加される電圧の大き
さは特に問わない。要は、第１入力端子１と第２入力端
子２に、相互に電圧値の異なる第１基準電泣と第２基準
電位をそれぞれ印加しさえすればよい。
を、第２入力端子２にグランド電位ＧＥＦ ＮＤをそれぞれ印加しているが、印加される電圧の大き
さは特に問わない。要は、第１入力端子１と第２入力端
子２に、相互に電圧値の異なる第１基準電泣と第２基準
電位をそれぞれ印加しさえすればよい。
以上のように、この発明のディジタル・アナログ変換器
によれば、下位ビットのディジタルデータに基づいて駆
動される第１ディジタル・アナログ変換回路が従来通り
Ｒ−２Ｒ方式により構成される一方、上位ビットのディ
ジタルデータに基づいて駆動される第２ディジタル・ア
ナログ変換回路が２Ｒ方式により構成されるため、最下
位ビット分のディジタルデータの変換に対するアナログ
信号の出力変化に含まれる誤差の影響か小さくな゛す、
高い抵抗比の抵抗を使用せずに、単調性を維持しつつ高
い分解能か得られる。
によれば、下位ビットのディジタルデータに基づいて駆
動される第１ディジタル・アナログ変換回路が従来通り
Ｒ−２Ｒ方式により構成される一方、上位ビットのディ
ジタルデータに基づいて駆動される第２ディジタル・ア
ナログ変換回路が２Ｒ方式により構成されるため、最下
位ビット分のディジタルデータの変換に対するアナログ
信号の出力変化に含まれる誤差の影響か小さくな゛す、
高い抵抗比の抵抗を使用せずに、単調性を維持しつつ高
い分解能か得られる。
第１図はこの発明の一実施例である８ビツトのディジタ
ル・アナログ変換器を示す回路図、第２図はその等価回
路図、第３図は従来回路において、抵抗にばらつきを持
たせた状態を示す回路図、第４図は第１図の回路におい
て抵抗にばらつきを持たせた状態を示す回路図、第５図
ないし第８図はそれぞれ出力電圧の変化量を算出するた
めの回路図、第９図は一般化して表わされるディジタル
・アナログ変換器の等価回路を示す図、第１０図はこの
発明の他の実施例である９ビツトのディジタル・アナロ
グ変換器を示す回路図、第１１図は従来の８ビツトのデ
ィジタル・アナログ変換器を示す回路図である。 図において、１は第１入力端子、２は第２入力端子、３
は出力端子、４は第１ディジタル・アナログ変換回路、
５は第２ディジタル・アナログ変換回路、６はＲ−２Ｒ
回路、７は第１スイッチ群、８は２Ｒ回路、９は第２ス
イッチ群、ｓ −３５゜Ｓ −８は切換スイッチ、Ｒ
−ＲＲ〜 ＭＯＭｅ ｌ １３＝ ＭＯ
ＲＭ６は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
ル・アナログ変換器を示す回路図、第２図はその等価回
路図、第３図は従来回路において、抵抗にばらつきを持
たせた状態を示す回路図、第４図は第１図の回路におい
て抵抗にばらつきを持たせた状態を示す回路図、第５図
ないし第８図はそれぞれ出力電圧の変化量を算出するた
めの回路図、第９図は一般化して表わされるディジタル
・アナログ変換器の等価回路を示す図、第１０図はこの
発明の他の実施例である９ビツトのディジタル・アナロ
グ変換器を示す回路図、第１１図は従来の８ビツトのデ
ィジタル・アナログ変換器を示す回路図である。 図において、１は第１入力端子、２は第２入力端子、３
は出力端子、４は第１ディジタル・アナログ変換回路、
５は第２ディジタル・アナログ変換回路、６はＲ−２Ｒ
回路、７は第１スイッチ群、８は２Ｒ回路、９は第２ス
イッチ群、ｓ −３５゜Ｓ −８は切換スイッチ、Ｒ
−ＲＲ〜 ＭＯＭｅ ｌ １３＝ ＭＯ
ＲＭ６は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ビット数がＮ＿Ｌの下位ビットとビット数がＮ＿
Ｕの上位ビットからなる２進数のディジタル信号をアナ
ログ信号に変換するディジタル・アナログ変換器であっ
て、 第１基準電位が印加される第１入力端子と、第２基準電
位が印加される第２入力端子と、出力端子と、 前記下位ビットのディジタルデータに基づいて駆動され
る第１ディジタル・アナログ変換回路と、前記上位ビッ
トのディジタルデータに基づいて駆動される第２ディジ
タル・アナログ変換回路とを備え、 前記第１ディジタル・アナログ変換回路は、２Ｒの抵抗
値を有し一端が前記第２入力端子に接続された第１抵抗
体と、 Ｒの抵抗値を有するＮ＿Ｌ個の第２抵抗体を直列に接続
するとともに、２Ｒの抵抗値を有するＮ＿Ｌ個の第３抵
抗体の一端側を前記第２抵抗体の一端側にそれぞれ接続
して構成され、一端側に配置された前記第２抵抗体と前
記第３抵抗体の接続点が前記第１抵抗体の他端に接続さ
れるとともに、他端側に配置された前記第２抵抗体の他
端側が前記出力端子に接続されたＲ・２Ｒ回路体と、 第１切換接点，第２切換接点および共通接点を有するＮ
＿Ｌ個の第１切換スイッチからなり、各第１切換スイッ
チの前記第１切換接点が前記第１入力端子に接続される
とともに、前記第２切換接点が前記第２入力端子に接続
されて、前記共通接点が前記第３抵抗体の他端側にそれ
ぞれ接続され、かつ前記各第１切換スイッチが、前記下
位ビットのそれぞれのビットの状態に応じて前記第１切
換接点と前記２切換接点の間で切換えられる第１スイッ
チ群をさらに備え、 前記第２ディジタル・アナログ変換回路は、２Ｒの抵抗
値を有しかつ一端側が共通に接続された２＾Ｎ−１個の
第４抵抗体により構成され、前記各第４抵抗体の一端側
が前記出力端子に接続された２Ｒ回路体と、 第１切換接点，第２切換接点および共通接点を有する２
＾Ｎ−１個の第２切換スイッチからなり、各第２切換ス
イッチの前記第１切換接点が前記第１入力端子に接続さ
れるとともに、前記第２切換接点が前記第２入力端子に
接続されて、前記共通接点が前記第４抵抗体の他端側に
それぞれ接続され、かつ前記第１切換接点側に切換えら
れる前記第２切換スイッチの個数が、前記上位ビットの
状態に応じて決定される第２スイッチ群をさらに備えた
、ディジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034677A JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
| US07/551,994 US5008676A (en) | 1990-02-15 | 1990-07-12 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034677A JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238927A true JPH03238927A (ja) | 1991-10-24 |
| JP2837726B2 JP2837726B2 (ja) | 1998-12-16 |
Family
ID=12421056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034677A Expired - Fee Related JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5008676A (ja) |
| JP (1) | JP2837726B2 (ja) |
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| JP2021052363A (ja) * | 2019-09-26 | 2021-04-01 | 株式会社テックイデア | イメージセンサ |
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| AU1097099A (en) | 1997-10-21 | 1999-05-10 | Lloyd L. Lautzenhiser | Adaptive frequency-hopping oscillators |
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| RU2546557C2 (ru) * | 2013-07-08 | 2015-04-10 | Корпорация "САМСУНГ ЭЛЕКТРОНИКС Ко., Лтд." | Цифро-аналоговый преобразователь |
| CN110380731B (zh) | 2019-07-25 | 2022-05-13 | 上海类比半导体技术有限公司 | 一种数字模拟转换电路 |
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-
1990
- 1990-02-15 JP JP2034677A patent/JP2837726B2/ja not_active Expired - Fee Related
- 1990-07-12 US US07/551,994 patent/US5008676A/en not_active Expired - Lifetime
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| US8575961B2 (en) | 2009-10-13 | 2013-11-05 | Advantest Corporation | Multi-valued driver circuit |
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| US12407355B2 (en) | 2020-12-31 | 2025-09-02 | Shenzhen Pango Microsystems Co., Ltd. | Digital-to-analog conversion circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5008676A (en) | 1991-04-16 |
| JP2837726B2 (ja) | 1998-12-16 |
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