JPH03241995A - 映像信号の時間差補正装置 - Google Patents
映像信号の時間差補正装置Info
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- JPH03241995A JPH03241995A JP2038083A JP3808390A JPH03241995A JP H03241995 A JPH03241995 A JP H03241995A JP 2038083 A JP2038083 A JP 2038083A JP 3808390 A JP3808390 A JP 3808390A JP H03241995 A JPH03241995 A JP H03241995A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
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- Signal Processing (AREA)
- Color Television Systems (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ハイビジョン機器等への装備に好適な映像信
号の時間差補正装置に関する。
号の時間差補正装置に関する。
（発明の概要〕
本発明は、ハイビジョン４１１器等への装備に好適な映
像信号の時間差補正装置に関し、Ｇ信号、Ｙ信号等の基
準信号と、Ｂ信号、Ｒ信号またはＰ。
像信号の時間差補正装置に関し、Ｇ信号、Ｙ信号等の基
準信号と、Ｂ信号、Ｒ信号またはＰ。
信号、ＰＲ信号等の補正アナログ信号とのデイレイ差が
、ラインメモリを有する簡易ＴＢＣで補正される構成に
より、基準信号と補正アナログ信号とのデイレイ差が、
自動的、かつ高精度に調整できるようにしたものである
。
、ラインメモリを有する簡易ＴＢＣで補正される構成に
より、基準信号と補正アナログ信号とのデイレイ差が、
自動的、かつ高精度に調整できるようにしたものである
。
ハイビジョン映像信号の伝送方式としては、Ｙ信号、Ｐ
、信号、Ｐ８信号、あるいはＧ信号、Ｂ信号、Ｒ信号か
らなる３線式が知られており、それら映像信号が伝送さ
れる例えばＶＴＲでは、伝送ケーブル、フィルター、ア
ンプ等の時間遅延要素により、各信号間に時間のずれ（
デイレイ差）が生ずる。
、信号、Ｐ８信号、あるいはＧ信号、Ｂ信号、Ｒ信号か
らなる３線式が知られており、それら映像信号が伝送さ
れる例えばＶＴＲでは、伝送ケーブル、フィルター、ア
ンプ等の時間遅延要素により、各信号間に時間のずれ（
デイレイ差）が生ずる。
そのデイレイ差は、互換再生ダビングの際に、大きな画
質劣化を招来する等の不都合が有るため、磁気テープ上
において各信号のデイレイ差を吸収する必要がある。
質劣化を招来する等の不都合が有るため、磁気テープ上
において各信号のデイレイ差を吸収する必要がある。
そして、従来では、ディジタルクロック精度、アナログ
フィルター、デイレイライン等によりそのデイレイ差が
吸収されている。
フィルター、デイレイライン等によりそのデイレイ差が
吸収されている。
〔発明が解決しようとする課題］
しかしながら、従来の古注では、デイレイ差吸収精度が
十分でなく、またＶＴＲに入力される前に吸収されるた
め、ＶＴＲの記録系で生したデイレイ差が吸収されず、
互換再生ダビングによって画像が大きく劣化するという
問題が有った。
十分でなく、またＶＴＲに入力される前に吸収されるた
め、ＶＴＲの記録系で生したデイレイ差が吸収されず、
互換再生ダビングによって画像が大きく劣化するという
問題が有った。
本発明は、上記従来の問題点に鑑みてなされたもので、
その目的は、デイレイ差の吸収精度が良好で、かつ記録
系において生したデイレイ差が吸収可能とされた映像信
号の時間差補正装置を提供することにある。
その目的は、デイレイ差の吸収精度が良好で、かつ記録
系において生したデイレイ差が吸収可能とされた映像信
号の時間差補正装置を提供することにある。
〔課題を解決するための手段）
上記目的を遠戚するために、本発明に係る映像信号の時
間差補正装置は、 アナログ入力される基準信号ｍ をディジタル信号に変
換する第１Ａ／Ｄ変換器（１１）に入力させる基準クロ
ック信号（Ｃ０）が、基準信号から分離された第１の同
期信号（Ａ）に基いて生成される基準クロック信号生成
手段と、 周波数を所望の整数倍にした値が、基準クロ。
間差補正装置は、 アナログ入力される基準信号ｍ をディジタル信号に変
換する第１Ａ／Ｄ変換器（１１）に入力させる基準クロ
ック信号（Ｃ０）が、基準信号から分離された第１の同
期信号（Ａ）に基いて生成される基準クロック信号生成
手段と、 周波数を所望の整数倍にした値が、基準クロ。
り信号（Ｃ０）の周波数となる第１クロック信号（Ｃ１
）に基いて、水平ブランキング期間にハイレヘルとなる
第２クロック信号（ＣＺ）が生成される第２クロック信
号生成手段（１３ａ）と、 補正対象となる補正アナログ信号（ｈ ）、（ＰＲ）を
ディジタル信号に変換させる第２Ａ／Ｄ変換器（２３）
、 （２５）の出力信号が格納可能とされたラインメモ
リ（２７）、 （２９）と、 第２クロック信号（Ｃりに同期させて補正アナログ信号
（Ｐｓ ）、（ｐｍ ）から分離された第２の同期信号
（Ｂ）をタイミングとして第２Ａ／Ｄ変換器（２３）
。
）に基いて、水平ブランキング期間にハイレヘルとなる
第２クロック信号（ＣＺ）が生成される第２クロック信
号生成手段（１３ａ）と、 補正対象となる補正アナログ信号（ｈ ）、（ＰＲ）を
ディジタル信号に変換させる第２Ａ／Ｄ変換器（２３）
、 （２５）の出力信号が格納可能とされたラインメモ
リ（２７）、 （２９）と、 第２クロック信号（Ｃりに同期させて補正アナログ信号
（Ｐｓ ）、（ｐｍ ）から分離された第２の同期信号
（Ｂ）をタイミングとして第２Ａ／Ｄ変換器（２３）
。
（２５）出力がサンプリングされて得られる３（＋ｉシ
ンクの基準位相サンプリング誤差が減少する時間軸方向
へ第１クロック信号（Ｃ＋）を遅延させた第３クロック
信号（Ｃ３）が生成される第３クロック信号生成手段と
、 を備え、 第１クロック信号（Ｃ６）と第２クロック信号（Ｃ２）
が、各々ラインメモリ（２７）、 （２９）の読み出し
タイミング信号と読み出しリファレンス信号とされる一
方、第３クロック信号（Ｃ３）がラインメモリ（２７）
（２９）の書き込みタイミング信号とされるとともに第
２Ａ／Ｄ変換器（２３）、 （２５）に入力されるクロ
ック信号とされた、 ことを特徴とする。
ンクの基準位相サンプリング誤差が減少する時間軸方向
へ第１クロック信号（Ｃ＋）を遅延させた第３クロック
信号（Ｃ３）が生成される第３クロック信号生成手段と
、 を備え、 第１クロック信号（Ｃ６）と第２クロック信号（Ｃ２）
が、各々ラインメモリ（２７）、 （２９）の読み出し
タイミング信号と読み出しリファレンス信号とされる一
方、第３クロック信号（Ｃ３）がラインメモリ（２７）
（２９）の書き込みタイミング信号とされるとともに第
２Ａ／Ｄ変換器（２３）、 （２５）に入力されるクロ
ック信号とされた、 ことを特徴とする。
本発明に係る映像信号の時間差補正装置では、第３クロ
ック信号が、ラインメモリの書き込みタイミング信号と
されるとともに、第２Ａ／Ｄ変換器に入力されるクロッ
ク信号とされている。
ック信号が、ラインメモリの書き込みタイミング信号と
されるとともに、第２Ａ／Ｄ変換器に入力されるクロッ
ク信号とされている。
そして、第３クロック信号は、第２Ａ／Ｄ変換器出力が
サンプリングされて得られる３値シンクの基準位相サン
プリング誤差を減少させる時間軸方向へ第１クロック信
号が遅延されて生成される。
サンプリングされて得られる３値シンクの基準位相サン
プリング誤差を減少させる時間軸方向へ第１クロック信
号が遅延されて生成される。
従って、第２Ａ／Ｄｉ換器出力のサンプリングポイント
は、常に３値シンクの基準位相位置とな（実施例〕 以下、本発明に係る映像１３号の時間差補正装置の好適
な実施例を、図面に基いて説明する。
は、常に３値シンクの基準位相位置とな（実施例〕 以下、本発明に係る映像１３号の時間差補正装置の好適
な実施例を、図面に基いて説明する。
本発明に係る映像信号の時間差補正装置が適用された装
置（１）では、第１図から理解されるように、各々Ｙ信
号、Ｐ、信号、ＰＲ信号が入力される入力端子（２＞、
ｆ４）、 ｆ６）を有しており、入力端子（２）
からアナログ入力されたＹ信号（基準信号）は、低域フ
ィルタ（Ｌ Ｐ Ｆ ） （３）と同期信号検出器（Ｓ
ＹＮＣ５ＥＰ）（７）に取り込まれている。
置（１）では、第１図から理解されるように、各々Ｙ信
号、Ｐ、信号、ＰＲ信号が入力される入力端子（２＞、
ｆ４）、 ｆ６）を有しており、入力端子（２）
からアナログ入力されたＹ信号（基準信号）は、低域フ
ィルタ（Ｌ Ｐ Ｆ ） （３）と同期信号検出器（Ｓ
ＹＮＣ５ＥＰ）（７）に取り込まれている。
同期信号検出器（７）では、Ｙ信号から第１の同期信号
（３値シンク）（Ａ）が分離され、Ｐｌ、Ｌ回路（基準
クロック信号生成手段）（９）に取り込まれて、基準ク
ロック信号（Ｃ０）とされ、低域フィルタ（３）からア
ンプ（ＡＭＰ） （５）を介してＹ信号が入力される第
１Ａ／Ｄ変換器（１１，）のクロック信号（Ｙ信号サン
プリング用クロック信号）として出力される。
（３値シンク）（Ａ）が分離され、Ｐｌ、Ｌ回路（基準
クロック信号生成手段）（９）に取り込まれて、基準ク
ロック信号（Ｃ０）とされ、低域フィルタ（３）からア
ンプ（ＡＭＰ） （５）を介してＹ信号が入力される第
１Ａ／Ｄ変換器（１１，）のクロック信号（Ｙ信号サン
プリング用クロック信号）として出力される。
ＰＬＬ回路（９）は、同期信号検出回路（１７）の出力
が入力される位相比較器（９ａ〉と、位相比較器（９ａ
）の出力が入力されるＶＣＯ（９ｂ）と、ＶＣＯ（９ｂ
）の出力が分周器（９ｄ）を介して入力されるとともに
、出力が位相比較Ｈ（９ａ）に帰還されるデイレイ回路
（ＤＬ＞（９ｃ） とを有している。
が入力される位相比較器（９ａ〉と、位相比較器（９ａ
）の出力が入力されるＶＣＯ（９ｂ）と、ＶＣＯ（９ｂ
）の出力が分周器（９ｄ）を介して入力されるとともに
、出力が位相比較Ｈ（９ａ）に帰還されるデイレイ回路
（ＤＬ＞（９ｃ） とを有している。
また、Ｖ ＣＯ（９ｂ）の出力は、（１／３）分周器（
１３ａ）にも取り込まれており、（１／３）分周器（１
３ａ）の出力は、第１クロック信号（Ｃ１）とされる（
第１クロック信号生成手段）。
１３ａ）にも取り込まれており、（１／３）分周器（１
３ａ）の出力は、第１クロック信号（Ｃ１）とされる（
第１クロック信号生成手段）。
第１クロック信号（Ｃ１）はＨカウンタ（１３ｂ）に取
り速まれ、Ｈカウンタ（ＨＣｏｕｎｔｅｒ） （１３ｂ
）のカウント値でアドレス指定されるＲ ＯＭ （１３
ｃ）の出力が第２クロック信号（Ｃ２）とされる。
り速まれ、Ｈカウンタ（ＨＣｏｕｎｔｅｒ） （１３ｂ
）のカウント値でアドレス指定されるＲ ＯＭ （１３
ｃ）の出力が第２クロック信号（Ｃ２）とされる。
そして、本実施例では、（１／３）分周器（１３ａ）、
Ｈカウンタ（１３ｂ） 、およびＲＯＭ （１３ｃ）に
より、第２クロック信号生成手段が構成されており、第
２クロック信号（Ｃ２）は、Ｐ、信号、およびＰ、信号
の水平ブランキング期間だけ、同期信号検出回路（１５
）、（１７）をゲートして、低域フィルタ（１９）。
Ｈカウンタ（１３ｂ） 、およびＲＯＭ （１３ｃ）に
より、第２クロック信号生成手段が構成されており、第
２クロック信号（Ｃ２）は、Ｐ、信号、およびＰ、信号
の水平ブランキング期間だけ、同期信号検出回路（１５
）、（１７）をゲートして、低域フィルタ（１９）。
（２１）を通過したＰ、信号、Ｐ６信号から第２の開明
１□ｒ’７（Ｂ）を分離・出力させる５ずなわら、クロ
マ信号（ｐｍ信号、ＰＩＩ信号）は、正負両極性のレベ
ル値を有し、同期信号検出回路（７）で行なわれるＹ信
号の同期信号検出方法では、誤検出されるおそれがある
ため、値１４．８５［ＭＨｚ ］のパルス列（（１／３
）分周器（１３ａ）の出力）が１ライン分だけカウント
され（Ｈカウンタ（１３ｂ））、そのカウント値により
アドレス指定された番地に、水平ブランキング期間だけ
同期信号検出回路（１５Ｌ（１７）の出力がハイレヘル
となる制御信号が格納されたＲ ＯＭ （１３ｃ）が設
けられている。
１□ｒ’７（Ｂ）を分離・出力させる５ずなわら、クロ
マ信号（ｐｍ信号、ＰＩＩ信号）は、正負両極性のレベ
ル値を有し、同期信号検出回路（７）で行なわれるＹ信
号の同期信号検出方法では、誤検出されるおそれがある
ため、値１４．８５［ＭＨｚ ］のパルス列（（１／３
）分周器（１３ａ）の出力）が１ライン分だけカウント
され（Ｈカウンタ（１３ｂ））、そのカウント値により
アドレス指定された番地に、水平ブランキング期間だけ
同期信号検出回路（１５Ｌ（１７）の出力がハイレヘル
となる制御信号が格納されたＲ ＯＭ （１３ｃ）が設
けられている。
次に、低域フィルタ（１９）、 （２１）を通過したＰ
。
。
信号とＰ、信号（補正アナログ信号）は、各々、アンプ
（５）を介して第２Ａ／Ｄ変換器（２３）、 （２５）
に取り込まれ、ディジタル信号に変換されて、ラインメ
モリ（２７）、 （２９）に各々取り込まれる。
（５）を介して第２Ａ／Ｄ変換器（２３）、 （２５）
に取り込まれ、ディジタル信号に変換されて、ラインメ
モリ（２７）、 （２９）に各々取り込まれる。
ここで、第２Ａ／Ｄ変換器（２３）、 （２５）のクロ
ック信号は、各々デイレイ回路（±３３ ［ｎ５ｅｃｌ
可変）（３１）、 （３３）の出力信号（第３クロッ
ク信号（Ｃ３））とされており、第２Ａ／Ｄ変換器（２
３）、 （２５）の出力１３号が第２の同期信号（Ｂ）
をタイミングとしてランチされるラッチ回路（ＬＡＴＣ
Ｈ） （３５）の出力によりアドレス指定されるＲ Ｏ
Ｍ （３７）の出力が、加算器（ＡＤＤ）（３９）を介
して入力される信号を制御信号として、デイレイ回路（
３１）、 （３３）では、第１クロック信号（Ｃ１〕が
遅延されて第３クロック信号（Ｃ８）が生成される（第
３クロック信号生成手段）。
ック信号は、各々デイレイ回路（±３３ ［ｎ５ｅｃｌ
可変）（３１）、 （３３）の出力信号（第３クロッ
ク信号（Ｃ３））とされており、第２Ａ／Ｄ変換器（２
３）、 （２５）の出力１３号が第２の同期信号（Ｂ）
をタイミングとしてランチされるラッチ回路（ＬＡＴＣ
Ｈ） （３５）の出力によりアドレス指定されるＲ Ｏ
Ｍ （３７）の出力が、加算器（ＡＤＤ）（３９）を介
して入力される信号を制御信号として、デイレイ回路（
３１）、 （３３）では、第１クロック信号（Ｃ１〕が
遅延されて第３クロック信号（Ｃ８）が生成される（第
３クロック信号生成手段）。
なお、本実施例では、Ｙ信号サンプリング用クロック信
号（Ｃ０）と、Ｐ、信号およびＰ＋を信号サンプリング
用クロック信号（Ｃ３）の周波数は、ミューズデコーダ
最終出力のサンプリング周波数と同一とされており、ク
ロック信号（Ｃ０〉の周波数は、値４４．５５ ［ＭＨ
ｚｌ 、クロック信号（Ｃ３）の周波数は値１４．８５
ＥＦ’１Ｈｚｌ である。
号（Ｃ０）と、Ｐ、信号およびＰ＋を信号サンプリング
用クロック信号（Ｃ３）の周波数は、ミューズデコーダ
最終出力のサンプリング周波数と同一とされており、ク
ロック信号（Ｃ０〉の周波数は、値４４．５５ ［ＭＨ
ｚｌ 、クロック信号（Ｃ３）の周波数は値１４．８５
ＥＦ’１Ｈｚｌ である。
また、第２図から理解されるように、ラッチ回路（３５
）でラッチされるタイミングは、基準位相（０）を中心
とする時間６７ ［ｎ５ｅｃｌ のサンプリングポイン
トとなり （クロック信号（Ｃ１）の周波数が値１４゜
８５ ［Ｍ）Ｉｚｌ とされているため）、ランチされ
たデータ値は、時間６７ ［ｎ５ｅｃｌ の値（８ビツ
トまたは７ビノトのデータ）となる。
）でラッチされるタイミングは、基準位相（０）を中心
とする時間６７ ［ｎ５ｅｃｌ のサンプリングポイン
トとなり （クロック信号（Ｃ１）の周波数が値１４゜
８５ ［Ｍ）Ｉｚｌ とされているため）、ランチされ
たデータ値は、時間６７ ［ｎ５ｅｃｌ の値（８ビツ
トまたは７ビノトのデータ）となる。
この場合、基準位相の傾きは、レヘル値が、時間５０
［ｎ５ｅｃｌ 中に（ａｌＯｆ％１から値９ｏ（％１に
変化するという規格とされている。
［ｎ５ｅｃｌ 中に（ａｌＯｆ％１から値９ｏ（％１に
変化するという規格とされている。
そして、第２の同期信号（Ｂ）は、第３クロック信号（
Ｃ３）をタイミングとして、工ンヂ検出回路（ＥＤＧＥ
ＤＥＴＥＣＴ） （４１）でエンヂ検出されたパルス
列に変換され、第４クロック信号（Ｃ４）として、ライ
ンメモリ（２７）、 （２９）の書き込みリセットのタ
イミング信号（ＷＲ）となる。
Ｃ３）をタイミングとして、工ンヂ検出回路（ＥＤＧＥ
ＤＥＴＥＣＴ） （４１）でエンヂ検出されたパルス
列に変換され、第４クロック信号（Ｃ４）として、ライ
ンメモリ（２７）、 （２９）の書き込みリセットのタ
イミング信号（ＷＲ）となる。
一方、ラインメモリ（２７）、 （２９）の書き込み
タイミング信号（Ｗｃｋ）としては、第３クロック信号
（Ｃ３）が入力されており、また、ラインメモリ（２７
）（２９）の読み出しリファレンスのタイミング信号（
ＲＲ）、読み出しタイミング信号（Ｒｃｋ）としては、
各々、第２クロック信号（Ｃ２）、第１クロック信号（
Ｃ＋）が入力される。
タイミング信号（Ｗｃｋ）としては、第３クロック信号
（Ｃ３）が入力されており、また、ラインメモリ（２７
）（２９）の読み出しリファレンスのタイミング信号（
ＲＲ）、読み出しタイミング信号（Ｒｃｋ）としては、
各々、第２クロック信号（Ｃ２）、第１クロック信号（
Ｃ＋）が入力される。
このように、第２Ａ／Ｄ変換器（２３Ｌ （２５）の出
力が各々ラッチ回路（３５）、ＲＯＭ （３７）、加算
器（３９）を介してデイレイ回路（３１）、 （３３）
に各々入力され、その入力信号を制ｊ■１３号として第
１クロ７り信号（Ｃ１）が遅延された第３クロック信号
（Ｃ１）が１威される。
力が各々ラッチ回路（３５）、ＲＯＭ （３７）、加算
器（３９）を介してデイレイ回路（３１）、 （３３）
に各々入力され、その入力信号を制ｊ■１３号として第
１クロ７り信号（Ｃ１）が遅延された第３クロック信号
（Ｃ１）が１威される。
そして、第３クロック信号（Ｃ１）は、第２Ａ／Ｄ変換
器（２３）、 （２５）のクロック信号として帰還され
ているので、第２Ａ／Ｄ変換器（２３）、 （２５）で
は、常に３値シンクの基準位相がサンプリングポイント
となる。
器（２３）、 （２５）のクロック信号として帰還され
ているので、第２Ａ／Ｄ変換器（２３）、 （２５）で
は、常に３値シンクの基準位相がサンプリングポイント
となる。
また、ラインメモリ（２７Ｌ （２９）の書き込みタイ
ミング信号、読み出しタイミング信号、読み出しりファ
リンス信号として、各々、第３クロック信号（Ｃ１）、
第１クロック信号（Ｃ１）、第２クロック信号（Ｃ２）
が入力される。
ミング信号、読み出しタイミング信号、読み出しりファ
リンス信号として、各々、第３クロック信号（Ｃ１）、
第１クロック信号（Ｃ１）、第２クロック信号（Ｃ２）
が入力される。
その結果、第１Ａ／Ｄ変換器（１１）の出力が得られる
出力端子（８）と、２つの第２Ａ／Ｄ変換器（２３）（
２５）の出力が各々得られる出力端子（１０）、 （１
２）からは、Ｙ信号を基準としてＰ、信号とＰ８８Ｃと
のデイレイ差が時間軸上で補正された信号が出力される
。
出力端子（８）と、２つの第２Ａ／Ｄ変換器（２３）（
２５）の出力が各々得られる出力端子（１０）、 （１
２）からは、Ｙ信号を基準としてＰ、信号とＰ８８Ｃと
のデイレイ差が時間軸上で補正された信号が出力される
。
また、出力端子（８）、（１２）では、ラインメモリ（
２７） （２９）の出力が得られるので、その補正範
囲は値±０．５［ｔ（；ライン１分となる。
２７） （２９）の出力が得られるので、その補正範
囲は値±０．５［ｔ（；ライン１分となる。
一方、Ｙ信号とクロマ信号とのデイレイ差は、（Ｙ信号
サンプリング周期±１１ ） ［ｎ５ｅｃｌ 以内とな
り、十分に実用に供するものであるが、デイレイ回路（
９Ｃ）を手動で調整することにより、そのデイレイ差を
さらに小さくすることも可能である。
サンプリング周期±１１ ） ［ｎ５ｅｃｌ 以内とな
り、十分に実用に供するものであるが、デイレイ回路（
９Ｃ）を手動で調整することにより、そのデイレイ差を
さらに小さくすることも可能である。
この場合、外部クロック信号を基準として、３つの信号
（Ｙ信号、Ｐ、信号、Ｐ、信号）が各々補正される構成
も好適である。
（Ｙ信号、Ｐ、信号、Ｐ、信号）が各々補正される構成
も好適である。
すなわち、第１図中点線で示すように、その基準となる
信号（Ｓ）が、同期信号検出回路（７）に取り込まれる
とともに、第１Ａ／Ｄ変換器（１１）の入力ライン（Ｌ
ｉｎ）上と出力ライン（Ｌｏｕｔ）上との間に、同期
信号検出回路（１５）、ラインメモリ（２７）等を含む
回路構成（１００）がさらに１＆Ｉｌ介装されることに
より、Ｙ信号、Ｐ、信号、Ｐ＋を信号間のデイレイ差が
、信号（Ｓ）を基準として補正されるようにすることが
できる。
信号（Ｓ）が、同期信号検出回路（７）に取り込まれる
とともに、第１Ａ／Ｄ変換器（１１）の入力ライン（Ｌ
ｉｎ）上と出力ライン（Ｌｏｕｔ）上との間に、同期
信号検出回路（１５）、ラインメモリ（２７）等を含む
回路構成（１００）がさらに１＆Ｉｌ介装されることに
より、Ｙ信号、Ｐ、信号、Ｐ＋を信号間のデイレイ差が
、信号（Ｓ）を基準として補正されるようにすることが
できる。
この場合、Ｙ信号は同期信号検出回路（７）には入力さ
れず、また第１ Ａ／Ｄ変換２ｉ（１１）では入力ライ
ン（Ｌ ｉｎ）からデイレイ回路（３１）の出力が取り
込まれるとともに、出力ライン（ｌ、ｏｕ ｔ）からは
ディジタル信号に変換されたＹ信号がラインメモリ（２
７）に出力される。
れず、また第１ Ａ／Ｄ変換２ｉ（１１）では入力ライ
ン（Ｌ ｉｎ）からデイレイ回路（３１）の出力が取り
込まれるとともに、出力ライン（ｌ、ｏｕ ｔ）からは
ディジタル信号に変換されたＹ信号がラインメモリ（２
７）に出力される。
以上説明したように、本実施例では、第２Ａ／Ｄ変換器
（２３Ｌ （２５）からデイレイ回路（３１）、 （
３３）に敗るループにより、第２Ａ／Ｄ変換器（２３）
、 （２５）では、常に３値シンクの基準位相がサン
プリングポイントとされる。
（２３Ｌ （２５）からデイレイ回路（３１）、 （
３３）に敗るループにより、第２Ａ／Ｄ変換器（２３）
、 （２５）では、常に３値シンクの基準位相がサン
プリングポイントとされる。
また、ラインメモリ（２７＞、 （２９）の書き込みタ
イミング信号、読み出しタイミング信号、読み出しリフ
ァレンス信号として、各々第３クロック信号（Ｃ５）、
第１クロック信号（Ｃ３）、第２クワンク信号（Ｃ２）
が入力される。
イミング信号、読み出しタイミング信号、読み出しリフ
ァレンス信号として、各々第３クロック信号（Ｃ５）、
第１クロック信号（Ｃ３）、第２クワンク信号（Ｃ２）
が入力される。
従って、Ｙ信号を基準として、Ｐ、信号とＰＲ倍信号間
デイレイ差が自動的、かつ高精度で調整される。
デイレイ差が自動的、かつ高精度で調整される。
また、Ｐ、信号とｈ信号とが装置（１）に入力された後
にその調整が行なわれるので、出力端子（１０）、
（１２）から得られる信号を、例え５よ’ＶＴＲの記録
系に入力さセることにより、互換再生ダビング特にデイ
レイ差がほとんど積算されず、良好な画質を維持するこ
とが可能となる。
にその調整が行なわれるので、出力端子（１０）、
（１２）から得られる信号を、例え５よ’ＶＴＲの記録
系に入力さセることにより、互換再生ダビング特にデイ
レイ差がほとんど積算されず、良好な画質を維持するこ
とが可能となる。
なお、デイレイ差の調整精度は、基準位相サンプＩＪン
グデータのビット精度、デイレイ回路（３１）（３３）
の精度で決まる。
グデータのビット精度、デイレイ回路（３１）（３３）
の精度で決まる。
そこで、第３図から理解されるように、デイレイ回路（
３１）、 （３３）に、第１クロック信号（Ｃ５）が、
１６分の１クロックづつ遅延される１５個の遅延回路（
ａ、Ｌ （ａ＝）−（ａ、ｓ）を設け、かつそれら遅延
回路（ａｌ）〜（ａ、、）のうち、どれか１つを選択す
るか、あるいはクロック信号（Ｃ＋）がそのまま出力す
る切換が可能とされた選択スイフチ（ｂ）を設け、選択
スイ、・チ（ｂ）の切換が、例えば４ビツトのコント【
］−ルデータにより制御されるように構成すれば、４
Ｉｎ５ｅｃｌの精度となる。
３１）、 （３３）に、第１クロック信号（Ｃ５）が、
１６分の１クロックづつ遅延される１５個の遅延回路（
ａ、Ｌ （ａ＝）−（ａ、ｓ）を設け、かつそれら遅延
回路（ａｌ）〜（ａ、、）のうち、どれか１つを選択す
るか、あるいはクロック信号（Ｃ＋）がそのまま出力す
る切換が可能とされた選択スイフチ（ｂ）を設け、選択
スイ、・チ（ｂ）の切換が、例えば４ビツトのコント【
］−ルデータにより制御されるように構成すれば、４
Ｉｎ５ｅｃｌの精度となる。
この場合、そのコントロールデータを５ピントとずれば
、２ ［ｎ５ｅｃｌの精度となる。
、２ ［ｎ５ｅｃｌの精度となる。
また、そのコントロールの古注としては、例え：よ′、
基準位相をサンプリングしたとき（位Ｉｆｆ差ゼロ）に
は、遅延回路（ａｌ）〜（ａ、、）のうち、中心値とな
るものを選択し、第２図中のサンプリングポイントを外
れた場合には、一定の遅延量とすることにより、デイレ
イ差の吸収が可能となる。
基準位相をサンプリングしたとき（位Ｉｆｆ差ゼロ）に
は、遅延回路（ａｌ）〜（ａ、、）のうち、中心値とな
るものを選択し、第２図中のサンプリングポイントを外
れた場合には、一定の遅延量とすることにより、デイレ
イ差の吸収が可能となる。
なお、本実施例では、Ｙ信号、Ｐ８信号、Ｐオ信号につ
いて説明したが、例えばＧ信号を基準として、Ｂ信号と
Ｒ信号間のデイレイ差を吸収することも可能である。
いて説明したが、例えばＧ信号を基準として、Ｂ信号と
Ｒ信号間のデイレイ差を吸収することも可能である。
［発明の効果］
以上説明で理解されるように、本発明に係る映像信号の
時間差補正装置は、ラインメモリの書き込みタイミング
信号、および第２Ａ／Ｄ変換器に入力されるクロック信
号が、同一の第３クロック信号とされ、その第３クロッ
ク信号は、第２Ａ／Ｄ変換器出力がサンプリングされて
得られる３値ノンクの基準位相サンプリング誤差を減少
させる時間軸方向へ第１クロック信号が遅延されて生成
される。
時間差補正装置は、ラインメモリの書き込みタイミング
信号、および第２Ａ／Ｄ変換器に入力されるクロック信
号が、同一の第３クロック信号とされ、その第３クロッ
ク信号は、第２Ａ／Ｄ変換器出力がサンプリングされて
得られる３値ノンクの基準位相サンプリング誤差を減少
させる時間軸方向へ第１クロック信号が遅延されて生成
される。
従って、第２Ａ／Ｄ変換２ｘ出力のサンプリングポイン
トは、常に３値ノンクの基準位相位置となる。
トは、常に３値ノンクの基準位相位置となる。
その結果、基準信号と補正アナログ信号とのデイレイ差
を、自動的、かつ高精度に調整することができる。
を、自動的、かつ高精度に調整することができる。
また、補正アナログ信号は入力信号であるので、例えば
ＶＴＲの記録系における互換再生ダビング時にも、デイ
レイ差がほとんど積算されず、良好な画質を維持するこ
とができる。
ＶＴＲの記録系における互換再生ダビング時にも、デイ
レイ差がほとんど積算されず、良好な画質を維持するこ
とができる。
第１図は、本発明に係る映像信号の時間差補正装置の好
適な実施例における装置の電気的構成を示すシステムプ
ロ、り図、第２図は３値波形中のサンプリングポイント
等を示す波形図、第３図は、他の実施例におけるデイレ
イ回路の構成図である。 （１）は装置、（３１，（１９）、（２１） は低減フ
ィルタ、（９）はＰ Ｌ、 １回路、（１１）は第１
Ａ／Ｄ変換器、（１３ａＬ１よ（１／３）分周器、（＋
５）、 （１７）は同量信号検出回路、（２３）、 （
２５）は第２Ａ／Ｄ変換器、（２７）、 （２９）はラ
インメモリ、（３１）、 （３３）はデイレイ回路、（
ｃｌ）は第１クロック信号、（Ｃ２）は第２クロック信
号、（Ｃ３）は第３クロック信号、（Ａ）は第１の同期
信号、（Ｂ）は第２の同期信号である。
適な実施例における装置の電気的構成を示すシステムプ
ロ、り図、第２図は３値波形中のサンプリングポイント
等を示す波形図、第３図は、他の実施例におけるデイレ
イ回路の構成図である。 （１）は装置、（３１，（１９）、（２１） は低減フ
ィルタ、（９）はＰ Ｌ、 １回路、（１１）は第１
Ａ／Ｄ変換器、（１３ａＬ１よ（１／３）分周器、（＋
５）、 （１７）は同量信号検出回路、（２３）、 （
２５）は第２Ａ／Ｄ変換器、（２７）、 （２９）はラ
インメモリ、（３１）、 （３３）はデイレイ回路、（
ｃｌ）は第１クロック信号、（Ｃ２）は第２クロック信
号、（Ｃ３）は第３クロック信号、（Ａ）は第１の同期
信号、（Ｂ）は第２の同期信号である。
Claims (1)
- 【特許請求の範囲】 アナログ入力される基準信号をディジタル信号に変換す
る第１Ａ／Ｄ変換器に入力させる基準クロック信号が、
基準信号から分離された第１の同期信号に基いて生成さ
れる基準クロック信号生成手段と、 周波数を所望の整数倍にした値が、基準クロック信号の
周波数となる第１クロック信号に基いて、水平ブランキ
ング期間にハイレベルとなる第２クロック信号が生成さ
れる第２クロック信号生成手段と、 補正対象となる補正アナログ信号をディジタル信号に変
換させる第２Ａ／Ｄ変換器の出力信号が格納可能とされ
たラインメモリと、 第２クロック信号に同期させて補正アナログ信号から分
離された第２の同期信号をタイミングとして第２Ａ／Ｄ
変換器出力がサンプリングされて得られる３値シンクの
基準位相サンプリング誤差が減少する時間軸方向へ第１
クロック信号を遅延させた第３クロック信号が生成され
る第３クロック信号生成手段と、 を備え、 第１クロック信号と第２クロック信号が、各々ラインメ
モリの読み出しタイミング信号と読み出しリファレンス
信号とされる一方、第３クロック信号がラインメモリの
書き込みタイミング信号とされるとともに第２Ａ／Ｄ変
換器に入力されるクロック信号とされた、 ことを特徴とする映像信号の時間差補正装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038083A JP2737346B2 (ja) | 1990-02-19 | 1990-02-19 | 映像信号の時間差補正装置 |
| US07/652,119 US5099312A (en) | 1990-02-19 | 1991-02-07 | Timebase corrector |
| KR1019910002315A KR910016209A (ko) | 1990-02-19 | 1991-02-12 | 영상 신호의 시간차 보정 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038083A JP2737346B2 (ja) | 1990-02-19 | 1990-02-19 | 映像信号の時間差補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03241995A true JPH03241995A (ja) | 1991-10-29 |
| JP2737346B2 JP2737346B2 (ja) | 1998-04-08 |
Family
ID=12515585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038083A Expired - Fee Related JP2737346B2 (ja) | 1990-02-19 | 1990-02-19 | 映像信号の時間差補正装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5099312A (ja) |
| JP (1) | JP2737346B2 (ja) |
| KR (1) | KR910016209A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0573104A3 (en) * | 1992-06-02 | 1994-07-13 | Philips Electronics Nv | Display device including a correction circuit for correcting pictures to be displayed, and correction circuit for use in a display device |
| US7280930B2 (en) * | 2005-02-07 | 2007-10-09 | Lecroy Corporation | Sequential timebase |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4485395A (en) * | 1982-09-21 | 1984-11-27 | Rca Corporation | Misregistration prevention in two channel VTRS |
| JPS60146952A (ja) * | 1983-12-30 | 1985-08-02 | Aisin Warner Ltd | 車両用自動変速機の制御装置 |
| JPS61189094A (ja) * | 1985-02-16 | 1986-08-22 | Sony Corp | 読出スタ−トパルス発生回路 |
| US4792846A (en) * | 1987-06-26 | 1988-12-20 | Tektronix, Inc. | Component television timing corrector |
-
1990
- 1990-02-19 JP JP2038083A patent/JP2737346B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-07 US US07/652,119 patent/US5099312A/en not_active Expired - Lifetime
- 1991-02-12 KR KR1019910002315A patent/KR910016209A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737346B2 (ja) | 1998-04-08 |
| KR910016209A (ko) | 1991-09-30 |
| US5099312A (en) | 1992-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |