JPH03243380A

JPH03243380A - プリンタ装置

Info

Publication number: JPH03243380A
Application number: JP2040739A
Authority: JP
Inventors: Mutsuo Shitamae; 睦夫下前
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-02-21
Filing date: 1990-02-21
Publication date: 1991-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＦＩＦＯ回路を備えたレーザプリンタ等の
プリンタ装置に関する。

〔従来の技術〕

レーザプリンタ等のプリンタ装置においては、ワードプ
ロセッサ、パソナルコンピュータ等のホストシステムか
ら文字コード、制御コード等のデータが送られてくると
、そのデータに基づいて所定メモリ上でページ単位のビ
デオデータを作成し、それをエンジンへ順次送出してプ
リントアウトさせるようにしている。

ところで、このプリンタ装置では、コントローラからエ
ンジンへのデータの送出は、そのエンジンからのビデオ
クロックに同期させて行なう必要があるため、コントロ
ーラ側にその送出すべきデータを一時的に記憶する出力
用バッファ（ビデオ制御部）を設けているが、そのバッ
ファとしては近年、入力データをＲＡＭの先頭アドレス
から順次書き込んだ後、そのＲＡＭの先頭アドレスから
順次データを読み出して出力するファーストイン・ファ
ーストアウト・メモリ回路（Ｆ　Ｉ　Ｆ○回路）を用い
たものが多用されるようになってきた。

〔発明が解決しようとする課題〕

しかしながら、このようなプリンタ装置では。

ＦＩＦＯ回路の動作不良によるビット破壊等によりプリ
ント画像に異常が生じることがあるため、コントローラ
側でエンジンへ送出後のデータを読み返してチエツクす
べきであるが、ＦＩＦＯ回路の出力がマイクロコンピュ
ータと非同期であるためにそれができなかった。

そこで、従来は例えばオペレータから修理の要請を受け
たサービスマンがプリント結果を見てそれを判断したり
、専用の測定装置を利用してチエツクする方法などがと
られていたが、それでは用紙を無駄に使用したり、専用
の測定装置を別に購入したりしむければならなくなるの
で、無駄な手間がかかるうえに経済的負担が大きくなる
。

この発明は上記の点に鑑みてなされたものであり、この
ような問題を解消し、ＦＩＦＯ回路の状態をプリンタ装
置内で自己診断できるようにすることを目的とする。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、上述のようなプ
リンタ装置において、ＦＩＦＯ回路内のデータを読み出
す毎にアップカウント又はダウンカウントするカウント
手段と、該手段のカウント値が予め設定された値に達し
た時にＦＩＦＯ回路から読み出されたデータを記憶する
データ記憶手段と、該手段に記憶されたデータの内容と
ＦＩＦＯ回路に入力される前のそのデータの内容とを照
合する照合手段とを設けたものである。

また、ＦＩＦＯ回路内のデータを読み出す毎にアップカ
ウント又はダウンカウントするカウント手段と、該手段
のカウント値とＦＩＦＯ回路から順次読み出されるデー
タとが一致するように、該ＦＩＦＯ回路に上記データに
相当する数値データを入力する数値データ入力手段と、
ＦＩＦＯ回路内の数値データを読み出す毎にその数値と
カウント手段のカウント値とを照合する照合手段とを設
けてもよい。

〔作　用〕

請求項１の発明によるプリンタ装置では、まずＦＩＦＯ
回路内のＲＡＭの先頭アドレスに対応する値として例え
ば「１」をカウント手段にロードしておき、ＦＩＦＯ回
路からデータが読み出されて、カウント手段がダウンカ
ウントを行なうことによりそのカウント値が「Ｏ」にな
った時に、データ記憶手段がＦＩＦＯ回路から読み出さ
れたデータ、すなわちそのＲＡＭの先頭アドレスから読
み出されたデータを記憶する。

次いで、照合手段がそのデータの内容とＦＩＦＯ回路に
入力される前のそのデータの内容とを照合するので、あ
とはその照合結果から両データの内容が同一か否かを容
易に判定することができる。

ここで、ＦＩＦＯ回路として例えば４ビット幅のＲＡＭ
を内蔵したものを使用し、そのＲＡＭへ”ｏｏｏｏ”を
順次入力して上述の処理を行ない、次にそのデータの各
ビットを反転したデータ、すなわち°１１１１”を上記
ＲＡＭへ順次入力して上述の処理を行なうようにすれば
、先頭アドレスにおいてビット破壊があるか否かを確実
に判断できる。

したがって、ＦＩＦＯ回路の先頭アドレスから最終アド
レスまでの全てのアドレスにそれぞれ対応する値をカウ
ント手段に順次ロードして、そのロード毎に上述の処理
を行なうようにすれば、ＦＩＦＯ回路内のＲＡＭの全ア
ドレスにおいてそれぞれビット破壊があるか否かを判定
できると共に、ＦＩＦＯ回路内の書込アドレスカウンタ
及び続出アドレスカウンタによる各アドレス指定にズし
があるかないか等も判定できる。

そして、ＦＩＦＯ回路がそのような動作不良を起こして
いると判定した時に、例えば表示器にその内容を表示す
るようにすれば、オペレータはその表示内容を見て直ち
にサービスマンへ修理を依頼することができ、現地に到
着したサービスマンは表示内容に基づいてＦＩＦＯ回路
の不良部分あるいは全体を短時間で交換することができ
る。

したがって、ＦＩＦＯ回路の機能が回復するまでの時間
が大幅に短縮され、プリント作業に支障をきたす時間が
削減する。

一方、請求項２の発明によるプリンタ装置では、カウン
ト手段がＦＩＦＯ回路内のデータを読み出す毎にアップ
カウント又はダウンカウントを行ない、そのカウント値
とＦＩＦＯ回路から順次読み出されるデータとが一致す
るように、数値データ入力手段がＦＩＦＯ回路に上記デ
ータに相当する数値データを入力し、ＦＩＦＯ回路内の
数値データを読み出す毎しこ照合手段がその数値とカウ
ント手段のカウント値とを照合するようにした場合、上
述のようなＦＩＦＯ回路の不良判定を高速で行なうこと
ができる。

すなわち、例えばＦＩＦＯ回路として４ビット幅でＯ〜
１５番地までの記憶エリアを有するＲＡＭを内蔵したも
のを用い、まずカウント手段に例えばｒＱＪをロードし
、ＦＩＦＯ回路にｒＯＪ（”００００”）〜ｒ１５Ｊ（
”１１１１°）を順次入力する。

そして、ＦＩＦＯ回路のＲＡＭの１番地から数値データ
が読み出されると、照合手段がその数値とカウント手段
のカウント値ｒＯＪとを照合し、カウント手段がアップ
カウントを行なってカウント値を「１」にする。以後、
ＦＩＦＯ回路のＲＡＭのｔ〜１５番地までの各アドレス
から数値データが読み出される度に同じ処理を繰り返す
。

１５番地に対する処理が終了すると、今度はカウント手
段に例えば「１５」をロードし、そのＦＩＦＯ回路にｒ
ｌ　５Ｊ（”１１１１°）〜ｒｏ」（”Ｏ。

ＯＯ”）を順次入力して、ＦＩＦＯ回路の先頭アドレス
の数値データが読み出されると、照合手段がその数値と
カウント手段のカウント値「１５」とを照合し、カウン
ト手段がダウンカウントを行なってカウント値を「１４
」にする。以後、最終アドレスまでの各アドレスから数
値データが読み出される度に同じ処理を繰り返す。

シタ力って、ＦＩＦＯ回路内の全てのアドレス（メモリ
）におけるビット不良や、ＦＩＦＯ回路内の各アドレス
カウンタによる各アドレス指定にズレがあるかないか等
を高速判定できる。

〔実　施　例〕

以下、この発明の実施例を添付図面に基づいて具体的に
説明する。

第２図にこの発明の一実施例であるレーザプリンタシス
テムの構成を示す。

このシステムは、ホストシステム１とコントローラ２と
プリントエンジン（以下単に「エンジン」と称す）３と
、これらを接続するホストインタフェース４及びレーザ
プリンタ・ビデオ・インタフェース（以下ｒＬＰＶＩＪ
と酩称する）５とによって構成されている。なお、ホス
トシステム１を除いた各部によりレーザプリンタ（プリ
ンタ装置Ｉ）を構成している。

ホストシステム１は、文字情報あるいは画像情報、オー
バレイ情報等の印字情報を送出するワードプロセッサ、
オフィスコンピータ、パーソナルコンピュータ等のホス
トマシンである。

コントローラ２は、ホストシステム１から文字情報や画
像情報を受けて、プリント用紙１ページ分ずつの画像イ
メージ情報（ビデオデータ）を生成する画像処理装置で
ある。

プリントエンジン３は、コントローラ２により生成され
た画像イメージ情報を用紙にプリントする画像形成装置
である。

ホストインタフェース４は、ホストシステム１とコント
ローラ２間を接続するためのインタフェースであり、Ｒ
３２３２Ｃ，セントロニクスエ／Ｆ等がよく知られてい
る。

ＬＰＶＩ５４；！、コントローラ２とエンジン３を接続
する標準インタフェースであり、従来エンジン毎（モデ
ル毎）に個々に決められていたビデオインタフェースの
ハードウェアを統一し、エンジンの機能に左右されない
ようにしたものである。

第３図にレーザプリンタ内のコントローラ２のハード構
成を示す。

コントローラ２は、図示のようにＣＰＵ２０゜プログラ
ムＲＯＭ２１．ＲＡＭ２２．フォントＲＯＭ２３．不揮
発性ＲＡＭ２４．操作パネル２５、オプションインタフ
ェース２７．ビデオ制御部　２８．エンジンインタフェ
ース２９と、前述のホストインタフェース４及びＬＰＶ
Ｉ５のコントローラ側部分とから成り、各々はデータバ
ス。

アドレスバス、及びコントロールバスからなるＣＰＵバ
ス３０により相互に接続されている。

ＣＰＵ２０は、このコントローラ２全体を統括的に制御
する中央処理装置であり、凡用の１６ビツト又は３２ビ
ツトのＣＰＵを使用する。

プログラムＲＯＭ２　ｉは、ＣＰＵ２０を制御するため
のマイクロコード（プログラム）を格納する。

ＲＡＭ２２は大容量のランダムアクセスメモリであり、
主として次のような用途に使用される。

（ａ）システムメモリ（ｂ）インプットバッファ（ｃ）ページバッファ（ｄ）フォントファイル（ｅ）マクロファイル（ｆ）イメージファイル（ｇ）プリントコントロールファイル（ｈ）ビデオバッファ第４図に、データ処理の流れとこのＲＡＭ２２内の各バ
ッファ及びファイルとの関係を示す。

ホストシステム１より送られてくる情報はホストインタ
フェース４を経由しインプットバッファ２２ｂに蓄えら
れる。

このインプットバッファ２２ｂに蓄えられたデータは、
データ処理部２０１によって取り出され、データの種類
に応じてそれぞれページバッファ２２ｃあるいはフォン
トファイル２２ｄ、マクロファイル２２ｅ、イメージフ
ァイル２２ｆ、プリントコントロールファイル２２ｇの
いずれかに登録される。

すなわち、プリントシーケンス制御データ（用紙搬送経
路の指定、プリント枚数指定地）はプリントコントロー
ルファイル２２ｇに、ページのレイアウト情報（印字デ
ータと印字位置の関係等）はページバッファ２２ｃに、
イメージ情報はイメージファイル２２ｆに、ダウンロー
ドフォントはフォントファイル２２ｄに、オーバレイ情
報等はマクロファイル２２ｅにそれぞれ登録される。

イメージ情報処理部２０２は、ページバッファ２２ｃの
内容に従って、イメージファイル２２ｆ。

フォントファイル２２ｄ及びフォントＲＯＭ２３の内容
をビデオバッファ２２ｈに展開する。

そして、ビデオバッファ２２ｈに１頁分の印字データの
展開が完了すると、プリント制御部２０３がプリントコ
ントロールファイル２２ｇの内容に従ってＬＰＶＩ５経
由でエンジン３を起動し、エンジン３が画像記録タイミ
ングになると、ビデオバッファ２２ｈの内容をビデオ制
御部２８内の後述するＦＩＦＯメモリを数ライン分のバ
ッファとして用いてＬＰＶＩ５経由でエンジン３に送出
する。

エンジン３は、ＬＰＶＩ５を通して送られてくるビデオ
データを用紙にプリントする。

なお、フォントファイル２２ｄ、イメージファイル２２
ｆ、ページバッファ２２Ｃ１及びビデオバッファ２２ｈ
によって１画像出力用メモリを構成する。

第３図に戻って、フォントＲＯＭ２ＥＳは、ホストシス
テム１からホストインタフェース４を経由して送られて
くる文字情報をイメージ情報に変換するためのフォント
データを格納している。

不揮発性ＲＡＭ２４は、電源をＯＮにした後のプリンタ
の動作状態を制御するための情報を格納するメモリであ
り、主として次のような項目を記憶する。

（ａ）印字方向（ｂ）書体（フォント）（ｃ）文字サイズ（ｄ）行間隔（ｅ）給紙口（ｆ）排紙口（ｇ）ホストインタフェースこの不揮発性ＲＡＭ２４の記憶内容は、操作パネル２５
から更新される。

操作パネル２５の外観を第５図に示す。この操作パネル
２５によって、不揮発性ＲＡＭ２４の記憶内容を更新す
る操作をモードセットと呼ぶ。

この操作パネル２５は、プリンタの状態やモードセット
の内容を文字で表示するためのＬＣＤ表示器２５０．電
源ＯＮの時に点灯するパワーＬＥＤ２５１．プリンタの
オンライン状態を示すオンラインＬＥＤ２５２．プリン
タが異常な時に点灯または点滅するアテンションＬＥＤ
２５３．プリンタ内に印字情報（印字データ）があるこ
とを示すデータＬ　Ｅ　Ｄ　２５４　、プリンタのオン
ライン／オフラインを切り替えるためのオンラインスイ
ッチ２５５．データＬＥＤ２５４が点灯している時その
プリンタ内のデータを印字するためのフオームフィード
（Ｆ　ｏｒｍ　Ｆ　ｅｅｄ）スイッチ２５６．プリンタ
の自己診断テスト機能等を起動するためのテストスイッ
チ２５７．プリンタをリセットするためのリセットスイ
ッチ２５８．モードセット操作用のスイッチ２５Ａ、２
５Ｂ、２５Ｃ，２５Ｄで構成される。

再び第３図に戻って、ホストインタフェース４は、ホス
トシステム１とコントローラ２を接続するインタフェー
スで、セントロニクス準拠パラレルとＲ８−２３２Ｇの
２つを準備し、モードセットにより選択する。

オプションインタフェース２７は、機能を拡張するべく
フォントやプログラムを外部から供給するためのインタ
フェースであり、この例ではＩＣカード６を２個扱える
。

ＩＣカード６は市販の物を採用し、記憶しているデータ
の種類によりフォントカード、プログラムカード又はそ
の両方を記憶したカードがあるが、物理的には同一の物
である。

ビデオ制御部２８は、第４図のビデオバッファ２２ｈに
ｃｐｕ２０のバス幅（１６ビツトまたは３２ビツト）で
記憶されているビデオデータをシリアルに変換して、Ｌ
ＰＶＩ５を経由してエンジン３に送る。

エンジンインタフェース２日は、ＬＰＶＩ５を経由して
双方向シリアル信号によりエンジンの状態を検知したり
、コマンドを送出してエンジン３を制御するシリアル通
信（送受信）機能を持つ。

第１図は、第３図のビデオ制御部２８の構成例を示す制
御回路図である。

このビデオ制御部２８は、従来からの主な構成要素であ
るＦＩＦＯ回路３１．ラッチ・シフト回路３２と、この
発明に関するカウンタ３３．及びデータラッチ３４とを
備えている。

ＦＩＦＯ回路３１は、例えば１ペ一ジ分のビデオデータ
を記憶するだけのメモリ容量を持つスタティックＲＡＭ
、書込アドレスカウンタ、及び読み出しアドレスカウン
タ等から構成されており、リセット信号ＲＥＳＥＴによ
って内部を初期化し、ＲＡＭ２２からＣＰＵバス３０中
のＣＰＵデータバスを通じて転送されてくるビデオデー
タを書込信号ＦＩＦＯ−ＷＲの入力毎に先頭アドレスか
ら順次記憶し、読出信号ＦＩＦＯ・ＲＤの入力毎に先頭
アドレスから順次データを出力する。

ランチ・シフト回路３２は、ＦＩＦＯ回路３１からのデ
ータを信号ＦＩＦＯ・ＲＤによってラッチし、エンジン
３からのビデオクロックの１クロツク毎に内部データを
１ビツトずつシフト（パラレル・シリアル変換）してエ
ンジン３へ出力する。

なお、このラッチ・シフト回路３２への入力データとそ
の出力データのビット数が異なるため、この実施例では
ビデオクロック数が入力データ側のビット数に達してラ
ッチ・シフト回路３２内が空になる毎に、ＣＰＵ２０が
信号ＦＩＦＯ−ＲＤを出力するものとする。

もし、ラッチ・シフト回路３２の代わりに、入力される
データをそのままのビット数で出力する一般のラッチが
用いられている場合には、信号ＦＩＦＯ・ＲＤとビデオ
クロックは１：１の関係になるため、ＣＰＵ２０による
信号ＦＩＦＯ・ＲＤの出力タイミングを容易に設定でき
る。

また、エンジン３を起動することにより、そのエンジン
３が信号ＦＩＦＯ−ＲＤを出力するようにしてもよいし
、ビデオ制御部２８に信号ＦＩＦＯ・ＲＤを発生する回
路を追加して、自己診断の時にのみその回路が信号ＦＩ
ＦＯ−ＲＤを所定のタイミングで出力するようにしても
よい。

カウンタ３３は、ロード機能付きダウンカウンタであり
、ＣＰＵ２０からの初期値を示すデータを書込信号Ｃ０
ＵＮＴ−ＷＲによって取り込み、信号ＦＩＦＯ・ＲＤの
入力毎にダウンカウント（−１）する。

そして、カウント値が「０」になった時点、すなわちＦ
ＩＦＯ回路３１からのデータ読み出し回数が初期値と一
致した時点で、ＣＰＵ２０へその旨を告げる割込信号Ｉ
ＮＴＥＲＲＵＰＴを、データ・ラッチろ４へ信号Ｃ０Ｕ
ＮＴ＝　Ｑ　　をそれぞれ出力する。

その後、信号Ｃ０ＵＮＴ−ＷＲを再び入力した時に、そ
の各信号の出力を禁止する。なお、信号Ｃ０ＵＮＴ−Ｗ
Ｒによらずに、ＣＰＵ２０からの別の信号によってその
各信号の出力を禁止するようにしても勿論よい。

データ・ラッチ３４は、信号Ｃ０ＬＩＮＴ＝　Ｏを入力
すると、ＦＩＦＯ回路３１からのデータをラッチし、Ｃ
ＰＵ２０からの続出信号ＤＡＴＡ−ＲＤによってそのラ
ンチデータを出力する。

ここでまず、通常プリント時におけるビデオ制御部２８
の処理動作について簡単に説明する。

ＲＡＭ２２のビデオバッファ２２ｈ上にｌページ分のビ
デオデータが作成されると、ＣＰＵ２０はビデオ制御部
２８へまず信号ＲＥＳＥＴを送出し、続いてビデオバッ
ファ２２ｈから所定バイトずつデータを取り出すと共に
、その取り出し毎に信号ＦＩＦＯ−ＷＲを出力する。そ
の後、所定のタイミングで信号ＦＩＦＯ・ＲＤ　を出力
する。

ＦＩＦＯ回路３１は、信号ＲＥＳＥＴが入力されると内
部を初期化し、その後信号ＦＩＦＯ・ＷＲが入力される
度にビデオバッファ２２ｈの出力データを先頭アドレス
から順次記憶する。

その後、信号ＦＩＦＯ−ＲＤが入力される度に、先頭ア
ドレスからデータを順次読み出してラッチ・シフト回路
３２八出力する。

ラッチ・シフト回路３２は、ＦＩＦＯ回路３１からのデ
ータを入力してラッチし、エンジン３からのビデオクロ
ックに同期してそのデータを１ビツトずつ出力し、ＬＰ
ＶＩ５を介してエンジン３に入力させる。

次に、ＦＩＦＯ回路′５１の状態を自己診断する処理動
作を説明する。

なお、説明の便宜上、ＦＩＦＯ回路３１内のＲＡＭを４
ビツト幅とする。

また、第５図のテストスイッチ２５７を押下（オフライ
ン中）すると、プリンタ内の状態を自己診断する処理が
開始されるが、この時ＦＩＦＯ回路３１の診断処理も行
なわれるものとする。

そして、このＦＩＦＯ回路３１の診断処理がスタートす
ると、ＣＰＵ２０がＦＩＦＯ回路３１の先頭アドレスに
対応する値として「１」をカウンタ３３にロードし、続
いてＦＩＦＯ回路３１にデータ゛００００°を順次入力
する。

それによって、ＦＩＦＯ回路３１はそのデータ’ｏｏｏ
ｏ”をＲＡＭの先頭アドレスから順次書き込んでいき、
全てのアドレスにそのデータが記憶されると、今度は先
頭アドレスから順次そのデータを読み出す。

一方、カウンタ３３は、ＦＩＦＯ回路３１の先頭アドレ
スからデータが読み出される（信号ＦＩＦＯ・ＲＤが入
力される）とダウンカウントするが、これによってカウ
ント値がｒＱＪになるので、ＣＰＵ２０へ割込信号ＩＮ
ＴＥＲＲＵＰＴを、データ・ラッチ３４へ信号Ｃ０ＵＮ
Ｔ＝　Ｏをそれぞれ出力し、データラッチ３４はＦＩＦ
Ｏ回路３１の先頭アドレスから読み出されたデータをラ
ッチする。

その後、ＣＰＵ２０はデータ・ラッチ３４内のデータを
読み込んでその内容とＦＩＦＯ回路３１に入力したデー
ラダｏｏｏｏ”とを照合し、その結果により両データの
内容が同一か否かを判定する。

この判定が終了すると、再びカウンタ３３にｒｌＪをロ
ードし、ＦＩＦＯ回路３１にデータ”ｏｏｏｏ”に代え
てその各ビットを反転した”１１１１”を順次入力する
。

それによって、ＦＩＦＯ回路３１はそのデータ”１１１
１°をＲＡＭの先頭アドレスから順次書き込んでいき、
全てのアドレスにそのデータが記憶されると、今度は先
頭アドレスからそのデータを順次読み出す。

一方、カウンタ３３は、ＦＩＦＯ回路３１の先頭アドレ
スからのデータの読み出しによってダウンカウントを行
うことにより、カウント値がｒＱＪになるので、ＣＰＵ
２０へ割込信号ＩＮＴＥＲＲＵＰＴを、データ・ラッチ
３へ信号Ｃ０ＵＮＴ＝　Ｏをそれぞれ出力し、データラ
ッチ３４はＦＩＦＯ回路３１の先頭アドレスから読み出
されたデータをラッチする。

その後、ＣＰＵ２０はデータラッチ３４内のデータを取
り込んでその内容とＦＩＦＯ回路３１に入力したデーラ
ダ１１１１”とを照合し、その照合結果から両データの
内容が同一が否かを判定する。

このように、ＦＩＦＯ回路：５１に°ｏｏｏｏ”と１１
１１°の各ビットの異なる２種類のデータ入力すること
によって、先頭アドレスにおいてビット破壊があるか否
かを確実に判断できる。

次に、ＣＰＵ２０は、ＦＩＦＯ回路３１の次のアドレス
に対応する値として「２」をカウンタ３３にロードし、
ＦＩＦＯ回路３１にデータ゛００００”を順次入力する
。

その後、カウンタ３３は、ＦＩＦＯ回路３１からのデー
タの読み出し毎にダウンカウントし、そのカウント値が
ｒＱＪになった時点、すなわちＦＩＦＯ回路３１の先頭
アドレスに続く次のアドレスからデータが読み出された
時点で、ＣＰＵ２０へ割込信号ＩＮＴＥＲＲＵＰＴを、
データ・ラッチ３４へ信号Ｃ０ＵＮＴ＝Ｏをそれぞれ出
力し、データラッチ３４はＦＩＦＯ回路３１の次のアド
レスから読み出されたデータをラッチする。

次いで、ｃｐｕ２０はデータラッチ３４内のデータを読
み込んでその内容とＦＩＦＯ回路３１に入力したデータ
゛ｏｏｏｏ”とを照合し、その照合結果から両データの
内容が同一か否かを判定した後、再びカウンタ３３に「
２」をロードし、ＦＩＦＯ回路３１にデーラダ１１１１
°を順次入力する。

その後、カウンタ３３はＦＩＦＯ回路３１からのデータ
の読み出し毎にダウンカウントし、そのカウント値が「
Ｏ」になった時点で、割込信号ＩＮＴＥＲＲＵＰＴ及び
信号Ｃ０ＵＮＴ＝Ｏをそれぞれ出力し、データラッチ３
４はＦＩＦＯ回路３１の次のアドレスから読み出された
データをラッチする。

続いて、ＣＰＵ２０はデータラッチ３４の出力データの
内容とデーラダ１１１１°とを照合して、両データの内
容が同一か否かを判定する。

以後、ＦＩＦＯ回路３１の最終アドレスまでの各アドレ
スにそれぞれ対応する値をカウンタ３ｚ１へ２回ずつロ
ードし、そのロード毎に上述の処理を行なうことにより
、ＦＩＦＯ回路３１の全てのアドレスにおいてそれぞれ
ビット破壊があるか否かを判定できると共に、ＦＩＦＯ
回路３１内の書込アドレスカウンタ及び読出アドレスカ
ウンタによる各アドレス指定にズレがあるかないか等も
判定できる。

そして、ＦＩＦＯ回路３１がそのような動作不良を起こ
していると判定した時に、第５図のＬＣＤ表示器２５０
にその旨を表示させるようにすれば、オペレータはその
表示からサービスマンへの修理の要請の際にＦＩＦＯ回
路の動作不良を知らせることができるので、サービスマ
ンは現地に到着後ただちにＦＩＦＯ回路の交換作業が行
なえる。

したがって、その交換作業に要する時間が大幅に短縮さ
れ、プリント作業にあまり支障をきたさなくなる。

なお、この実施例では、ＦＩＦＯ回路３１に自己診断用
のデータとして°ｏｏｏｏ”とその各ビットを反転した
１１１１°を入力するようにしたが、これ以外に例えば
°０１０１”と°１０１０°を入力するなど、最初のデ
ータと次のデータの各ビットが互いに反転するような２
種類のデータを入力するようにすればよい。

次に、第６図に示すこの発明の他の実施例について説明
する。

この実施例では、第１図のカウンタ３３及びデータラッ
チ３４の代わりに、第６図に示すようにカウンタ３５及
びコンパレータ３６を設けている。

カウンタ３５は、ロード機能付きアップダウンカウンタ
であり、例えば通常時はアップモードであるが、ＣＰＵ
２０からのアップ／ダウン切替信号Ｕ／Ｄによってダウ
ンモードに切り替える。

そして、ＣＰＵ２０からの初期値を示すデータを書込信
号Ｃ０ＵＮＴ−１ｉ１Ｒによって取り込み、アップモー
ド時には信号ＦＩＦＯ・ＲＤの入力毎にアップカウント
（＋１）を、ダウンモード時には信号ＦＩＦＯ−ＲＤの
入力毎にダウンカウント（−１）をそれぞれ行なう。

コンパレータ３６は、端子Ｐからカウンタ３５からのカ
ウント値を示すデータを入力し、端子ＱからＦＩＦＯ回
路３１からの数値データを信号ＦＩＦＯ・ＲＤによって
入力する。

そして、その両データを比較して内容が一致するか否か
を判別し、もし一致しなければＣＰＵ２０へその旨を告
げる割込信号ＩＮＴＥＲＲＵＰＴを出力する。

このコンパレータ３６はＣＰＵ２０からの割込解除信号
ＩＮＴ−ＣＬＥＡＲによって初期化されるが、それ以外
に例えばカウンタ３５への信号Ｃ０ＵＮＴ−ＷＲによっ
て初期化されるようにしても勿論よい。

なお、その他のハード構成は前述の実施例と同様なので
説明を省略する。

次に、この実施例によるＦＩＦＯ回路３１の状態を自己
診断する処理動作を説明する。

なお、説明の便宜上、ＦＩＦＯ回路３１として４ビット
幅で０−１５番地の記憶エリアを持つＲＡＭを内蔵した
ものを用いるものとする。

第５図のテストスイッチ２５７が押下（オフライン中）
されると、ＦＩＦＯ回路３１の診断処理がスタートし、
まずＣＰＵ２０はカウンタ３５へ「０」をロードし、続
いてＦＩＦＯ回路３１に数値データｒＯＪ（”ＯＯＯＯ
”　）〜ｒｌ　５Ｊ（”↓１１１”）を１項次入力する
。

その後、ＦＩＦＯ回路３１のＲＡＭのＯ番地から数値デ
ータが読み出されると、コンパレータ３６はその数値と
カウンタ３５のカウント値「Ｏ」とを比較して、その両
数値が異なればＣＰＵ２０へ割込信号ＩＮＴＥＲＲＵＰ
Ｔを出力し、カウンタ３５はアップカウントを行なって
カウント値を「１」にする。

以後、１〜１５番地の各アドレスから数値データが読み
出される度に同じ処理を繰り返す。

そして、１５番地に対する処理が終了すると、ＣＰＵ２
０はカウンタ３５ヘアツブ／ダウン切替信号Ｕ／Ｄに続
いてデータ「１５」をロードし、次いでＦＩＦＯ回路３
１にデータｒ１５Ｊ（”１１１１”）〜ｒｏｂ（”ＯＯ
ＯＯ”　）を順次入力する。

その後、ＦＩＦＯ回路３１のＲＡＭのＯ番地から数値デ
ータが読み出されると、コンパレータ３６はその数値と
カウンタ３５のカウント値「１５」とを比較し、カウン
タ３５はダウンカウントを行なってカウント値を「１４
」にする。

ここで、１サイクル目及び２サイクル目にＦＩＦＯ回路
３１の各アドレスに書き込まれる数値データを２進数で
次表に示す。

この表から分かるように、各アドレスに書き込まれるエ
サイクル目と２サイクル目のデータは、互いに各ビット
を反転したものである。

このように、１サイクル目に、ＣＰＵ２０がカウンタ３
５にｒＱＪ　、ＦＩＦＯ回路３１に「０」（”００００
”）〜ｒ１５Ｊ（”１１１１°）を順次入力し、その読
み出し毎にカウンタ３５がダウンカウントを行ない、２
サイクル目に、ＣＰＵ２０がカウンタ３５にｒ１５Ｊ　
、ＦＩＦＯ回路３１に「１５Ｊ（”１１１１°）〜「Ｏ
」（０ｏＯＯ°）を順次入力し、その読み出し毎にカウ
ンタ３５がアップカウントを行ない、コンパレータ３６
によりＦＩＦＯ回路３１のデータとカウンタ３５からの
データとを順次比較することにより、ＣＰＵ２０はＦＩ
ＦＯ回路３１の動作不良を高速判定できる。

そして、ＦＩＦＯ回路３１がそのような動作不良を起こ
していると判定した時に、その旨を第５図のＬＣＤ表示
器２５０に表示させることにより、前述の実施例と同様
な効果が得られる。

なお、前述の各実施例においては、ＦＩＦＯ回路３１の
診断処理は第５図のテストスイッチ２５７を押下するこ
とによってスタートするようにしたが、それ以外に電源
投入直後のステータスチエツク時やプリントスタート直
前等に自動的に実行させるようにしてもよいし、さらに
はプリント動作中に常時行なわせることもできる。

また、この発明をレーザプリンタに適用した実施例につ
いて説明したが、この発明はＦＩＦＯ回路を備えたデジ
タル複写機、ファクシミリ装置等の各種画像形成装置に
も適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、ＦＩＦＯ回路
の状態をプリンタ装置内で自己診断できるので、従来の
ようにプリント結果を見てＦＩＦＯ回路の状態を判断し
たり、専用の測定装置を利用してチエツクする必要がな
くなり、無駄な手間や経済的負担が軽減される。

【図面の簡単な説明】

第１図は第３図のビデオ制御部２日の構成例を示すブロ
ック回路図、第２図はこの発明の一実施例であるレーザプリンタシス
テムの構成を示すブロック図。第３図は同じくレーザプリンタ内のコントローラ２の構
成を示すブロック図、第４図は同じくそのデータ処理の流れと第３図のＲＡＭ
２２内の各バッファ及びファイルとの関係を示すブロッ
ク図、第５図は第３図における操作パネル２５の構成例を示す
レイアウト図、第６図はこの発明の他の実施例のビデオ制御部の構成を
示すブロック回路図である。２・・・コントローラ　　　　３・・・プリントエンジ
ン２０・・・中央処理装置（ＣＰＵ）２１・・・プログラムＲＯＭ　　２５・・・操作パネル
２８・・・ビデオ制御部　　　３１・・・ＦＩＦＯ回路
３２・・・ラッチ・シフト回路５ＥＳ、”ｉ５・・・カウンタ　　３４・・・データラ
ッチ３日・・・コンパレータ　　　２５０・・・ＬＣＤ
表示器２５７・・・テストスイッチ

Claims

【特許請求の範囲】１　入力データをＲＡＭの先頭アドレスから順次書き込
んだ後、該ＲＡＭの先頭アドレスから順次データを読み
出して出力するＦＩＦＯ回路を備えたプリンタ装置にお
いて、前記ＦＩＦＯ回路内のデータを読み出す毎にアップカウ
ント又はダウンカウントするカウント手段と、該手段の
カウント値が予め設定された値に達した時に前記ＦＩＦ
Ｏ回路から読み出されたデータを記憶するデータ記憶手
段と、該手段に記憶されたデータの内容と前記ＦＩＦＯ
回路に入力される前のそのデータの内容とを照合する照
合手段とを設けたことを特徴とするプリンタ装置。２　入力データをＲＡＭの先頭アドレスから順次書き込
んだ後、該ＲＡＭの先頭アドレスから順次データを読み
出して出力するＦＩＦＯ回路を備えたプリンタ装置にお
いて、前記ＦＩＦＯ回路内のデータを読み出す毎にアップカウ
ント又はダウンカウントするカウント手段と、該手段の
カウント値と前記ＦＩＦＯ回路から順次読み出されるデ
ータとが一致するように、該ＦＩＦＯ回路に前記データ
に相当する数値データを入力する数値データ入力手段と
、前記ＦＩＦＯ回路内の数値データを読み出す毎にその
数値と前記カウント手段のカウント値とを照合する照合
手段とを設けたことを特徴とするプリンタ装置。