JPH03246993A - 実装基板 - Google Patents
実装基板Info
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- JPH03246993A JPH03246993A JP2042468A JP4246890A JPH03246993A JP H03246993 A JPH03246993 A JP H03246993A JP 2042468 A JP2042468 A JP 2042468A JP 4246890 A JP4246890 A JP 4246890A JP H03246993 A JPH03246993 A JP H03246993A
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- layer
- unit
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/462—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar double-sided circuit boards
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- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2201/0364—Conductor shape
- H05K2201/0379—Stacked conductors
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/06—Lamination
- H05K2203/061—Lamination of previously made multilayered subassemblies
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機における複数個のＬＳＩを搭載する
実装基板に係わり、特にセラミック基板上にポリイミド
のような有機膜を絶縁層とし、薄膜プロセスを用いて形
成される多層配線基を有する実装基板に関する。
実装基板に係わり、特にセラミック基板上にポリイミド
のような有機膜を絶縁層とし、薄膜プロセスを用いて形
成される多層配線基を有する実装基板に関する。
電子計算機に用いる実装基板においては、ＬＳＩ間を渡
る信号伝送の高速化を図るため、多数のＬＳＩを高密度
に実装し、かつ、基板内での信号遅延を小さくすること
が増々重要な課題となっている。
る信号伝送の高速化を図るため、多数のＬＳＩを高密度
に実装し、かつ、基板内での信号遅延を小さくすること
が増々重要な課題となっている。
このような課題に対し、ＷやＭｏ等の配線層を厚膜プロ
セスで形成し積層焼結したセラミック基板上にポリイミ
ド層間絶縁膜とし、ＣｕＪＰＡｆｉを導体層を薄膜プロ
セスで形成した薄膜、厚膜混合基板が注目され、開発さ
れつつある。薄膜配線部におけるポリイミドの誘電率が
セラミックスより小さく、低抵抗のＣｕやＡＱを使用で
きかつ半導体プロセスを用いることによって、信号伝送
の高速化と高密度化が可能となる。
セスで形成し積層焼結したセラミック基板上にポリイミ
ド層間絶縁膜とし、ＣｕＪＰＡｆｉを導体層を薄膜プロ
セスで形成した薄膜、厚膜混合基板が注目され、開発さ
れつつある。薄膜配線部におけるポリイミドの誘電率が
セラミックスより小さく、低抵抗のＣｕやＡＱを使用で
きかつ半導体プロセスを用いることによって、信号伝送
の高速化と高密度化が可能となる。
しかし、計算機の高性能化に伴い、単位面積当りの実装
ゲート数が増大し、これに対応するためには薄膜配線層
の積層数を増やすことになる。
ゲート数が増大し、これに対応するためには薄膜配線層
の積層数を増やすことになる。
薄膜多層配線を形成する技術については、すでにいくつ
か報告されている。しかしその基本的プロセスはセラミ
ック基板やＳｉ基板上に導体層。
か報告されている。しかしその基本的プロセスはセラミ
ック基板やＳｉ基板上に導体層。
スルーホール及びポリイミド層のパターニングをフォト
レジストの露光、現像によって行う薄膜プロセスが用い
られている。しかし、この薄膜プロセスは配線の微細化
には適しているが、導体とスルーホールを一層ずつ形成
するいわゆる逐次積層方式となるため、積層数の多い薄
膜配線を形成する場合には膨大な時間を必要とし、さら
に最終のプロセス段階で生じる可食によって、基板全体
が不良になり、歩留りが低く製品コストが高いものにな
るという欠点があった。また、薄膜配誹では配線抵抗を
低いレベルに抑えるため、配線幅を微細化すると配線厚
さを大きくして断面積を確保する必要がある。
レジストの露光、現像によって行う薄膜プロセスが用い
られている。しかし、この薄膜プロセスは配線の微細化
には適しているが、導体とスルーホールを一層ずつ形成
するいわゆる逐次積層方式となるため、積層数の多い薄
膜配線を形成する場合には膨大な時間を必要とし、さら
に最終のプロセス段階で生じる可食によって、基板全体
が不良になり、歩留りが低く製品コストが高いものにな
るという欠点があった。また、薄膜配誹では配線抵抗を
低いレベルに抑えるため、配線幅を微細化すると配線厚
さを大きくして断面積を確保する必要がある。
そのため、配線層の厚さが線幅と同一かそれ以上になり
、流動性をもつポリイミドワニスを用いても平坦性の確
保が困難となり、積層数の増大とともに配線パターンの
精度が悪くなり、断線やシの薄膜配線部は繰返し熱履歴
や水、薬品等への浸せきを受けることになり、界面の劣
化や不純物イオンによる汚染が生じ、信頼性が低下する
という問題がある。
、流動性をもつポリイミドワニスを用いても平坦性の確
保が困難となり、積層数の増大とともに配線パターンの
精度が悪くなり、断線やシの薄膜配線部は繰返し熱履歴
や水、薬品等への浸せきを受けることになり、界面の劣
化や不純物イオンによる汚染が生じ、信頼性が低下する
という問題がある。
このような問題に対し、薄膜配線を別の基板上で形成し
、それを入出力端子を有する本来のセラミック基板上に
ハンダで接続したパッケージが開示されている（特開昭
６１−４００４８号）。このパッケージは単にセラミッ
ク基板から薄膜配線部を独立して形成するもので、薄膜
配線部をユニット化していた本発明とは基本的に異なる
。また、薄膜形成に用いる仮基板がそのままパッケージ
の構成要素になっていることから、薄膜配線層が不必要
に厚くなり、信号伝送の高速化に対しても好ましくない
。
、それを入出力端子を有する本来のセラミック基板上に
ハンダで接続したパッケージが開示されている（特開昭
６１−４００４８号）。このパッケージは単にセラミッ
ク基板から薄膜配線部を独立して形成するもので、薄膜
配線部をユニット化していた本発明とは基本的に異なる
。また、薄膜形成に用いる仮基板がそのままパッケージ
の構成要素になっていることから、薄膜配線層が不必要
に厚くなり、信号伝送の高速化に対しても好ましくない
。
また、別の方法として特開昭６３−２７４１９９号公報
に、配線が形成されたポリイミドフィルムを一括積層し
、スルーホール部を熱圧着する方法が開示されている。
に、配線が形成されたポリイミドフィルムを一括積層し
、スルーホール部を熱圧着する方法が開示されている。
この方法はスループット時間を短縮化する上で効果が大
きいが、積層プロセスで薄膜状のポリイミドフィルムを
扱うことになり、位置合精度の向上が困難で、かつ、接
続点数が極めて膨大になり、接続部の信頼性が低いとい
う欠点を有する。
きいが、積層プロセスで薄膜状のポリイミドフィルムを
扱うことになり、位置合精度の向上が困難で、かつ、接
続点数が極めて膨大になり、接続部の信頼性が低いとい
う欠点を有する。
本発明の目的は上記のような従来技術の欠点をなくし、
薄膜配線層の暦数の多い基板においても歩留り良く、か
つ短時間で薄膜配線層形成が可能な構造を有する混成基
板を提供することにある。
薄膜配線層の暦数の多い基板においても歩留り良く、か
つ短時間で薄膜配線層形成が可能な構造を有する混成基
板を提供することにある。
また、本発明の他の目的は上記混成基板を製造する方法
を提供することにある。
を提供することにある。
このような本発明の目的を達成するには、まず多数の積
層数を有する薄膜配線層をいくつかの層からなるユニッ
ト配線部に分割し、ユニット間のスルーホール部に形成
された接続パッドを介して接続した構造とすること、さ
らに、配線ユニットは一時的に用いる基板（仮基板）上
に形成することによって達成される。すなわち、スルー
ホール部を突合せ、ユニット間の電気的接続を行った後
仮基板とユニット基板を分離し、それを繰返すことによ
って薄膜配線層を歩留り良く、かつ短時間に形成できる
のである。
層数を有する薄膜配線層をいくつかの層からなるユニッ
ト配線部に分割し、ユニット間のスルーホール部に形成
された接続パッドを介して接続した構造とすること、さ
らに、配線ユニットは一時的に用いる基板（仮基板）上
に形成することによって達成される。すなわち、スルー
ホール部を突合せ、ユニット間の電気的接続を行った後
仮基板とユニット基板を分離し、それを繰返すことによ
って薄膜配線層を歩留り良く、かつ短時間に形成できる
のである。
本発明の実装基板はセラミック又はシリコン基板上に多
層の薄膜配線部を有するＬＳＩ実装基板であって、前記
薄膜配線部が複数の配線層からなる配線ユニットに分割
されており、かつ前記ユニットの表面導体層と同一面内
に形成された接合パッドを通して各ユニット間の配線が
電気的に接続される構造を有することを特徴とする。
層の薄膜配線部を有するＬＳＩ実装基板であって、前記
薄膜配線部が複数の配線層からなる配線ユニットに分割
されており、かつ前記ユニットの表面導体層と同一面内
に形成された接合パッドを通して各ユニット間の配線が
電気的に接続される構造を有することを特徴とする。
また、前記配線ユニットの一部が信号層と電源層及びグ
ランド層から構成され、前記電源層及びグランド層が両
表面に形成され、かつ各層がスルーホールによって電気
的に接続されていることを特徴とする。
ランド層から構成され、前記電源層及びグランド層が両
表面に形成され、かつ各層がスルーホールによって電気
的に接続されていることを特徴とする。
さらに、前記配線ユニットの電源層及びグランド層はベ
タ膜であり、該ベタ膜面内にベタ膜とは電気的に絶縁さ
れたパッドが形成されていることを特徴とする。
タ膜であり、該ベタ膜面内にベタ膜とは電気的に絶縁さ
れたパッドが形成されていることを特徴とする。
前記配線ユニットを構成する配線層の導体層は、Ｃｕ
＊ Ａ Ｑ ｔ Ａ ｕ又はＡｇのうちいずれかの金属
で形成されていることが好ましい。
＊ Ａ Ｑ ｔ Ａ ｕ又はＡｇのうちいずれかの金属
で形成されていることが好ましい。
前記配線ユニットを構成する配線層の絶縁層は、ポリイ
ミドで形成されていることが好ましい。
ミドで形成されていることが好ましい。
また、前記配線ユニットにおいて、接続のために相対向
する２つのユニット表面の導体パターンの形状が同一で
あることが好ましい。
する２つのユニット表面の導体パターンの形状が同一で
あることが好ましい。
さらに、前記配線ユニット間の接合パッドの大きさが各
内層配線をつなぐためのスルーホールの大きさよりも大
きいことが好ましい。
内層配線をつなぐためのスルーホールの大きさよりも大
きいことが好ましい。
一方、前記ユニットは前記薄膜配線の構成要素とは異な
る仮基板を用いて形成されることが好ましい。
る仮基板を用いて形成されることが好ましい。
また、前記ユニットは薄膜プロセスにより前記仮基板上
に形成されることが好ましい。
に形成されることが好ましい。
薄膜配線を複数の配線層を有するユニット分け、ユニッ
ト間を接続パッドを介して接続する構造とした理由は薄
膜配線層をユニット毎に分割して作製でき、ユニット間
の接続を行う前に良品と不良品の選別を行うことによっ
て最終歩留りを大幅に向上できるためである。また各ユ
ニットを並列して作製することにより、実装基板を作製
する時間を大幅に短縮できる。
ト間を接続パッドを介して接続する構造とした理由は薄
膜配線層をユニット毎に分割して作製でき、ユニット間
の接続を行う前に良品と不良品の選別を行うことによっ
て最終歩留りを大幅に向上できるためである。また各ユ
ニットを並列して作製することにより、実装基板を作製
する時間を大幅に短縮できる。
配線ユニットの構造として信号層を内層にし外層に電源
、グランド層を設けた理由は、電源層及びグランド層が
基本的にベタ膜であるため、配線幅が微細な信号配線層
やスルーホールを保護できるためと、ユニット間の配線
層をつなぐ微細なスルーホールよりも大きい接続パッド
を電源層及びグランド層内に形成でき、ユニット間の接
続の信頼性を高めることができるためである。
、グランド層を設けた理由は、電源層及びグランド層が
基本的にベタ膜であるため、配線幅が微細な信号配線層
やスルーホールを保護できるためと、ユニット間の配線
層をつなぐ微細なスルーホールよりも大きい接続パッド
を電源層及びグランド層内に形成でき、ユニット間の接
続の信頼性を高めることができるためである。
また、上記配線ユニットを形成するのに仮基板を用いる
のは、各配線ユニットを逐次プロセスで形成でき、逐次
積層のメリットである配線幅や配線ピッチの微細化が容
易であり、２つのユニット間の接続時の位置合せ精度を
向上でき、かつ接続時の加圧治具として利用するためで
ある。
のは、各配線ユニットを逐次プロセスで形成でき、逐次
積層のメリットである配線幅や配線ピッチの微細化が容
易であり、２つのユニット間の接続時の位置合せ精度を
向上でき、かつ接続時の加圧治具として利用するためで
ある。
さらに上記仮基板がユニット間の接続後、ユニットとの
分離が容易に行える材質と表面処理を兼ねている理由は
、ユニット間の接続部に損傷を与えずに、仮基板をユニ
ットから分離するためである。
分離が容易に行える材質と表面処理を兼ねている理由は
、ユニット間の接続部に損傷を与えずに、仮基板をユニ
ットから分離するためである。
以下、本発明を図面を用いて詳細に説明する。
第１図は本発明に基づく実装基板の断面構造を示す。セ
ラミック基板（１１）に形成された薄膜配線層（１２）
には集積度の高いＬ Ｓ Ｉ （１３）がハンダボール
（１４）で接続されている。前記薄膜配線層は４つのユ
ニット（１２１，１２２，１２３，１２４）に分割され
ている。
ラミック基板（１１）に形成された薄膜配線層（１２）
には集積度の高いＬ Ｓ Ｉ （１３）がハンダボール
（１４）で接続されている。前記薄膜配線層は４つのユ
ニット（１２１，１２２，１２３，１２４）に分割され
ている。
最上層めユニット（１２４）を除く各ユニットは、互い
に直交する２つの信号ライン層（２８，２９）とその両
側に位置する電源層及びグランド層（２７，３０）から
構成されている。最上層ユニット（１２４）はＬＳＩと
の接続を行うためのパッド（１５）と、このパッドピッ
チと下層ユニット内のスルーホールピッチを調整するた
めの拡大層（１６）がら構成されているが、場合によっ
てはこの最上層中に終端抵抗層や電源層を加える場合も
ある。
に直交する２つの信号ライン層（２８，２９）とその両
側に位置する電源層及びグランド層（２７，３０）から
構成されている。最上層ユニット（１２４）はＬＳＩと
の接続を行うためのパッド（１５）と、このパッドピッ
チと下層ユニット内のスルーホールピッチを調整するた
めの拡大層（１６）がら構成されているが、場合によっ
てはこの最上層中に終端抵抗層や電源層を加える場合も
ある。
前記各ユニット間の接続はユニット表面の電源層及びグ
ランド層内に形成された相対向する接続パッド（３１）
によって行われる。この場合、接続パッドの大きさをス
ルーホール（３２）より大きくすることによって接続を
容易にし接続部の信頼性を高めることができる。また、
この接続には配線金属とは異なる低融点の合金（３３）
が用いられ、加圧状態で低融点合金の融点以上に加熱す
ることによって、機械的にも電気的にも確実な接続を行
うことができる。各ユニット間の接続順序はセラミック
基板側から順次行うが、薄膜配線部の各ユニットを接続
後セラミック基板との接続を行ってもよい。
ランド層内に形成された相対向する接続パッド（３１）
によって行われる。この場合、接続パッドの大きさをス
ルーホール（３２）より大きくすることによって接続を
容易にし接続部の信頼性を高めることができる。また、
この接続には配線金属とは異なる低融点の合金（３３）
が用いられ、加圧状態で低融点合金の融点以上に加熱す
ることによって、機械的にも電気的にも確実な接続を行
うことができる。各ユニット間の接続順序はセラミック
基板側から順次行うが、薄膜配線部の各ユニットを接続
後セラミック基板との接続を行ってもよい。
このように薄膜配線部をいくつかの分割ユニットの接続
構造とすることにより、各ユニットヲ個別にかつ並列的
に作製、検査できるので実装基板としての歩留りが向上
し、かつ短時間に作製できる。
構造とすることにより、各ユニットヲ個別にかつ並列的
に作製、検査できるので実装基板としての歩留りが向上
し、かつ短時間に作製できる。
次に上記配線ユニットの作製方法を説明する。
各配線ユニットは薄膜プロセスを用いて作製する。
薄膜プロセスは厚膜プロセスに比入、配線の微細化が容
易であるため、最小線幅を１０〜２０μｍ程度に微細化
できる。しかし、線幅を小さくすると配線抵抗が増大す
るため、厚さを厚くして抵抗の増大を防ぐ必要がある。
易であるため、最小線幅を１０〜２０μｍ程度に微細化
できる。しかし、線幅を小さくすると配線抵抗が増大す
るため、厚さを厚くして抵抗の増大を防ぐ必要がある。
例えば線幅２０μｍの場合、厚さも２０μｍ以上が好ま
しく、配線断面のアスペクト比が１以上となる。したが
ってこのような厚い膜から構造されるユニット基板を作
製するには導体形成にメツキ法を用い、絶縁膜形成には
ポリイミドワニスを厚く塗布して熱硬化するる配線ユニ
ットを作成する方法を示したものである。まず、Ｃｕや
ポリイミド膜の形成によって変形することのない十分な
剛性と平担性を有し、がつ配線ユニットとの接着力を適
正な範囲に調整した表面（２２）を有する仮基板（２１
）を用意し、その上に電源層あるいはグランド層となる
Ｃｕ膜（２３）をメツキ法により形成する。次いでフォ
トレジスト（２４）を用いてパターンを形成後、Ｃｕ膜
（２３）のエツチングを行う、さらにポリイミドワニス
の塗布。
しく、配線断面のアスペクト比が１以上となる。したが
ってこのような厚い膜から構造されるユニット基板を作
製するには導体形成にメツキ法を用い、絶縁膜形成には
ポリイミドワニスを厚く塗布して熱硬化するる配線ユニ
ットを作成する方法を示したものである。まず、Ｃｕや
ポリイミド膜の形成によって変形することのない十分な
剛性と平担性を有し、がつ配線ユニットとの接着力を適
正な範囲に調整した表面（２２）を有する仮基板（２１
）を用意し、その上に電源層あるいはグランド層となる
Ｃｕ膜（２３）をメツキ法により形成する。次いでフォ
トレジスト（２４）を用いてパターンを形成後、Ｃｕ膜
（２３）のエツチングを行う、さらにポリイミドワニス
の塗布。
熱硬化を行った後、ポリイミド層（２５）の一部をエツ
チングによって開口しスルーホール穴（２６）を形成す
る。さらにスルーホール穴をメツキ法によりＣｕで埋め
ることによって第一層目（２７）の配線形成を終了する
。同様のプロセスを繰返すことによって第２層（２８）
、第３層（２９） 、第４層（３ｏ）の導体配線の形成
を完了する。最後に４層目の導体層内に設けられた接続
パッド表面（３１）にＡ ｕ Ｓ ｎ ｖＡｕＳｉあ
るいはＰｂ−８ｎ等の合金膜（３２）が形成される。
チングによって開口しスルーホール穴（２６）を形成す
る。さらにスルーホール穴をメツキ法によりＣｕで埋め
ることによって第一層目（２７）の配線形成を終了する
。同様のプロセスを繰返すことによって第２層（２８）
、第３層（２９） 、第４層（３ｏ）の導体配線の形成
を完了する。最後に４層目の導体層内に設けられた接続
パッド表面（３１）にＡ ｕ Ｓ ｎ ｖＡｕＳｉあ
るいはＰｂ−８ｎ等の合金膜（３２）が形成される。
このプロセスにおいて基板に十分な平坦性と剛性が必要
なのは第４層目の電源層内に形成される接続パッドの高
さを均一に揃え、後で行うユニット間の接続を確実に行
うためである。また、プロセス基板にユニット、すなわ
ち、第１層目のＣｕ膜との接着力を適正な範囲に調整し
たものを用いるのは、上記配線ユニットを形成する間は
仮基板からはくすすることなくかつユニット間の接続を
行った後は接続部に損傷を与えることなく仮基板を分離
できるようにするためである。そのためにはユニット基
板の材質と表面粗さを選定する必要がある。Ｃｕ膜の場
合、ステンレスが最適で、表面粗さを変えることによっ
て接着力をコントロールできる。接着力は上記配線ユニ
ットを作製する過程ではく離や分離が生じないものであ
り、かつユニット間の接着力よりも小さい範囲に調整す
る必要がある。
なのは第４層目の電源層内に形成される接続パッドの高
さを均一に揃え、後で行うユニット間の接続を確実に行
うためである。また、プロセス基板にユニット、すなわ
ち、第１層目のＣｕ膜との接着力を適正な範囲に調整し
たものを用いるのは、上記配線ユニットを形成する間は
仮基板からはくすすることなくかつユニット間の接続を
行った後は接続部に損傷を与えることなく仮基板を分離
できるようにするためである。そのためにはユニット基
板の材質と表面粗さを選定する必要がある。Ｃｕ膜の場
合、ステンレスが最適で、表面粗さを変えることによっ
て接着力をコントロールできる。接着力は上記配線ユニ
ットを作製する過程ではく離や分離が生じないものであ
り、かつユニット間の接着力よりも小さい範囲に調整す
る必要がある。
ｌぺ）ｌｌＩｉ’ｆ４）
第３ ｎ′社テ〔ｌット間の接続方法を示す。−ニット
間の接続にはユニットを作製するために用いた仮基板（
２１）をユニットのキャリヤ及び接合治具としてそのま
ま用いる。すなわち仮基板上に形成されたユニット１２
２どうしが相対する様に配し、接続パッドの位置合せを
行ってから加圧を行い、パッド面のハンダ（３３）が溶
融する温度に加熱して接続を行う。その後プロセス基板
のみ配線ユニットから分離し、１つのユニットの接続が
完成する。
間の接続にはユニットを作製するために用いた仮基板（
２１）をユニットのキャリヤ及び接合治具としてそのま
ま用いる。すなわち仮基板上に形成されたユニット１２
２どうしが相対する様に配し、接続パッドの位置合せを
行ってから加圧を行い、パッド面のハンダ（３３）が溶
融する温度に加熱して接続を行う。その後プロセス基板
のみ配線ユニットから分離し、１つのユニットの接続が
完成する。
これを繰返すことによって全てのユニットの接続を終了
することができる。この場合プロセス基板を分離する際
の接続パッドの破壊が心配される場合には他の部分もハ
ンダあるいは熱硬化性樹脂等で接合ユニット間の接着強
さを補強してもよい。
することができる。この場合プロセス基板を分離する際
の接続パッドの破壊が心配される場合には他の部分もハ
ンダあるいは熱硬化性樹脂等で接合ユニット間の接着強
さを補強してもよい。
また、ユニット間の位置合せを高精度に行う場合には、
ユニット同士を対向させる前にプロセス基板上のパター
ン位置をイメージセンサで読み取り、そのデータを基に
自動アライメントを行うようにする。
ユニット同士を対向させる前にプロセス基板上のパター
ン位置をイメージセンサで読み取り、そのデータを基に
自動アライメントを行うようにする。
以上、本発明によれば積層数の多い薄膜多層配線をユニ
ット毎に分割して作製でき、かつ、各ユニット毎に検査
ができるので全体としての歩留りが飛踵的に向上し、か
つスループットを短くできる効果がある。
ット毎に分割して作製でき、かつ、各ユニット毎に検査
ができるので全体としての歩留りが飛踵的に向上し、か
つスループットを短くできる効果がある。
また、仮基板を用いて配線ユニットを形成することによ
り、微細な線幅をもつ信号層の形成が容易になりかつ、
各ユニット間の接続のための位置合せ作製の精度が向上
し、接続の信頼性を高める効果がある。さらに本発明の
実装基板を用いて計算機を作製することにより計算機全
体の信頼性を高めることができる。
り、微細な線幅をもつ信号層の形成が容易になりかつ、
各ユニット間の接続のための位置合せ作製の精度が向上
し、接続の信頼性を高める効果がある。さらに本発明の
実装基板を用いて計算機を作製することにより計算機全
体の信頼性を高めることができる。
第１図は本発明の薄膜多層配線の構造を示す断面図であ
り、第２図は配線ユニットの作製方法を示す図であり、
第３図は、配線ユニットの接続方法を示す図である。
り、第２図は配線ユニットの作製方法を示す図であり、
第３図は、配線ユニットの接続方法を示す図である。
Claims (9)
- １．セラミック又はシリコン基板上に多層の薄膜配線部
を有するＬＳＩ実装基板において、前記薄膜配線部が複
数の配線層からなる配線ユニットに分割されており、か
つ前記ユニットの表面導体層と同一面内に形成された接
合パッドを通して各ユニット間の配線が電気的に接続さ
れる構造を有する実装基板。 - ２．前記配線ユニットの一部が信号層と電源層及びグラ
ンド層から構成され、前記電源層及びグランド層が両表
面に形成され、かつ各層がスルーホールによつて電気的
に接続されていることを特徴とする請求項１記載の実装
基板。 - ３．前記配線ユニットの電源層及びグランド層はベタ膜
であり、該ベタ膜面内にベタ膜とは電気的に絶縁された
パッドが形成されていることを特徴とする請求項２記載
の実装基板。 - ４．前記配線ユニットを構成する配線層の導体層がＣｕ
、Ａｌ、Ａｕ又はＡｇのうちいずれかの金属で形成され
ていることを特徴とする請求項１記載の実装基板。 - ５．前記配線ユニットを構成する配線層の絶縁層がポリ
イミドで形成されていることを特徴とする請求項１記載
の実装基板。 - ６．前記配線ユニットにおいて、接続のために相対向す
る２つのユニット表面の導体パターンの形状が同一であ
ることを特徴とする請求項１記載の実装基板。 - ７．前記配線ユニット間の接合パッドの大きさが各内層
配線をつなぐためのスルーホールの大きさよりも大きい
ことを特徴とする請求項１記載の実装基板。 - ８．前記ユニットは前記薄膜配線の構成要素とは異なる
仮基板を用いて形成されることを特徴とする請求項１記
載の実装基板。 - ９．前記ユニットは薄膜プロセスにより前記仮基板上に
形成されることを特徴とする請求項１記載の実装基板。
Priority Applications (3)
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|---|---|---|---|
| JP2042468A JP2510747B2 (ja) | 1990-02-26 | 1990-02-26 | 実装基板 |
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| US07/659,672 US5350886A (en) | 1990-02-26 | 1991-02-25 | Mounting substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042468A JP2510747B2 (ja) | 1990-02-26 | 1990-02-26 | 実装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246993A true JPH03246993A (ja) | 1991-11-05 |
| JP2510747B2 JP2510747B2 (ja) | 1996-06-26 |
Family
ID=12636905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042468A Expired - Lifetime JP2510747B2 (ja) | 1990-02-26 | 1990-02-26 | 実装基板 |
Country Status (3)
| Country | Link |
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| JP (1) | JP2510747B2 (ja) |
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| US5350886A (en) | 1994-09-27 |
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