JPH0324749A - セルレイアウトライブラリの生成方法及び半導体集積回路のレイアウト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の自動配置配線に利用されるセ
ルレイアウトライブラリの生成方法，さらには半導体集
積回路のレイアウト方法に関し、例えばゲートアレイ方
式やスタンダードセル方式の半導体集積回路、さらに゛
はＣＡＤ　（コンピュータ・エイディッド・デザイン）
やＤＡ（デザイン・オートメーション）を用いたカスタ
ムＬＳＩのレイアウトもしくは自動配置配線に適用して
有効な技術に関するものである。

〔従来技術〕

半導体集積回路（以下単にＬＳＩとも記す）の自動レイ
アウト、すなわち自動配置配線等においては、予めレイ
アウト設計されたセルを使用して、半導体基板へのセル
の配置並びにセルの端子間の配線などが行われる．上記
セルのレイアウトは、予め設計された回路図を基に、人
手或いは自動プログラムを介して生成される。例えばセ
ルレイアウト自動生成プログラムは，回路図情報と、Ｌ
ＳＩの加工プロセス上のレイアウトルール、さらにはト
ランジスタの幅や長さ（Ｗ／Ｌ）といった指定情報を基
にしてセルの実体パターンを発生する．このような実体
パターンとして定義されるセルを利用してＬＳＩを自動
レイアウトするには、実体パターンから認識可能なセル
の形状，端子位置、及び配線禁止領域等の情報が必要に
なる。

しかしながら、計算機のファイルとして保存されている
ようなセルレイアウトされた実体パターン情報からだけ
では必要なセル形状や、端子位置、さらには配線禁止領
域等の情報を容易に得ることができない。これは次に示
す■〜■の理由による。

■セルパターンの座標が自動レイアウトで用いる配線格
子に載らないため，縮小や拡大などの解釈を施して、座
標を交換してやらなければならないことがある。

■配線禁止領域は、ＬＳＩの加工プロセス上のレイアウ
トルール例えばメタルパターン同士は０．５μｍ以内に
隣接してはならないというようなルールを考慮しながら
実体パターンより計算しないと求め難い。

■特にスルーホールの禁止領域は加工する下地の段差状
態に依存するため、実体パターンにおける複数配線層の
重なり具合をも考慮しながらレイアウトルールに従って
計算しないとそのような禁止領域を求めることができな
い。

■セルの自動レイアウトで得られる実体パターン情報に
は必要のない配線層などの情報が含まれていることがあ
る。

このような理由から、ＬＳＩの自動レイアウトに利用す
るセルに対しては、セルの実体パターン情報とは別に、
セルの形状、セルの端子名及びその座標，配線層ごとの
配線禁止領域やスルーホールの禁止領域，並びに配線可
能方向，そして電源配線の接続可能位置などの情報を含
むセルの配置配線ライブラリ（以下単にセルレイアウト
ライブラリとも記す）を生成する必要がある。従来断る
セルレイアウトライブラリは人手によって生成されてい
た。又、その作業の一部を自動化する技術として、セル
の実体パターンに相当するアートワークデータを単にセ
ルレイアウトライブラリのフォーマットに変換するやり
方が提案されている。

尚、アートワークデータの単なるフォーマット変換によ
りセルレイアウトライブラリを一応取得する技術につい
て記載された文献の例としては、情報処理学会第３７回
（昭和６３年後期）全国大会誌５Ｕ−４第１７９８頁及
び第１７９９頁がある。

〔発明が解決しようとする課題〕

しかしながら，従来のようにセルレイアウトライブラリ
を主に人手を介して作戊する場合には、その性質上座標
の決定やその他の情報作或に時間がかかり、しかもそれ
ら情報をコーディングし、さらにはそれらに対する誤り
のチェックも人手で行わなければならない。このように
人手でセルレイアウトライブラリを作或すると多大な時
間が必要になり，これによってＬＳＩの自動レイアウト
の前工程数が増大し、ＬＳＩのレイアウト設計を能率的
に行うことができなくなる。しかも、人手を介する故に
信頼性の低下が予想され，その信頼性を上げてＬＳＩの
不良を少なくするにはセルレイアウトライブラリに対す
る度重なるテストも必要になり、その結果としてセルレ
イアウトライブラリの生成工数は一層増大する。仮にセ
ルのアートワークデータを単にセルレイアウトライブラ
リのフォーマットに自動変換する技術を採用したとして
も、配線禁止領域などの自動生成は行われず、やはりそ
の後から人手を介した修正や誤りのチェックなどが必薯
になってしまう。

特に、ユーザなどの要求に応じてＡＳＩＣ（アプリケー
ション・スペシフイック・インテグレーテッド・サーキ
ット）と呼ばれる特定用途向け専用ＬＳＩを比較的短期
間に提供するには、セルシリーズを可能な限り多く用意
しておき、さらには、ユーザの要求に従って新たなセル
を速やかに追加できるようにすることが必要である。斯
る事情の基でセルレイアウトライブラリの作或に多大な
工数や期間を費やさなければならないとするなら，その
ような要求を充分に満足することができなくなる。

また、カスタムＬＳＩのように，個別的であってしかも
高性能が追求されるようなＬＳＩに対しても近年開発期
間の短縮が要求されるようになっており、これを満足す
るためそのようなＬＳＩの自動レイアウトにも，予め作
威されたセル、さらにはＣＡＤやＤＡが利用されるよう
になってきている。特にこの種のＬＳＩにおいては、予
め作成されているセルだけでなく、ＬＳＩの論理或いは
レイアウトの都合により、動作速度の向上や集積度の向
上を目的として、レイアウト時に新たなセルの追加や、
同一論理のセルに対してセルパターンを変更して使い分
ける等の必要がある。例えば、セルの配置場所の状況に
応じて縦長のセルと横長のセルを使い分けたり、端子位
置が異なるセルを使い分けたりすることや，セルの配置
場所の違いによる信号の伝播速度の不揃いや、設計値と
の違いを補正するためにセルパターンを配置場所に応じ
て変更したりする必要がある。このような工夫を行うこ
とによってＬＳＩの性能を最大限に発揮させることが可
能になる。しかしながら、セル設計にＣＡＤやＤＡを用
いても，上述のように工数や期間の点でセルレイアウト
ライブラリの作或を速やかに行うことができない。この
ため、途中で新たなセルを追加したりセルパターンを変
更したりしてＬＳＩのレイアウトを進めていくことによ
ってＬＳＩの性能を最大限に発揮させるようにするとい
う手段を採用してレイアウトを行っていくことは困難で
あった． 本発明の目的は、半導体集積回路のレイアウトに利用す
るセルの実体パターン情報から容易に且つ速やかにセル
レイアウトライブラリを生成することができる方法を提
供することにある。

また本発明の別の目的は、プロセスルールなど所要のル
ールを反映して最適化されたセルレイアウトライブラリ
を高い信頼性をもって容易に生成することができるセル
レイアウトライブラリの生成方法を提供することにある
。

本発明のさらに別の目的は、途中で新たなセルを追加し
たりセルパターンを変更したりして半導体集積回路のレ
イアウトを進めていくことによって半導体集積回路のレ
イアウトを進めていくことによって半導体集積回路の性
能を最大限に発揮させるようにすることができる半導体
集積回路のレイアウト方法を提供することにある。　本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路の自動配置配線に利用するセ
ルの形状、端子位置、及び配線禁止領域を定義するため
のセルレイアウトライブラリを、セルの実体パターン情
報と、任意に指定された規則とに基づき，所定の演算を
施して自動生成するものである。

上記所定の演算としては、指定された規則に従った領域
の拡大、複数領域に対する和集合演算や積集合演算など
を採用することができる。

また，上記所定の演算によって配線禁止領域を得た後に
、配線禁止領域ではないが回りを配線禁止領域に囲まれ
ていることにより配線に利用することができない領域を
抽出し、この部分も配線禁止領域として定義する縮約処
理を含めることができる。

そして、上記した方法で生成したセルレイアウトライブ
ラリを利用して半論体集積回路のレイアウトを行う手段
として、セルの実体パターン又は論理を変更する必要に
応じてセルの設計に戻り、その変更要求を反映したセル
のレイアウトライブラリを再びそのセルレイアウトライ
ブラリ生成方法により作ってレイアウトを進めていく方
法を採用するものである。

〔作　用〕

上記した手段によれば、演算手順やパラメータなど所要
の規則を指定し，指定された規則に従って、セルの実体
パターン情報に所定の演算を施しながら、セルの形状，
端子位置，及び配線禁止領域を自動生成していくことは
、セルの実体パターン情報から容易且つ速やかにセルレ
イアウトライブラリの自動生戊を可能とするように作用
する。

また、このことが、プロセスルールなと所要のルールを
セルレイアウトライブラリに反映して最適化するように
働く。

また、見掛け上配線禁止領域ではなくてもプロセスルー
ルなどにより実質的に配線領域として利用することがで
きない領域を、上記縮約処理により、その回りと同様の
配線禁止領域として定義することは、定義すへき矩形の
数を減らして全体の定義を簡略化すると共に、定義に必
要なデータ量を削減するように作用する。

そして、半導体集積回路のレイアウトを進めていく過程
で上記のようなセルレイアウトライブラリの生成方法を
利用することは、レイアウトの途中で新たなセルを追加
したりセルパターンを変更したいという要求に対して速
やかに所要のセルレイアウトライブラリを取り揃えられ
るように作用し、このことが、途中で新たなセルを追加
したりセルパターンを変更したりして半導体集積回路の
レイアウトを容易に進められるようにし、もって、半導
体集積回路の性能を最大限に発揮させ得るレイアウトの
生成を容易化する。

〔実　施　例〕

第３Ａ図から第３Ｃ図には階層化されたレイアウトパタ
ーンの一例が示されている。同図に示されるレイアアウ
トパターンは、特に制限されないが，スタンダードセル
方式によって構或されるＬＳＩのためのものである。ス
タンダードセル方式ＬＳＩのレイアウトは階層的に行わ
れ、第３Ａ図にはチップ全体のレイアウトパターンが示
されている。このチップ全体は，数百ゲートの論理の集
合として夫々構成される複数例えば５個のブロックＢＬ
Ｉ−ＢＬ５を含み、各ブロックＢＬＩ−ＢＬ５の間は必
要に応じて信号配線ＢＳＬで結合され、ブロックＢＬＩ
〜ＢＬ５の回りには電源幹線ＢＶＬが設けられ、さらに
その外側には多数の人出カバッファセルＩＯＣ，やボン
ディングパッドＢＰが配置されている． 第３Ｂ図には例えばブロックＢＬ３の中のレイアウト例
が示されている。ブロックの中には列状に並設された大
小様々な多数のセルＣ１〜Ｃｎが配置されており、セル
間は所要の信号配線ｃ　ｓ　ｒ，で結合され、また各セ
ル０１〜Ｃｎには電源配線ＶＬＩ，ＶＬ２を介して電源
電圧が供給されるようになっている。第３Ｂ図において
ＣＰはセルの端子であり．ＢＰはブロックの端子である
。

第３Ｃ図には実際のセルのパターン例が示されている．
第３Ｃ図において１はｎ型ウエル領域、２はＰ型ウェル
領域、３は第ｌ層アルミニウム配線層で構成されるセル
内配線、４はＭＯＳＦＥＴのゲート電極を兼ねるボリコ
ン層、５は拡散領域とアルミニウムとのコンタクト部、
６はセル端子、７は第ｌ層アルミニウム配線層で構成さ
れる電源電圧ｖｃｃ供給用の電源配線、８は第１層アル
ミニウム配線層で構或される接地電圧Ｖｓｓ供給用電源
配線である。

ＬＳＩのレイアウトでは第３Ｃ図に示されるような多数
のセルの配置や、セル間さらにはブロノク間の配線など
が階層的手法により決定されていくが、このときには，
セル設計により得られいてるセルの実体パターンに関す
る情報のほかに、セルレイアウトライブラリの情報が必
要になる。

斯るセルレイアウトライブラリには、特に制限されない
が、セルの形状、セルの端子名及びその位置、配線層毎
の配線禁止領域，スルーホールの禁止領域、配線可能な
方向、電源配線の接続可能位置などを夫々示す情報が定
義されている。第４図にはセルレイアウトライブラリに
おけるそのような定義項目の情報を概念的にパターン化
した場合の一例が示されている。第４図の内容は第３Ｃ
図に示されているセルパターンに対応するものであり、
同図において１０は矩形で表わされたセルの形状，１１
はセルの端子，１２はセル内配線パターンが存在するた
め信号配線に使用してはならない配線禁止領域、１３は
セル形状１０の外にはみ出したセル内論理を構或するた
めのはみ出し配線領域である。

第５図にはセルレイアウトライブラリの実際の定義例が
示されている。セルレイアウトライブラリは、セル単位
のカード形式で必要な情報を保有している。各カードに
は参照容易なように行番号が与えられ、各行番号の内容
は、第５図に従うと次のようになっている。

行番号１００の内容はセル名を示す。

行番号２００〜４００の内容はコメント文であり、デー
タのバージョン管理等の為に用いられる．行番号５００
の内容は、セルの形状を矩形の左下と右下のＸＹ座標で
示す。

行番号６００〜８００の内容は、セル端子の名称（例え
ば０００１、ＯＯＯＩＡ．０００２、尚サフィックスＡ
は同電位を意味する）と、そのＸＹ座標及び端子の存在
する配線層名を示す。

行番号９００には、セル内で配線禁止とされる部分が矩
形の集合で記述されている。各矩形に対し、配線禁止に
したい配線層名、矩形の左下と右上のＸＹ座標、禁止の
種類（第５図において、Ｋは配線パターンの通過禁止，
Ｂは通常の配線方向例えば主軸方向以外の折れ曲がり禁
止、Ｔはスルーホール禁止を意味する）が記述されてい
る。第５図には矩形１個の場合が示されているが、実際
には多数に及ぶ。

行番号１０００〜２０００には、第４図に示されるよう
なはみ出し配線領域１３の情報として，その配線層名、
始点から終点までを特定するためのＸＹ座標が示されて
いる。

第１図には，ＣＡＤやエンジニアリングワークステーシ
ョンなどの計算機を利用して上記セルレイアウトライブ
ラリを自動生戊するための処理の流れと必要な情報の一
例が示されている。

セルレイアウトライブラリの自動生成プログラムは、特
に制限されないが、次に示す■〜■の情報を主情報とし
てセルレイアウトライブラリの自動生戊を行う。

■セルデータベース２０から与えられるセルの実体パタ
ーン情報。

■セルレイアウトライブラリの上記各種定義項目を計算
するために図形演算ライブラリ２↓から与えられる図形
演算手順。

■図形演算手順に従って一旦生成された配線禁止領域を
簡素化するために縮約ルールライブラリ２２から与えら
れる縮約処理手順。

■レイアウトで用いる配線格子などを定義するための指
定情報２３。

上記セルの実体パターン情報は、予め設計された回路図
を基に、人手或いはセルパターン自動生成プログラムを
介して作威される。自動の場合には、回路図の情報が対
話型のグラフィック入力装置で入力される．そうすると
，セルパターン自動生成プログラムは、回路図情報とは
別途与えられた半導体集積回路の加工プロセス上のレイ
アウトルール、その他の指定情報（トランジスタのＷ／
Ｌの値等）を基に、セルの実体パターンを自動発生する
。生成された実体パターン情報は計算機上のファイルの
形態でセルデータベース２０，として蓄えられる。

上記図形演算手順によって実行可能な演算の種類は，特
に制限されないが、領域の拡大（以下ｔＢにＢＲＯＡＤ
ＥＮ演算とも記す）、複数領域に対する和集合演算（以
下単にＯＲ演算とも記す）、複数領域に対する積集合演
算（以下単にＡＮＤ演算とも記す）、及び図形の反転演
算（以下１ｉ，に■ＮＶ演算とも記す）の５種類とされ
る。

上記ＢＲＯＡＤＥＮ演算は，第６Ａ図に示されるように
、与えられた図形Ｌ′をδ　（正、負何れの値も採り得
る）だけ拡大して図形Ｌを得る。例えばこの演算は，配
線禁止領域を求める際に、信号配線をセル内の第１層ア
ルミニウム配線層に対してレイアウトルールで許された
スペーシング（例えばδ）以上離さないと、プロセス時
に配線がショートする虞れが有るため、実際の配線パタ
ーンをδだけ太らせたものとして配線禁止領域を定義し
なければならないようなときに利用される。

上記ＯＲ演算は、第６Ｂ図に示されるように図形Ｌ１と
Ｌ２の和を採って図形Ｌを得る。この演算は、配線禁止
領域が複数個ある場合に、図形の和を採って重複定義を
無くすために用いられる。

上記ＡＮＤ演算は、第６Ｂ図に示されるように図形ＬＬ
とＬ２の重なり部分Ｌを求める。多層配線のＬＳＩプロ
セスでは眉間膜による各層パターンの平坦化が十分に出
来ないため、一般にパターンの縁で層間膜の段差が生じ
る。これは、複数の層でこうした箇所が重なると段差が
益々激しくなりパターンの断線や歩留の低下をもたらす
ことは明らかであり、レイアウト時に極力避けねばなら
ない．そこでＡＮＤ演算によりパターンの重なり状態を
求め，配線の通過禁止やスルーホール（複数配線層の間
を結ぶコンタクト穴）の作或を禁止する。例えば、拡散
層の縁にポリシリコン配線とメタル１層配線が重なった
部分にメタル２層とメタル３層を結ぶスルーホールを作
或しないようにするために利用する。

上記ＩＮＶ演算は第６Ｃ図に示されるように図形Ｌ′を
反転し、図形のない領域Ｌを求める。これは、セル端子
部分を配線禁止にしないために端子位置をくりぬくよう
な場合に用いられる。

尚、図形演算手順や縮約処理手順は、セルシリーズやプ
ロセスルールによって異なることが予想されるため、こ
れらの情報は、セルレイアウトライブラリの自動生成プ
ログラムの外からライブラリ２１、２２として与えられ
るようになっている．セルレイアウトライブラリ２４は
、特に制限されないが、第１図に示されるように、上記
主情報を利用しながら次の■〜■の処理を経て形成され
る． ■セル図形データの入力処理（Ｓ１） ■図形演算による各定義項目の生成処理（Ｓ２〉■縮約
によるデータ量の調整処理（Ｓ３）■フォーマット変更
及びファイル出力処理（Ｓ４） 上記セル図形データの入力処理Ｓ１は、セルの実体パタ
ーン情報，並びに配線格子の定義や処理時間のパラメー
タといった指定情報をファイルより入力する処理である
。

上記図形演算による各定義項目の生成処理Ｓ２は、セル
の実体パターン情報などを利用して既述の所要図形演算
を行うことにより、セルレイアウトライブラリに定義す
べき各種項目を生成する処理である。図形演算の手順は
プロセス上のレイアウトルール、歩留向上のための定義
方法、チップ全体の配線性などを考慮して図形演算ライ
ブラリに記述されている。この為、どのセルに対しても
瞬時に同じ基準で配置配線ライブラリが作戒でき、かつ
製造プロセスの変更等が起きても，図形演算ライブラリ
に書かれた演算手順を変更することにより容易に最適な
作り直しが可能となる。

上記縮約によるデータ量の調整処理Ｓ３は、前の処理Ｓ
２で生成された配線禁止領域のデータを調べ、配線禁止
領域ではないが回りを配線禁止領域に囲まれているため
に、実際には使用できない部分を抜き出して、その部分
も配線禁止と定義することにより、定義する矩形の数を
減らし全体の定義を簡略化する処理である。この処理に
よりデータ量も削減される。

上記フォーマット変更及びファイル出力処理Ｓ４は、そ
れまでにセノレレイアウトライブラリ自動生威プログラ
ムを実行して得られたデータをセルレイアウトライブラ
リの形式に変換して出力する処理である。このとき、配
線禁止領域を示すデータは、矩形の和に分割されて出力
される。

ここでさらに上記図形演算による各定義項目の生成処理
Ｓ２を各定義項目に対応させて詳述する。

先ずセルの形状に関しては、セル内でメタル配線が使わ
れている部分が計算により認識され、それを含む矩形領
域が、ＸＹ座標の最大値及び最小値として求められる。

セルの端子名及びその座標は、例えばＣＭＯＳセルの場
合、入力端子はポリシリコンゲート、出力端子は拡散層
或いは拡散層に接続するメタル配線上の点として求めら
れる。端子からスルーホールを作威してセル間の配線を
行う場合は、スルーホールによる他のパターンとのスペ
ーシングルール、下地の段差状態なども考慮して端子場
所を選ぶ必要がある。また一般にＣＭＯＳセルではポリ
シリコンゲートの上下からセル間配線の引き出しが可能
である為、これらを同電位の端子として定義する。セル
の端子名はプログラムで順に番号を付けることも可能だ
が、論理設計者がこの端子名を用いて論理設計を行う為
、意味のある名前にする必要があり、通常は回路図と一
緒にセルパターン設計時に人手指定された名称がそのま
ま採用される。

配線禁止領域は、各配線層パターンに対する上記ＡＮＤ
演算、ＯＲ演算、及びＩＮＶ演算などにより求められる
．例えばメタル１層の配線禁止領域は、基本的にはセル
内の拡散層の結線に用いられるメタルｌ層配線及び電源
供給線のメタル１層配線部分が該当するが、実際にはス
ペーシングルールで規定した以上にはパターンは隣接で
きないので、セルパターンに含まれるメタル１層配線パ
ターンをスペーシングルール分だけ広げるＢＲＯＡＤＥ
Ｎ演算も行なわれる。そして最後に配線格子に載る部分
のみを取り出して矩形に分割される。

電源配線の接続可能位置は、電源供給用のメタル配線が
セル形状と交わる部分によって求められる。

第７図には図形演算による定義項目の生成処理Ｓ２によ
り第１層アルミニウム配線禁止領域を得るための演算手
順の一例が示される。同図に示される配線禁止領域ＩＮ
Ｈを得るための演算手順は下記式により与えられる。

Ｉ　Ｎ　Ｈ＝（（Ｐｏｌｙ．Ｓｉ）　Ｏ　Ｒ　（Ｘ））
　Ａ　Ｎ　Ｄ　（Ｙ）Ｘ＝（ＡＬＬ）ＢＲＯＡＤＥＮ（
ｃｚ　μｍ）Ｙ＝ＩＮＶ（（端子）ＢＲＯＡＤＥＮ（β
μｍ））即ち、パターン■に含まれる第１層アルミニウ
ム配線ＡＬＬに対してＢＲＯＡＤＥＮ演算を行なって縦
横方行に夫々αμｍ拡大し、パターン■を得る．またパ
ターン■の夫々端子Ｐに対してＢＲＯＡＤＥＮ演算を行
なって端子ＰをβμｍＸβμｍの方形に拡大し、さらに
これにＩＮＶ演算を行ない、パターン■に示されるよう
に方形の端子位置をくりぬく．そして、パターンＶのポ
リシリコン配線層Ｐｏｌｙ．Ｓｉと上記パターン■に対
してＯＲ演算を行なってパターン■を取得し、このパタ
ーン■と上記パターン■に対してＡＮＤ演算を施すこと
によって、パターン■の配線禁止領域ＩＮＨが求められ
る。このように配線禁止領域は、各層の図形パターン，
セル形状、端子位置などの情報に対して所定の図形演算
を行なうことによって求められる。

第８図には縮約処理手順の一例が示される。

同図においてＩＮＨは，先に行なわれた定義項目生成処
理の図形演算で計算取得された配線禁止領域である。こ
の配線禁止領域ＩＮＨの中には、配線禁止領域ではない
が回りを配線禁止領域に囲まれていることにより実質的
に配線に利用することができない無効領域３０が含まれ
ている。縮約処理では、そのような無効領域３０を抽出
し，この部分も配線禁止とするために、その配線禁止領
域ＩＮＨと縮約定義領域ＤＥＦとに対してＯＲ演算を行
ない，これによって定義し直された配線禁止領域ＩＮＨ
’が得られる。ここで縮約定義領域ＤＥＦはセル形状を
最大限として任意に決定可能なパラメータとされる。配
線禁止領域は矩形を単位にその集合によって定義される
から領域ＩＮＨとＩＮＨ’とを比較すれば明らかなよう
に後者の領域ＩＮＨ’の矩形の数は前者よりも４個少な
くなっている。したがって、配線禁止領域を定義する全
体の情報量は縮約処理を介することによって減少される
。

セルレイアウトライブラリの自動生成において、各定義
項目の生戊精度は，採用されている図形演算処理の手順
内容により一定であり、しかも人手を介する処理に比べ
て容易に高精度にすることができる。例えば第９Ａ図に
示される実際のセルパターンに対し、本実施例の手法に
より自動生成されたセルレイアウトライブラリによるパ
ターン（第９Ｃ図）を，従来のように人手によって作或
されたセルレイアウトライブラリによるパターン（第９
Ｂ図参照）と比較すると、図にも示されるように前者の
場合には配線禁止領域を高精度にもしくは細かく定義す
ることができる。したがって、ＤｍとＤｎを結線しよう
とするとき、第９Ｂ図の場合には第２層アルミニウム配
線で形或されるセル間配線パターンは単にセルの上を通
過させることしかできない。これに対して第９Ｃ図の場
合には配線禁止領域ＩＮＨが細かく定義されている結果
，セル内の空き領域３１をセル間の配線に利用可能にな
る。これにより，チップ面積が自由に変えられるスタン
ダードセル方式ＬＳＩのレイアウトにおいては、セル間
の配線領域面積が低減でき、チップ全体の面積低減効果
を得る。また，チップ面積が予め一定のゲートアレイ方
式ＬＳＩでは配線可能領域の面積が増加するため自動配
線プログラムの未配線本数低減が図られ、ＬＳＩ開発期
間短縮効果を得る． 第２図にはセルレイアウトライブラリを利用して行なわ
れるレイアウトの全体的な処理の流れが示されている。

同図に示されるように，セルレイアウトライブラリ２４
の情報は、ブロック自動配置、ブロック内配置配線、ブ
ロック間配線の夫々の処理で使用され、全体的なレイア
ウトが最終的に決定されると、マスクデータに変換され
、マスク描画データとして保管される．尚，第２図には
セルレイアウトライブラリを専ら人手によって生成する
処理の流れも参考として示されている。この場合には，
設計者はセルの実体パターンを見ながら数値の拾い出し
などを行ってセルレイアウトライブラリ仕様書を作威し
、その後これを見ながらコーディングし、それを更にチ
ェックし、必要に応じて修正してはじめてセルレイアウ
トライブラリ２４が完或する． 第２図に示される手順に従ってＬＳＩのレイアウトを行
っていくとき，第１０図に示されるようにセルの配置場
所に応じて同一論理のセル４０を縦長に配置したり横長
に配置したりする必要性が生じた場合に、また、第１ｌ
図に示されるように信号の伝播遅延の不揃いや設計値と
の相違を補正したりするためにセルのパターンを配置場
所に応じて変更して用いなければならない場合に、それ
らの要求を満足するセルが予め用意されていないなら、
レイアウト途上でセル自動設計プログラムを起動すると
共に、Ｗ／Ｌなどの性能パターンを指定することにより
、必要なセルの実体パターンを作成する．このように、
レイアウト途上においてパターンや論理の追加変更され
た新たなセルが必要になるとき、言い換えるなら５レイ
アウト途上においてパターンや性能の異なるセルを使い
分ける必要があるとき、そのレイアウトライブラリは，
上記手順を介することにより容易に得られる．上記実施
例によれば以下の作用効果を得るものである。

（１）演算手法やパラメータなど所要の規則を指定し、
指定された規則に従って、セルの実体パターン情報に所
定の演算を施しながら、セルの形状，端子位置、及び配
線禁止領域などを自動生成していくことにより、セルの
実体パターン情報から容易且つ速やかにセルレイアウト
ライブラリを自動生成することができる。したがって、
スタンダードセル方式ＬＳＩもしくはＡＳＩＣのような
特定用途向け専用ＬＳ″Ｉの開発期間を著しく短縮する
ことができるようになる。

（２）人手によるセルの実体パターン認識やコーディン
グさらには修正という処理が必要なくなるから、セルレ
イアウトライブラリの信頼性を向上させることができる
。

（３）セルレイアウトライブラリの定義項目の生成精度
は、その項目生戊のために採用されている処理手順の内
容により一定であって、高精度にすることも容易である
から、特別な工数や相当な期間を要することなく、配線
禁止領域などをきめ細かく定義することができるように
なる。これにより、セル内の配線禁止領域の部分をチッ
プレイアウトにおけるセル間の配線に利用することがで
きるようになり、スタンダードセル方式にあってはチッ
プ面積の低減、ゲートアレイ方式にあっては未配線本数
の低減、そして両者ともに信号配線の配線長短縮という
効果を得る。

（４）セルレイアウトライブラリの定義項目は，その項
目生戊のために採用される処理手順の内容に従って容易
に高精度化することができるから，プロセス上の複雑な
ルール，例えば、拡散層の縁にポリシリコン配線とメタ
ルｌ層配線が重なった部分はチップ上の各層の段差が厳
しく或る為，その上にメタル層とメタル３層間を結ぶス
ルーホールは作或できない等を正確に反映した配置配線
ライブラリが作或でき、常にどんなセルに対しても最適
化が可能となる．この為ＬＳＩの歩留も向上させること
ができる。

（５）見掛け上配線禁止領域でなくてもプロセスルール
などにより実質的に配線領域として利用することができ
ない領域を、上記縮約処理により、その回りと同様の配
線禁止領域として定義することにより、定義すべき矩形
の数を減らして全体の定義を簡略化すると共に、定義に
必要なデータ量を削減することができるようになる． （６）半導体集積回路のレイアウトを進めていく過程で
本実施例のようなセルレイアウトライブラリの生成方法
を利用することにより、レイアウトの途中で新たなセル
を追加したりセルパターンを変更したいという要求に対
して速やかに所要のセルレイアウトライブラリを取り揃
えられるようになり、このことが、途中で新たなセルを
追加したりセルパターンを変更したりして半導体集積回
路のレイアウトを容易に進められるようにし，もって，
半導体集積回路の性能を最大限に発揮させ得るレイアウ
トの生戊を容易化することができるようになる。言い換
えるなら、セルの追加や変更が容易になり、レイアウト
時のセル変更による最適化設計が可能になる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば、セルレイアウトライブラリの定義項目、さらに
図形演算処理の内容，そして縮約処理を採用するか否か
は適宜変更することができる，またセルの回路規模又は
ゲート数は実施例の記述に拘束されることなく一切限定
されない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳ型半導体集積
回路のレイアウトに適用した場合について説明したが、
本発明はそれに限定されるものではなく，バイポーラト
ランジスタ、さらにはＭＯＳＦＥＴと共にバイボーラト
ランジスタなどを含む種々の半導体集積回路のレイアウ
トに適用することができる。本発明は、セルの実体パタ
ーン情報を用いてレイアウトを行なう条件のものに適用
することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである． すなわち，指定された規則に従って，セルの実体パター
ン情報に所定の演算を施しながら、セルレイアウトライ
ブラリの定義項目を生成するから，セルの実体パターン
情報から容易且つ速やかにセルレイアウトライブラリを
自動生成することができるという効果がある。

また，セルレイアウトライブラリの定義項目は，その項
目生成のために採用されている処理手順の内容に従って
容易に高精度化することができるから、どのようなセル
に対しても、またどのようなプロセスルールに対しても
、セルレイアウトライブラリを最適化することができる
という効果がある。これにより、半導体集積回路の歩留
りも向上させることができる６ さらに縮約処理を採用することにより、矩形を定義する
ための全体のデータ量を減少させることができる。

そして、半導体集積回路のレイアウトを進めていく過程
で上記のようなセルレイアウトライブラリの生成方法を
利用することにより、レイアウトの途中で新たなセルを
追加したりセルパターンを変更したいという要求に対し
て速やかに所要のセルレイアウトライブラリを取り揃え
られるようになり、このことが、途中で新たなセルを追
加したりセルパターンを変更したりして半導体集積回路
のレイアウトを容易に進められるようにし、もって、半
導体集積回路の性能を最大限に発揮させ得るレイアウト
を容易に生成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るセルレイアウトライブラリの生成
方法の一実施例フローチャート、第２図は本発明に係る
レイアウト方法の全体を示す一実施例フローチャート， 第３Ａ図から第３Ｃ図はＬＳＩレイアウトパターンを階
層的に説明するための平面図、第４図はセルレイアウト
ライブラリの定義項目の一例情報を概念的にパターン化
して示した平面図、 第５図はセルレイアウトライブラリが保有する情報のフ
ォーマット例を示す説明図、 第６Ａ図から第６Ｃ図はセルレイアウトライブラリの定
義項目のための図形演算例を示す説明図、第７図は配線
禁止領域生成手順の一例を示す概念説明図、 第８図は縮約処理手順の一例を示す概念説明図、ヵ・ら
メ９０ 第９Ａ図ｍ図は配線禁止領域の生成精 度に関する説明図、 第１０図は同一論理でパターンの異なるセルを使い分け
てレイアウトされたＬＳＩの概略平面図、第１ｌ図は同
一論理で性能の異なるセルを使い分けてレイアウトされ
たＬＳＩ概略平面図である。 ＢＬＫＩ　〜ＢＬＫ５・・・ブロック、Ｃ１〜Ｃｎ・・
・セル、１０・・・セル形状、ｌ１・・・端子，１２・
・・配線禁止領域，１３・・・はみ出し配線領域、２０
・・・セルデータベース，２１・・・図形演算ライブラ
リ、２２・・・縮約ルールライブラリ、２３・・・指定
情報、２４・・セルレイアウトライブラリ、ＩＮＨ・・
・配線禁止領域、ＩＮＨ’・・・縮約処理された配線禁
止領域。 第１図 第２図 第 ６Ａ 図 第 ６Ｃ 図 第 ９Ａ 図 ２７／１１Ｂ 第 ｌ０ 図 第 ９Ｂ図 第 ９Ｃ 図 第 １ １ 図 ８２２５−５Ｆ Ｈ ０１ Ｌ ２１／８２ Ｂ

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路の自動配置配線に利用されるセルの
   形状、端子位置、及び配線禁止領域を定義するためのセ
   ルレイアウトライブラリを、セルの実体パターン情報と
   、任意に指定された規則とに基づき、所定の演算を施し
   て自動生成するセルレイアウトライブラリの生成方法。 ２、上記所定の演算は、指定された規則に従った、領域
   の拡大、複数領域に対する和集合演算、及び積集合演算
   の内の任意の演算を含むものである請求項１記載のセル
   レイアウトライブラリの生成方法。 ３、上記所定の演算によって配線禁止領域を得た後に、
   配線禁止領域ではないが回りを配線禁止領域に囲まれて
   いることにより、配線に利用することができない領域を
   抽出し、この部分も配線禁止領域として定義する縮約処
   理を行う請求項１又は２記載のセルレイアウトライブラ
   リの生成方法。 ４、請求項１乃至３の何れか１項に記載のセルレイアウ
   トライブラリの生成方法によってセルレイアウトライブ
   ラリを生成して半導体集積回路のレイアウトを行うとき
   、セルの実体パターン又は論理を変更する必要に応じて
   セルの設計に戻り、その変更要求を反映したセルのレイ
   アウトライブラリを再びそのセルレイアウトライブラリ
   生成方法により生成してレイアウトを進めていく半導体
   集積回路のレイアウト方法。