JPH03250669A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＭＯＳ型半導体装置に関し、特に二重ゲー
ト構造を備えたＭＯＳ）ランジスタの構造およびその製
造方法に関するものである。

［従来の技術およびその課題］ ＭＯＳトランジスタを用いた半導体装置の１つとしてＥ
ＥＰＲＯＭ　（Ｅｌｃｃｔ＋１ｃａｌｌｙ　Ｅｒａｓａ
ｂｌｅ　ａｎｄ　Ｐ＋ｏｇ＋ａｍａｂｌｅ　Ｒｅａｄ　
０ｎｌｙ　Ｍ！ｍｏｒｙ）がある。以下に、このＥＥＰ
ＲＯＭを例として従来の二重ゲート構造を有するＭＯＳ
トランジスタの構造およびその問題について説明する。

第９図は、一般に知られている従来の電気的情報の書込
消去か可能なＥＥＰＲＯ〜１を示すブロック図である。

第９図を参照して、このＥＥＰＲＯＭは、ＥＥＰＲＯＭ
セルを含むメモリアレイ５０と、外部からロウアドレス
信号を受取るロウアドレスバッファ５１と、コラムアド
レス信号を受取るコラムアドレスバッファ５２と、これ
らのアドレス信号をデコードし特定のメモリセルに接続
されたワード線およびビット線に電圧を与えるロウデコ
ーダ５３およびコラムデコーダ５４と、２つのデコーダ
により指定されたメモリセルにストアされた信号をＹゲ
ート５５を介して読出すセンスアンプ５６と、読出され
た信号を出力するための出力バッファ５７と、外部から
制御信号を受けて各部に与える制御信号人力バッファ５
８とを含む。

動作において、センスアンプ５６はメモリセルにストア
された信号を増幅して比カバッファ５７に与える。１０
図は、第９図に示されているメモリアレイ５０およびＹ
ゲート５５の例を示す回路図である。

第１０図を参照して、Ｙゲート５５は、Ｉ１０線５９と
ビット線３１との間に接続されたトランジスタ６０と、
ＣＧ線６１とコントロールゲート線６２との間に接続さ
れたトランジスタ６３とを含む。トランジスタ６０およ
び６３のゲートにＹゲート信号Ｙ２が与えられる。Ｙゲ
ート信号Ｙ１が与えられるトランジスタも同様に接続さ
れている。

メモリアレイ５０では４ビツトのメモリセルが示されて
いる。１つのメモリセルはフローティングゲートを有す
るメモリトランジスタ６とゲートがワード線３２に接続
され、メモリトランジスタ６にストアされた信号をビッ
ト線３１に与える選択トランジスタ３とを含む。また、
他の選択トランジスタ３ａは、ゲートがワード線３２に
接続され、コントロールゲート線６２の信号をメモリト
ランジスタ６のゲートに与えるよう接続される。

動作において、メモリトランジスタ６はそのフローティ
ングゲートに電子が蓄えられているか否かによって２値
の信号を記憶する。電子が蓄えられているとき、メモリ
トランジスタ６のしきい値電圧は高くなる。これにより
メモリトランジスタ６は読出動作においてオフする。電
子か蓄えられていないとき、メモリトランジスタ６のし
きい値電圧は負となる。これにより、メモリトランジス
タ６は読出動作においてオンする。

接続からの続出のための電圧はトランジスタ６０を介し
てビット線３１に与えられ、この電圧がさらに選択トラ
ンジスタ３を介してメモリトランジスタ６に与えられる
。これにより、センスアンプにおいてメモリトランジス
タ６に電流が流れるか否かを検出することができ、した
がってメモリトランジスタ６にストアされた信号を読出
すことができる。

第１１図は従来のフローティングゲートを有するＥ　Ｅ
　Ｆ　ＲＯＭの平面図である。第１２図は第１１図中の
切断線ｘｎ−ｘｍ線における断面構造を示す図である。

第１１図および第１２図を参照して、ＥＥＰＲＯＭの構
造を説明する。

Ｅ　Ｅ　Ｐ　ＲＯＭは、ｐ型シリコン半導体基板２０の
主表面上に形成されたメモリトランジスタ６と、選択ト
ランジスタ３とを含む。メモリトランジスタ６は半導体
基板２０の主表面上に形成されたドレイン領域となるト
ンネル不純物拡散層９と、ソース領域２とトンネル不純
物拡散層９上の所定の領域に形成された膜厚の薄いトン
ネル絶縁膜１６と、少なくともトンネル絶縁膜１６を含
む領域で半導体基板２０上に絶縁膜１７を介して形成さ
れるポリシリコンからなるフローティングゲート１４と
、フローティングゲート１４上に層間酸化シリコン膜１
５を介して形成されるコントロールゲート７とを含む。

コントロールゲート７とフローティングゲート１４とそ
の間の層間酸化シリコン膜１５とは互いに重なり合った
領域において容量を形成する。フローティングゲート１
４と接続用不純物拡散層５に接続されたトンネル不純物
拡散層９と、トンネル絶縁膜１６とは、容量を形成する
。さらに、トンネル絶縁膜１６を除いた領域において、
フローティングゲート１４と半導体基板２０とトンネル
絶縁膜１６付近の絶縁膜とが容量を形成する。フローテ
ィングゲート１４は電荷を蓄積する。コントロールゲー
ト７と接続用不純物拡散５との間に印加される電圧に応
じてトンネル絶縁膜１６を介してフローティングゲート
１４とトンネル不純物拡散層９との間で電荷の放出／注
入が行なわれる。選択トランジスタ３は、半導体基板２
０の表面上に間を隔てて形成された接続用不純物拡散層
５およびドレイン領域１と、その間に形成されたワード
線となる選択ゲート電極４とを含む。選択ゲート電極４
と半導体基板２０の主表面との間には選択ゲート酸化シ
リコン膜１３が形成されている。ドレイン領域１はコン
タクトホール１１を介してビット線３１に接続される。

次に、ＥＥＦＲＯＭの動作を説明する。ＥＥＰＲＯＭは
続出、消去、書込の３つの基本的動作モードを有する。

以下の表はフローティングゲート１４に情報電荷を書込
んだり消去したりあるいは読出したりするときの各要素
に印加される電圧を示したものである。

■ＰＰはプログラム電圧であり、ＶＦはフローティング
時の電位であり、■。、ＶＥは各動作時のフローティン
グゲート１４の電位を示す。

上記の表に示したように、続出時には５ｖが選択ゲート
電極４に印加され、２■がビットライン３１に印加され
、コントロールゲート７とソースライン１２が接地され
る。

メモリセルの消去時には、Ｖｐｐが選択ゲート電極４に
印加され、ビットライン３１およびソースライン１２が
接地される。この消去サイクルにおいて、フローティン
グゲート１４上に正の電荷が印加される。

書込時には、Ｖｐｐか選択ゲート電極４とビットライン
３１に印加され、コントロールゲート７か接地され、ソ
ースライン１２はフローティング状態にされる。これに
よってフローティングゲート１４から負の電荷が引き抜
かれる。

このようなＥＥＰＲＯＭにおいて、記憶容量の増大を目
指した技術開発が進められている。すなわち、ＥＥＦＲ
ＯＭの高集積化が押し進められ、素子構造が微細化され
てきている。素子構造の微細化において、１つの障害と
なる現象にホットエレクトロン効果がある。これは、Ｍ
Ｏ８型電界効果トランジスタの微細化に伴って顕在化し
たもので、ホットエレクトロンと称される電子がゲート
酸化膜中へ注入される現象をいう。すなわち、トランジ
スタ構造の微細化により、特にドレイン近傍で高電界が
発生し、衝突電離によって生じた電子が部分的にゲート
酸化膜中のトラップに捕獲されて負電荷として作用する
ようになる。この負電荷の影響によりトランジスタのし
きい値電圧の変動、あるいはチャネルコンダクタンスの
低下といった信頼性の低下を招いている。ＥＥＦＲＯＭ
の微細化においても、たとえば第１２図中に示されるリ
ードトランジスタ１０においても同様なホットエレクト
ロン効果の発生が予測される。そして、このホットエレ
クトロン効果によりリードトランジスタ１０のしきい値
電圧の変動などが生じた場合、記憶情報の読出時におい
て、リードトランジスタ１０の誤動作を生じるおそれが
ある。リードトランジスタ１０の誤動作は、メモリとし
ての信頼性を阻害し、ＥＥＰＲＯＭにとって致命的な問
題となる。なお、現状では、ＥＥＦＲＯＭにおいてはリ
ードトランジスタ１０に生じるホットエレクトロン効果
はそれほど大きな問題とはなっていない。しかしながら
、将来的にＥＥＰＲＯＭのメモリセル構造が高集積化に
向かっていることに鑑み、このホットエレクトロン効果
による弊害は太き問題となることが予測し得る。また、
このＥＥＦＲＯＭに限らず、二重ゲート構造を有するＭ
ＯＳトランジスタにおいても素子構造の微細化に伴うホ
ットエレクトロン効果の顕在化は大きな問題となる。

なお、ＭＯ８型電界効果トランジスタの分野においては
、このホットエレクトロン効果を防止するための構造と
して、いわゆるＬＤＤ　（Ｌ　ｉ　ｇｈｔ　ｌｙ　　Ｄ
ｏｐｅｄ　　Ｄｒａ　ｉｎ）構造などが一般に知られて
いる。また、ＥＰＲＯＭにおいては、別の目的のために
ＬＤＤ構造に類似する構造を適用したものとして、たと
えば特開昭６２−１４０４７２号公報に示されるものが
ある。

したがって、この発明は上記のような問題点を解消する
ためになされたもので、ホットエレクトロン対策として
のＬＤＤ構造を備えたＭＯＳ型半導体装置およびその製
造方法を提供することを目的とする。

［課題を解決するための手段］ この発明は、二重ゲート構造を有するＭＯＳ型半導体装
置であって、主表面を有する第１導電型の半導体基板を
備える。半導体基板の主表面上には第１ゲート絶縁層が
形成される。第１ゲート絶縁層の上部には電気的に浮遊
状態に保たれた第１ゲート電極が形成される。第１ゲー
ト電極の表面上には、第１および第２絶縁層の積層構造
からなる第２ゲート絶縁層が形成される。第２ゲート絶
縁層の表面上には、ゲート長方向に沿って前記第１ゲー
ト電極よりも大きく形成された第２ゲート電極が形成さ
れる。さらに、半導体基板中には、第１ゲート電極を両
側から挾み込むように１対の相対的に低濃度の第２導電
型の不純物領域が形成される。さらに、１対の相対的に
低濃度の不純物領域に挾まれた半導体基板表面のチャネ
ル領域から遠ざかる方向に互いに対向して半導体基板中
に１対の相対的に高濃度の第２導電型の不純物領域が形
成される。

さらにこの発明によるＭＯＳ型半導体装置の製造方法は
、まず半導体基板の主表面上に第１絶縁層、第１導電層
、ｊｌ！２絶縁層および第３絶縁層を順次形成する。次
に、第３絶縁層の表面上に所定形状のエツチング用マス
クを形成し、マスクを用いて第３絶縁層および第２絶縁
層を第１のエツチング方法を用いてパターニングし、さ
らに第１導電層を第１のエツチング方法とは選択比の異
なる第２のエツチング方法を用いてパターニングするこ
とによってパターニングされた第３絶縁層より幅の狭い
第１ゲートを極を形成する。その後、パターニングされ
た第３絶縁層および第１ゲート電極をマスクとして半導
体基板の主表面に対して斜め方向から不純物イオンをイ
オン注入し、半導体基板の中に相対的に低濃度の不純物
領域を形成する。そして、パターニングされた第３絶縁
層を利用して高濃度の不純物イオンを半導体基板の主表
面に対し、はぼ垂直にイオン注入し、相対的に高濃度の
不純物領域を形成する。

［作用］ この発明によるＭＯＳ型半導体装置は、相対的に低濃度
の不純物領域と、相対的に高濃度の不純物領域とからな
るいわゆるＬＤＤ構造の不純物領域を備えている。ＬＤ
Ｄ構造を構成する低濃度の不純物領域は、不純物領域近
傍での電界の集中を緩和し、ホットエレクトロンの生成
を抑制することによりホットエレクトロン効果を防止す
る。

また、ＭＯ３型半導体装置の製造方法において、第１ゲ
ート電極の上部に第３絶縁層を形成し、この第３絶縁層
と第１ゲート電極とのエツチングの選択比を利用して第
１ゲート電極の上部に第３絶縁層の庇領域を形成してい
る。この第３絶縁層の庇状の部分を低濃度と高濃度の不
純物領域との境界位置を規定するマスクとし、これに斜
めイオン注入と垂直イオン注入とを組合わせることによ
り、簡単な工程でＬＤＤ構造を製造することが可能とな
る。

［実施例］ 以下、この発明の一実施例について図を用いて説明する
。第１図は、この発明の一実施例によるＥＥＦＲＯＭの
メモリアレイの平面構造図であり、第２図は第１図中の
切断線■−■に沿った方向からの断面構造図であり、さ
らに第３Ａ図は、第１図中の切断線■−■に沿った方向
からの断面構造図、第３Ｂ図は接断面ｒＶ−ＩＶに沿っ
た方向からの断面構造図である。

第１図ないし第３Ｂ図を参照して、この発明にかかるＥ
ＥＰＲＯＭは、ｐ型シリコン基板２０の主表面上に、直
列に形成された８ビツトのメモリトランジスタ６と、メ
モリトランジスタ６の一方端に形成された８ビツトのメ
モリトランジスタをドレイン電極１１と接続するための
選択トランジスタ３と、メモリトランジスタ６の他端に
接続されたソースライン１２とを含む。個々のメモリト
ランジスタ６は、リードトランジスタ領域１０とトンネ
ル不純物拡散層９とを含み、ソース・ドレイン方向には
半導体基板２０の主表面上に形成されたメモリ接続不純
物拡散層２２によって分離され、その直交方向は素子分
離フィールド酸化膜２３によって分離されている。なお
、リードトランジスタ領域１０とトンネル不純物拡散層
９とは領域分離フィールド酸化シリコン膜２１で分離さ
れている。各メモリトランジスタ６は第１ゲート酸化シ
リコン膜（第１ゲート絶縁層）１７を介して主表面上に
形成されたフローティングゲート１４と、フローティン
グゲート１４の上に層間絶縁層（第２ゲート絶縁層）２
５を介して形成されたコントロールゲート７とを含む。

フローティングゲート１４およびコントロールゲート７
はたとえば多結晶シリコンや金属などから構成される。

さらに、ｐ型シリコン基板２０中には高濃度のｎ型のメ
モリ接続不純物拡散層２２とこれに連なる相対的に低濃
度のｎ型不純物領域２４とからなるいわゆるＬＤＤ構造
の不純物領域を備えている。この相対的に低濃度のｎ型
不純物領域２４はその一部がフローティングゲート１４
の下部に延在しており、また相対的に高濃度のメモリ接
続不純物拡散層２２はほぼ層間絶縁層２５に自己整合し
て形成されている。この相対的に低濃度のｎ型不純物領
域２４の一部をフローティングゲート１４の下部に形成
したのは、仮に、リードトランジスタ毎に低濃度のｎ型
不純物領域２４とフローティングゲート１４との位置が
オフセット状態となったり、あるいは重なったりすると
各々のリードトランジスタの特性が異なることになりト
ランジスタの信頼性が低下するのを防止するためである
。なお、層間絶縁層２５はフローティングゲート１４の
周囲を覆う層間絶縁酸化膜２５ａとさらにその上面に形
成された層間絶縁窒化膜２５ｂとの積層構造からなる。

また、層間絶縁層２５の表面上に形成されたコントロー
ルゲート７は、フローティングゲート１４に比ベゲート
長が大きく形成されている。

また、トンネル不純物拡散層領域は、ｐ型シリコン基板
２０中にｎ型のトンネル不純物拡散層９を備える。この
トンネル不純物拡散層９の表面上にはリードトランジス
タ１０の第１ゲート酸化シリコン膜１７より膜厚の薄い
トンネル酸化膜１６を介してフローティングゲート１４
が形成されている。そして、このフローティングゲート
１４にはトンネル絶縁膜１６を介してＦｏｗｌｅｒ−Ｎ
ｏｒｄｈｅｉｍトンネリングにより電荷の注入か行なわ
れる。

さらに、ｐ型シリコン基板２０表面上の領域は熱酸化膿
４０を介して厚い絶縁層２６により覆われている。絶縁
層２６は、その内部にボロンなどの不純物を含んでいる
。この不純物は、絶縁層２６の粘性を下げることによっ
て絶縁層２６の表面を平坦化させる働きをなすものであ
る。したがって、酸化膜４０はこの絶縁層２６中の不純
物がコントロールゲート７の内部に侵入するのを防止す
るために設けられている。

このように、上記のＥＥＰＲＯＭにおいて、本発明の特
徴点は、υ−ドトランジスタ１０の不純物領域にいわゆ
るＬＤＤ構造を適用したことである。これにより、この
リードトランジスタ１０の動作時にドレイン領域近傍で
の高電界により発生するホットキャリア効果を抑制する
ことが可能となる。なお、上記の実施例においてはＮＡ
ＮＤＷのＥＥＰＲＯＭのメモリセル構造を示しており、
これについては同じ出願人の先の８願特願昭６３１７３
４０２において詳細に説明されている。

次に、上記のＥＥＦＲＯＭのメモリセル、特に第３Ａ図
に示されるリードトランジスタ１０の製造工程について
第４八図ないし第４Ｆ図を用いて説明する。

第４Ａ図を参照して、ｐ型シリコン基板２０表面上の所
定領域に選択酸化法によりフィールド酸化膜（図示せず
）を形成する。その後、ｐ型シリコン基板２０表面上に
熱酸化法により第１ゲート酸化シリコン膜１７を形成す
る。さらに第１ケート酸化シリコン膜１７の表面上にＣ
ＶＤ法により多結晶シリコン層１４ａを形成する。さら
に、多結晶シリコン層１４ａの表面上に酸化膜２５ａ１
およびシリコン窒化膜（Ｓ　１３Ｎ４）２５ｂを順次形
成する。

次に、第４Ｂ図を参照して、フォトリソグラフィ法およ
びエツチング法を用いて窒化［２５ｂ。

酸化膜２５ａおよび多結晶シリコン層１４ａを所定の形
状にパターニングする。このエツチング工程は２つのエ
ツチング工程に分かれる。第１のエツチング工程は、（
ＣＨＦ３＋ｏ２’）の雰囲気でのプラズマエツチングを
用いて窒化膜２５ｂ１酸化膜２５ａを所定の寸法でエツ
チングする。次に第２のエツチング工程では、エツチン
グガスを（フロン１１４　（Ｃ２Ｃｌ３　Ｆ４）＋５Ｆ
ｓ）を１．２の割合で混合した雰囲気下でプラズマエツ
チングを行ない、多結晶シリコン層１４ａをエツチング
する。この第２のエツチング工程においては第１のエツ
チング工程においてパターニングされた窒化膜２５ｂ、
酸化膜２５ａと多結晶シリコン層１．４ａとの選択比が
異なるため、多結晶シリコン層１４ａのみがエツチング
される。そして、このエツチング処理時間を制御するこ
とにより多結晶シリコン層１４ａがパターニングされた
窒化膜２５ｂの幅より後退した形状のフローティングゲ
ート１４を形成することができる。すなわち、フローテ
ィングゲート１４の表面上に庇状に突出した部分を有す
る窒化膜２５ｂおよび酸化膜２５ａを形成する。なお、
この窒化膜２５ｂの突出部分は約１０００〜３０００Ａ
程度に形成される。

さらに、第４Ｃ図に示すように、パターニングされたシ
リコン窒化膜２５ｂをマスクとしてｐ型シリコン基板２
０表面に低濃度のｎ型不純物イオン２７を斜め回転イオ
ン注入法を用いてイオン注入する。この工程によりｐ型
シリコン基板２０中に低濃度の不純物領域２４．２４か
形成される。

なお、斜め回転イオン注入法とは不純物イオンの出射方
向に対しシリコン基板を所定の角度に傾けて対向させ、
さらにこのシリコン基板を基板の主表面の垂直軸まわり
に回転させてイオン注入を行なう方法である。この工程
において、たとえば窒化膜２５ｂの突出部の長さを３０
００人程度エアると、斜めイオン注入工程において、基
板の回転速度が１．７ｒｐｓ、注入角度４５°、注入エ
ネルギ４０ｋｅＶ、注入ドーズ量３Ｘ１０１３／Ｃｍ２
で行なった場合、低濃度のｎ型不純物領域２４とフロー
ティングゲート１４とのオーバラップ量は約０．１５μ
ｍに形成される。

次に、第４Ｄ図に示すように、８００℃程度の低温ウェ
ット酸化を行ない、フローティングゲート１４の側壁な
どに側壁酸化膜２８を形成する。

この熱酸化においては、シリコン窒化膜２５ｂおよび酸
化膜２５ａの表面にも薄い酸化膜が形成される。

さらに、第４Ｅ図に示すように、ＣＶＤ法を用いて多結
晶シリコン層を形成し、レジストパターン２９を用いて
所定の形状にパターニングする。

これによりコントロールゲート７が形成される。

コントロールゲート７の膜厚はほぼ２０００〜３０００
Ａ程度である。

その後、第４Ｆ図に示すように、レジストパターン２９
、コントロールゲート７および側壁酸化膜２８をマスク
として、ｐ型シリコン基板２０表面中にｎ型不純物イオ
ン３０をシリコン基板２０表面にほぼ垂直に高濃度でイ
オン注入する。これにより高濃度の不純物領域２２．２
２が形成される。そして、いわゆるＬＤＤ構造が完成す
る。

このように、上記の製造方法においては、ＬＤＤ構造の
構成のため側壁酸化膜２８をマスクとして低濃度不純物
領域用の斜め回転イオン注入法と、高濃度不純物領域用
の垂直イオン注入法とを組合わせて製造している。側壁
酸化膜２８はフローティングゲート１４の側壁上の膜厚
かシリコン窒化膜２５ｂの耐酸化性によって制御される
。したかって、相対的に低濃度の不純物領域２４の拡散
幅を側壁酸化膜２８の膜厚、すなわち、シリコン窒化膜
２５ｂの紙部の長さによって制御することが可能である
。また、この側壁酸化膜２８は比較的低温度の熱酸化処
理により形成される。これにより、ｐ型シリコン基板２
０中に形成された低濃度の不純物領域２４の熱拡散に起
因するチャネル長の不必要な減少を防止し得る。さらに
、層間絶縁層２５は酸化膜２５ａと窒化膜２５ｂとの積
層構造により構成される。酸化膜２５ａは通常熱酸化法
により形成される。ところが、この熱酸化法は高温度の
処理を伴なうため、上記と同様にシリコン基板２０中の
不純物領域の拡散が生じる。したがって、この発明では
、シリコン酸化膜２５ａの熱酸化処理時間を短縮し、酸
化膜２５ａの膜厚を２００〜３００Ａ程度に抑制し、さ
らに層間絶縁層としての絶縁性を確保するために２００
人程エア窒化膜２５ｂを積層している。さらに、この窒
化膜２５ｂの表面には側壁酸化膜２８形成時に、同時に
数１０人程度の薄い酸化膜が形成される。

これによって、薄い窒化膜２５ｂに形成されやすいピン
ホールなどの欠陥を補償することができる。

このように、第４Ａ図ないし第４Ｆ図に示す工程を用い
ることによってＥ　Ｅ　Ｆ　ＲＯＭのメモリセルのリー
ドトランジスタを形成することができるが、これらの工
程は、そのまま二重ゲート構造を有する一般的なＭＯＳ
）ランジスタ製造工程に利用することができる。

次に、リードトランジスタの製造工程の変形例について
説明する。第５Ａ図は、高濃度の不純物領域２２の形成
工程を示す断面構造図である。この工程は、上記の第４
Ｃ図に示された低濃度の不純物領域２４の形成工程の後
、引き続いて行なわれる。すなわち、庇状の突出部を有
する窒化膜２５ｂをマスクとしてｎ型不純物イオン３０
をシリコン基板２０表面に高濃度にイオン注入する。こ
れにより窒化膜２５ｂに自己整合した高濃度の不純物領
域２２．２２が形成される。

さらに、他の変形例を第５Ｂ図を用いて示す。

この工程は、前記の第４Ｄ図に示す側壁酸化膜２８の形
成工程の後に行なわれる。すなわち、高濃度の不純物領
域２２の形成工程は、側壁酸化膜２８および窒化膜２５
ｂなどをマスクとした垂直イオン注入により形成される
。これにより、シリコン基板２０中にＬＤＤ構造の不純
物領域が形成される。この後、窒化膜２５ｂの表面上に
コントロールゲート７が形成される。

次に、この発明によるＥＥＰＲＯＭのメモリセルのリー
ドトランジスタ１０の他の実施例を説明する。第６図は
、第１図中の切断線ＩＦ−Ｉｆに沿った方向からの断面
構造図であり、第７図は、第１図中の切断線ｍ−ｍに沿
った方向からの断面構造図である。この例によるリード
トランジスタ１０は層間絶縁酸化膜２５ａ１層間絶縁窒
化膜２５ｂおよびコントロールゲート７がフローティン
グゲート１４の側壁の一部を覆い被さるように形成され
ている。そして、リードトランジスタ１０の不純物領域
は、フローティングゲート１４に自己整合する低濃度の
ｎ型不純物領域２４．２４と、コントロールゲート７あ
るいは層間絶縁窒化膜２５ｂに自己整合する高濃度のｎ
型不純物領域２２．２２とからなるＬＤＤ構造を有して
いる。層間絶縁層２５はシリコン酸化膜２５ａとシリコ
ン窒化膜２５ｂとの積層構造を有している。−船釣にフ
ローティングゲート１４の上面および側壁にシリコン酸
化膜２５ａを形成した場合、矩形断面のフローティング
ゲート１４の角部ではシリコン酸化膜２５ａの膜厚が細
る現象が生じる。このような場合、シリコン酸化膜２５
ａの単層膜の場合ではこの角部周辺に電界集中が起こり
絶縁破壊を生じやすい。しかしながら、この発明ではシ
リコン酸化膜２５ａの表面上にシリコン窒化膜２５ａを
形成することにより所定の絶縁層厚さを確保し、絶縁耐
圧の劣化を防止している。

次に、第７図に示されるリードトランジスタ１０の製造
工程について第８八図ないし第８Ｅ図を用いて説明する
。

まず、第８Ａ図に示すように、ｐ型シリコン基板２０表
面上の所定領域に選択酸化法によりフィールド分離酸化
膜（図示せず）を形成する。さらに、ｐ型シリコン基板
２０の表面上に熱酸化法を用いて第１ゲートシリコン酸
化膜１７を形成する。

さらにその表面上にＣＶＤ法を用いて多結晶シリコン層
１４ａを形成する。

次に、第８Ｂ図に示すように、フォトリソグラフィ法お
よびエツチング法を用いてパターニングされたレジスト
３１をマスクに多結晶シリコン層１４ａを所定の形状に
パターニングする。これにより、フローティングゲート
１４が形成される。

さらに、レジスト３１およびフローティングゲート１４
をマスクとしてｐ型シリコン基板２０表面にｎ型不純物
イオン２７を低濃度でイオン注入する。これにより相対
的に低濃度のｎ型不純物領域２４．２４か形成される。

さらに、第８Ｃ図に示すように、シリコン基板２０表面
上にシリコン酸化膜２５ａおよびシリコン窒化膜２５ｂ
を順次形成する。

そして、第８Ｄ図に示すように、レジストパターン３２
をマスクとしてシリコン窒化膜２５ｂおよびシリコン酸
化膜２５ａを所定の形状にパターニングする。パターニ
ングされたシリコン窒化膜２５ｂおよびシリコン酸化膜
２５ａはフローティングゲート１４の表面上および側面
上を覆うようにパターニングされる。そして、レジスト
パターン３２あるいはパターニングされたシリコン窒化
膜２５ｂなどをマスクとしてｐ型シリコン基板２０表面
に高濃度のｎ型不純物イオン３０をイオン注入する。こ
れにより高濃度のｎ型不純物領域２２．２２が形成され
る。そして、いわゆるＬＤＤ構造の不純物領域が完成す
る。

そして、第８Ｅ図に示すように、レジスト３２を除去し
た後、ポリシリコン層を全面に堆積し、所定の形状にパ
ターニングする。これにより、シリコン窒化膜２５ｂの
表面上にポリシリコンのコントロールゲート７が形成さ
れる。以上の工程によりＬＤＤ構造を有する不純物領域
を備えたリードトランジスタ１０が製造される。

なお、上記実施例においてはｐ型シリコン基板２０上に
形成されるリードトランジスタ１０について説明したか
、これに限定されるものではなく、たとえばウェル領域
内に形成されるもの、あるいは逆の導電型を有するシリ
コン基板の上に形成されるものであっ′Ｃも構わない。

［発明の効果コ 以上のように、この発明によるＭＯ３型半導体装置にお
いては、二重ゲート構造を有するトランジスタにおいて
、第１ゲート電極と第２ゲート電極との間の層間絶縁層
を積層構造にし、この積層の絶縁層の形状を第１ゲート
電極の形状より大きく構成することにより半導体基板中
にいわゆるＬＤＤ構造を構成している。したがって、サ
イドウオール形成などの工程を用いることなく、ホット
エレクトロン効果の抑制に有効なＬＤＤ構造を備えたＭ
Ｏ３型半導体装置を実現することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例によるＥＥＰＲＯＭのメ
モリセルの平面構造図である。第２図は、第１図中の切
断線■−■に沿った方向からの断面構造図である。第３
Ａ図は、同じく切断線■−■に沿った方向からの断面構
造図である。第３Ｂ図は、同じく切断線ＩＶ−ｒＶに沿
った方向からの断面構造図である。第４Ａ図、第４Ｂ図
、第４Ｃ図、第４Ｄ図、第４Ｅ図および第４Ｆ図は、第
３図に示されるＥＥＰＲＯＭのメモリセルのリードトラ
ンジスタの製造工程断面図である。第５Ａ図は、第４Ａ
図ないし第４Ｆ図に示される製造工程の変形例を示す製
造工程断面図である。さらに、第５Ｂ図は、さらに他の
変形例を示す製造工程断面図である。第６図は、この発
明の他の実施例によるＥＥＰＲＯＭのメモリセルの断面
構造図であり、特に第１図に示される図中において切断
線■−Ｈに沿った方向からの断面構造に対応したもので
ある。さらに、第７図は、第６図と同様第１図中におけ
る切断線ｍ−ｍに沿った方向からの断面構造に対応した
断面構造図である。第８Ａ図、第８Ｂ図、第８Ｃ図、第
８Ｄ図および第８Ｅ図は、第７図に示されるリードトラ
ンジスタ１０の製造工程断面図である。 第９図は、−船釣なＥＥＰＲＯＭの構成を示すブロック
図である。第１０図は、第９図に示されるＥＥＦＲＯＭ
のメモリセルアレイの等価回路図である。第１１図は、
第１０図に示されるメモリセルの部分平面構造図である
。第１２図は、第１１図中の切断線ｘ■−ｘｎに沿った
方向からの断面構造模式図である。 図において、６はメモリトランジスタ、７はコントロー
ルゲート、９はトンネル不純物拡散層、１０はリードト
ランジスタ、１４はフローティングゲート、１６はトン
ネル絶縁膜、１７は第１ゲート酸化シリコン膜、２０は
ｐ型シリコン基板、２２はメモリ接続不純物拡散層（高
濃度不純物領域）、２４は低濃度不純物領域、２５は層
間絶縁層、２５ａは層間絶縁酸化膜、２５ｂは層間絶縁
窒化膜、２７はｎ型不純物イオン、２８は側壁酸化膜を
各々示している。 なお、図中、同一符号は同一または相当部分を示す。 特許ａ願人　三菱電機株式会社　　　　。

Claims (2)

【特許請求の範囲】
1. （１）二重ゲート構造を有するＭＯＳ型半導体装置であ
   って、 主表面を有する第１導電型の半導体基板と、前記半導体
   基板の主表面上に形成された第１ゲート絶縁層と、 前記第１ゲート絶縁層の上部に形成され、電気的に浮遊
   状態に保たれた第１ゲート電極と、前記第１ゲート電極
   の表面上に形成され、第１および第２絶縁層の積層構造
   からなる第２ゲート絶縁層と、 前記第２ゲート絶縁層の表面上に形成され、ゲート長方
   向に沿って前記第１ゲート電極よりも大きく形成された
   第２ゲート電極と、 前記第１ゲート電極を両側から挾み込むように前記半導
   体基板中に形成された１対の相対的に低濃度の第２導電
   型の不純物領域と、 前記１対の相対的に低濃度の不純物領域に挾まれた前記
   半導体基板表面のチャネル領域から遠ざかる方向に互い
   に対向して前記半導体基板中に形成された１対の相対的
   に高濃度の第２導電型の不純物領域とを備えた、ＭＯＳ
   型半導体装置。
2. （２）二重ゲート構造を有するＭＯＳ型半導体装置の製
   造方法であって、 半導体基板の主表面上に第１絶縁層、第１導電層、第２
   絶縁層および第３絶縁層を順次形成する工程と、 前記第３絶縁層の表面上に所定形状のエッチング用マス
   クを形成し、前記マスクを用いて前記第３絶縁層および
   前記第２絶縁層を第１のエッチング方法を用いてパター
   ニングし、さらに前記第１導電層を前記第１のエッチン
   グ方法と選択比の異なる第２のエッチング方法を用いて
   パターニングすることにより前記パターニングされた第
   ３絶縁層より幅の狭い第１ゲート電極を形成する工程と
   、前記パターニングされた第３絶縁層および前記第１ゲ
   ート電極をマスクとして、前記半導体基板の主表面に対
   して斜め方向から不純物イオンをイオン注入し、前記半
   導体基板中に相対的に低濃度の不純物領域を形成する工
   程と、 前記パターニングされた第３絶縁層を利用して高濃度の
   不純物イオンを前記半導体基板の主表面に対しほぼ垂直
   にイオン注入し、相対的に高濃度の不純物領域を形成す
   る工程とを備えた、ＭＯＳ型半導体装置の製造方法。