JPH03250748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03250748A JPH03250748A JP2048635A JP4863590A JPH03250748A JP H03250748 A JPH03250748 A JP H03250748A JP 2048635 A JP2048635 A JP 2048635A JP 4863590 A JP4863590 A JP 4863590A JP H03250748 A JPH03250748 A JP H03250748A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polycrystalline
- quality
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、例えばフローティングゲ
ート型素子を有する半導体装置に適用して好適なもので
ある。
ート型素子を有する半導体装置に適用して好適なもので
ある。
１発明の概要〕
本発明は、第１の電極上に絶縁膜を介して第２の電極が
積層された構造の素子を有する半導体装置において、絶
縁膜の膜質評価用の素子を有することによって、絶縁膜
の膜質をモニターすることができるようにしたものであ
る。
積層された構造の素子を有する半導体装置において、絶
縁膜の膜質評価用の素子を有することによって、絶縁膜
の膜質をモニターすることができるようにしたものであ
る。
フローティングゲート上に絶縁膜を介してコントロール
ゲートが積層された構造のフローティングゲート型メモ
リトランジスタを用いたＥＰＲＯＭ （Ｅｒａｓａｂｌ
、ｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
０ｎｌｙ Ｍｅｍ。
ゲートが積層された構造のフローティングゲート型メモ
リトランジスタを用いたＥＰＲＯＭ （Ｅｒａｓａｂｌ
、ｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
０ｎｌｙ Ｍｅｍ。
ｒｙ）やＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌ、ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）がある
。ここで、通常、フローティングゲートは不純物がドー
プされた第１層目の多結晶ンリコン（Ｓｉ ）膜により
形成され、コントロールゲートは不純物がドープされた
第２層目の多結晶Ｓ１膜により形成される。
ｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌ、ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）がある
。ここで、通常、フローティングゲートは不純物がドー
プされた第１層目の多結晶ンリコン（Ｓｉ ）膜により
形成され、コントロールゲートは不純物がドープされた
第２層目の多結晶Ｓ１膜により形成される。
このようなフローティングゲート型メモリトランジスタ
においては、フローティングゲートとコントロールゲー
トとの間の絶縁膜の膜質は、次の点で極めて重要である
。すなわち、第１に、この絶縁膜の膜質によって、フロ
ーティングゲートに蓄積される電荷のコントロールゲー
トへの逃げにくさを示す電荷保持特性が決定されるから
である。
においては、フローティングゲートとコントロールゲー
トとの間の絶縁膜の膜質は、次の点で極めて重要である
。すなわち、第１に、この絶縁膜の膜質によって、フロ
ーティングゲートに蓄積される電荷のコントロールゲー
トへの逃げにくさを示す電荷保持特性が決定されるから
である。
また、第２には、プログラム時にコントロールゲ−トに
高電圧が印加されることから、この絶縁膜は十分な耐圧
や優れたＴ Ｄ Ｄ Ｂ （ｔｉｍｅ ｄｅｐｅｎｄｅ
ｎｔｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）特性
を備えている必要があるからである。
高電圧が印加されることから、この絶縁膜は十分な耐圧
や優れたＴ Ｄ Ｄ Ｂ （ｔｉｍｅ ｄｅｐｅｎｄｅ
ｎｔｄｉｅｌｅｃｔｒｉｃ ｂｒｅａｋｄｏｗｎ）特性
を備えている必要があるからである。
なお、特開昭６３−６７７８６号公報には、ＥＦＲＯＭ
などのフローティングゲートの下層及び上層をそれぞれ
不純物がドープされた多結晶Ｓｉ膜及び不純物がドープ
されていない多結晶Ｓｉ膜により形成し、この不純物が
ドープされていない多結晶Ｓｉ膜を熱酸化して絶縁膜を
形成することによって、この絶縁膜の品質の向上を図っ
た半導体装置の製造方法が提案されている。
などのフローティングゲートの下層及び上層をそれぞれ
不純物がドープされた多結晶Ｓｉ膜及び不純物がドープ
されていない多結晶Ｓｉ膜により形成し、この不純物が
ドープされていない多結晶Ｓｉ膜を熱酸化して絶縁膜を
形成することによって、この絶縁膜の品質の向上を図っ
た半導体装置の製造方法が提案されている。
〔発明が解決しようとする課題］
しかし、上述のようにフローティングゲートとコントロ
ールゲートとの間の絶縁膜の膜質が重要であるにもかか
わらず、従来のＥＰＲＯＭやＥＥＰＲＯＭにおいては、
この絶縁膜の膜質はモニターされておらず、従ってこの
絶縁膜の膜質の管理はなされていなかった。
ールゲートとの間の絶縁膜の膜質が重要であるにもかか
わらず、従来のＥＰＲＯＭやＥＥＰＲＯＭにおいては、
この絶縁膜の膜質はモニターされておらず、従ってこの
絶縁膜の膜質の管理はなされていなかった。
従って本発明の目的は、絶縁膜の膜質をモニターするこ
とができる半導体装置を提供することにある。
とができる半導体装置を提供することにある。
上記目的を達成するために、本発明は、第１の電極（Ｆ
Ｃ）上に絶縁膜（５）を介して第２の電極（ＣＣ）が積
層された構造の素子を有する半導体装置において、絶縁
膜（５）の膜質評価用の素子（Ｔ）を有する。
Ｃ）上に絶縁膜（５）を介して第２の電極（ＣＣ）が積
層された構造の素子を有する半導体装置において、絶縁
膜（５）の膜質評価用の素子（Ｔ）を有する。
ここで、絶縁膜（５）の膜質評価用の素子（Ｔ）の構造
は、好適には第１の電極（ＦＧ）と絶縁膜（５）と第２
の電ｉ （ＣＧ）とにより形成される素子と同様な構造
とされる。
は、好適には第１の電極（ＦＧ）と絶縁膜（５）と第２
の電ｉ （ＣＧ）とにより形成される素子と同様な構造
とされる。
上述のように構成された本発明の半導体装置によれば、
絶縁膜（５）の膜質評価用の素子（Ｔ）を有することか
ら、この膜質評価用の素子（Ｔ）を用いて絶縁膜（５）
の特性を測定することにより、この絶縁膜（５）の膜質
をモニターすることができる。
絶縁膜（５）の膜質評価用の素子（Ｔ）を有することか
ら、この膜質評価用の素子（Ｔ）を用いて絶縁膜（５）
の特性を測定することにより、この絶縁膜（５）の膜質
をモニターすることができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＥＦＲＯＭに通用した
実施例である。なお、実施例の全図において、同一の部
分には同一の符号を付す。
明する。この実施例は、本発明をＥＦＲＯＭに通用した
実施例である。なお、実施例の全図において、同一の部
分には同一の符号を付す。
第１図に示すように、この実施例によるＥＰＲＯＭにお
いては、例えばｐ型シリコン（Ｓｉ）基板Ｊの表面に例
えば二酸化シリコン（ＳｉＯｚ）Ｍのようなフィールド
絶縁膜２が選択的に形成され、これによって素子間分離
が行われている。符号３は例えばＰ゛型のチャネルスト
ップ領域を示す。
いては、例えばｐ型シリコン（Ｓｉ）基板Ｊの表面に例
えば二酸化シリコン（ＳｉＯｚ）Ｍのようなフィールド
絶縁膜２が選択的に形成され、これによって素子間分離
が行われている。符号３は例えばＰ゛型のチャネルスト
ップ領域を示す。
また、フィールド絶縁膜２で囲まれた活性領域の表面に
は、例えば５ｉＯｚ膜のようなゲート絶縁膜４が形成さ
れている。
は、例えば５ｉＯｚ膜のようなゲート絶縁膜４が形成さ
れている。
ＦＧはフローティングゲートを示す。このフローティン
グゲートＦＣは、例えばリン（Ｐ）のような不純物がド
ープされた多結晶Ｓｉ膜により形成される。符号５は絶
縁膜（カップリング絶縁膜）を示す。この絶縁膜５は、
５ｉｎ２膜や、ＳｉＯ□膜／窒化シリコン（５ｉ３Ｎａ
）膜／ＳｉＯ□膜から成る○Ｎ○（ｏｘｉｄｅ−ｎｉ
ｔｒｉｄｅ−ｏｘｉｄｅ）膜や、５ｉ３Ｎａ膜／ Ｓ
ｉ Ｏ２膜から成るＮ Ｏ（ｎｉｔｒｉｄｅ−ｏｘｉｄ
ｅ）膜などにより形成される。この絶縁膜５を介してフ
ローティングゲートＦＣ上にコントロールゲートＣＧが
積層されている。このコントロールゲートＣＧは、例え
ばＰのような不純物がドープされた多結晶Ｓｉ膜により
形成される。なお、このコントロールゲートＣＧは、不
純物がドープされた多結晶Ｓｉ膜上に例えばタングステ
ンシリサイド（ＷＳｉｚ ）膜のような高融点金属シリ
サイド膜を重ねたポリサイド膜により形成することもで
きる。また、コントロールゲートＣＧの側面及び上面並
びにフローティングゲートＦＧの側面には、例えばＳｉ
Ｏ□膜のような絶縁膜６が形成されている。一方、Ｐ型
Ｓｉ基板ｌ中には、これらのコントロールゲートＣＧ及
びフローティングゲートＦＣに対して自己整合的に例え
ばｎ゛型のソース領域７及びドレイン領域８が形成され
ている。そして、これらのコントロールゲートＣＧ、フ
ローティングゲートＦＧ、ソース領域７及びドレイン領
域８により、メモリトランジスタが形成されている。
グゲートＦＣは、例えばリン（Ｐ）のような不純物がド
ープされた多結晶Ｓｉ膜により形成される。符号５は絶
縁膜（カップリング絶縁膜）を示す。この絶縁膜５は、
５ｉｎ２膜や、ＳｉＯ□膜／窒化シリコン（５ｉ３Ｎａ
）膜／ＳｉＯ□膜から成る○Ｎ○（ｏｘｉｄｅ−ｎｉ
ｔｒｉｄｅ−ｏｘｉｄｅ）膜や、５ｉ３Ｎａ膜／ Ｓ
ｉ Ｏ２膜から成るＮ Ｏ（ｎｉｔｒｉｄｅ−ｏｘｉｄ
ｅ）膜などにより形成される。この絶縁膜５を介してフ
ローティングゲートＦＣ上にコントロールゲートＣＧが
積層されている。このコントロールゲートＣＧは、例え
ばＰのような不純物がドープされた多結晶Ｓｉ膜により
形成される。なお、このコントロールゲートＣＧは、不
純物がドープされた多結晶Ｓｉ膜上に例えばタングステ
ンシリサイド（ＷＳｉｚ ）膜のような高融点金属シリ
サイド膜を重ねたポリサイド膜により形成することもで
きる。また、コントロールゲートＣＧの側面及び上面並
びにフローティングゲートＦＧの側面には、例えばＳｉ
Ｏ□膜のような絶縁膜６が形成されている。一方、Ｐ型
Ｓｉ基板ｌ中には、これらのコントロールゲートＣＧ及
びフローティングゲートＦＣに対して自己整合的に例え
ばｎ゛型のソース領域７及びドレイン領域８が形成され
ている。そして、これらのコントロールゲートＣＧ、フ
ローティングゲートＦＧ、ソース領域７及びドレイン領
域８により、メモリトランジスタが形成されている。
Ｇはゲート電極を示す。このゲート電極Ｇは、例えばＰ
のような不純物がドープされた多結晶Ｓｉ膜により形成
される。なお、このゲート電極Ｇは、不純物がドープさ
れた多結晶Ｓｉ膜上に例えばＷ Ｓ ｉ ｚ膜のような
高融点金属シリサイド膜を重ねたポリサイド膜により形
成することもできる。一方、ｐ型Ｓ１基板１中には、こ
のゲート電極Ｇに対して自己整合的に例えばｎ゛型のソ
ース領域９及びドレイン領域１０が形成されている。そ
して、これらのゲート電極Ｇ、ソース領域９及びドレイ
ン領域１０により、周辺回路用のｎチャネルＭＯＳトラ
ンジスタが形成されている。
のような不純物がドープされた多結晶Ｓｉ膜により形成
される。なお、このゲート電極Ｇは、不純物がドープさ
れた多結晶Ｓｉ膜上に例えばＷ Ｓ ｉ ｚ膜のような
高融点金属シリサイド膜を重ねたポリサイド膜により形
成することもできる。一方、ｐ型Ｓ１基板１中には、こ
のゲート電極Ｇに対して自己整合的に例えばｎ゛型のソ
ース領域９及びドレイン領域１０が形成されている。そ
して、これらのゲート電極Ｇ、ソース領域９及びドレイ
ン領域１０により、周辺回路用のｎチャネルＭＯＳトラ
ンジスタが形成されている。
この実施例においては、上述のメモリトランジスタ及び
周辺回路用のｎチャネルＭＯＳトランジスタとは別に、
メモリトランジスタの絶縁膜５の膜質評価用素子Ｔが形
成されている。この膜質評価用素子Ｔは、メモリトラン
ジスタのフローティングゲートＦＧを構成する多結晶Ｓ
ｉ膜と同様な多結晶Ｓｉ膜１１と、絶縁膜５と、メモリ
トランジスタのコントロールゲートＣＧを構成する多結
晶Ｓｉ膜と同様な多結晶Ｓｉ膜１２とにより形成される
。
周辺回路用のｎチャネルＭＯＳトランジスタとは別に、
メモリトランジスタの絶縁膜５の膜質評価用素子Ｔが形
成されている。この膜質評価用素子Ｔは、メモリトラン
ジスタのフローティングゲートＦＧを構成する多結晶Ｓ
ｉ膜と同様な多結晶Ｓｉ膜１１と、絶縁膜５と、メモリ
トランジスタのコントロールゲートＣＧを構成する多結
晶Ｓｉ膜と同様な多結晶Ｓｉ膜１２とにより形成される
。
符号１３は例えばリンシリケートガラス（ＰＳＧ）膜の
ような層間絶縁膜を示す。また、Ｃ１〜Ｃ６はコンタク
トホールを示す。そして、コンタクトホールＣ，，Ｃ２
を通じてメモリトランジスタのソース領域７及びドレイ
ン領域８にそれぞれ電極１４．１５がコンタクトしてい
る。また、コンタクトホールＣ３，Ｃ４を通じて周辺回
路用のｎチャネルＭＯＳトランジスタのソース領域９及
びドレイン領域１０にそれぞれ電極１６．１７がコンタ
クトしている。さらに、コンタクトホールＣ６，Ｃ６を
通じて膜質評価用素子Ｔの多結晶Ｓｉ膜１１．１２にそ
れぞれ電極１８．１９がコンタクトしている。これらの
電極１４〜１９は、例えばアルミニウム（ＡＩ）により
形成される。
ような層間絶縁膜を示す。また、Ｃ１〜Ｃ６はコンタク
トホールを示す。そして、コンタクトホールＣ，，Ｃ２
を通じてメモリトランジスタのソース領域７及びドレイ
ン領域８にそれぞれ電極１４．１５がコンタクトしてい
る。また、コンタクトホールＣ３，Ｃ４を通じて周辺回
路用のｎチャネルＭＯＳトランジスタのソース領域９及
びドレイン領域１０にそれぞれ電極１６．１７がコンタ
クトしている。さらに、コンタクトホールＣ６，Ｃ６を
通じて膜質評価用素子Ｔの多結晶Ｓｉ膜１１．１２にそ
れぞれ電極１８．１９がコンタクトしている。これらの
電極１４〜１９は、例えばアルミニウム（ＡＩ）により
形成される。
次に、上述のように構成されたこの実施例によるＥＰＲ
ＯＭの製造方法について説明する。
ＯＭの製造方法について説明する。
第２図Ａに示すように、まずｐ型Ｓ１基板１の表面を選
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行う。この熱酸化の際には、あらかじ
めｐ型Ｓｉ基板１中に選択的にイオン注入された例えば
ホウ素（Ｂ）のようなＰ型不純物が拡散して、このフィ
ールド絶縁膜２の下側にチャふルストンブ領域３が形成
される。次に、このフィールド絶縁膜２で囲まれた活性
領域の表面に熱酸化法によりゲート絶縁膜４を形成する
。次に、ＣＶＤ法により全面に第１層目の多結晶Ｓｉ膜
１１を形成し、この多結晶５ｉｉａｌｌに例えばＰのよ
うな不純物をドープして低抵抗化した後、この多結晶Ｓ
ｉ膜１１をエツチングにより所定形状にパターンニング
する。この場合には、このようしてパターンニングされ
た多結晶Ｓｉ膜１１は、メモリトランジスタ形成部と膜
質評価用素子形成部とにのみ存在している。
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行う。この熱酸化の際には、あらかじ
めｐ型Ｓｉ基板１中に選択的にイオン注入された例えば
ホウ素（Ｂ）のようなＰ型不純物が拡散して、このフィ
ールド絶縁膜２の下側にチャふルストンブ領域３が形成
される。次に、このフィールド絶縁膜２で囲まれた活性
領域の表面に熱酸化法によりゲート絶縁膜４を形成する
。次に、ＣＶＤ法により全面に第１層目の多結晶Ｓｉ膜
１１を形成し、この多結晶５ｉｉａｌｌに例えばＰのよ
うな不純物をドープして低抵抗化した後、この多結晶Ｓ
ｉ膜１１をエツチングにより所定形状にパターンニング
する。この場合には、このようしてパターンニングされ
た多結晶Ｓｉ膜１１は、メモリトランジスタ形成部と膜
質評価用素子形成部とにのみ存在している。
次に、°第２図Ｂに示すように、パターンニングされた
多結晶Ｓｉ膜１１上に熱酸化法により例えばＳ：Ｏｚ膜
のような絶縁Ｍ５を形成する。なお、この絶縁膜５とし
て例えばＯＮＯ膜を用いる場合には、多結晶Ｓｉ膜１１
上に熱酸化法によりＳｉ０ｇ膜を形成し、この５ｉＯｚ
膜上にＣＶＤ法によりＳｉ３Ｎ４膜を形成した後、この
Ｓｉ３Ｎ＜膜上に熱酸化法により５１０ｚ膜を形成する
ことによって○Ｎ。
多結晶Ｓｉ膜１１上に熱酸化法により例えばＳ：Ｏｚ膜
のような絶縁Ｍ５を形成する。なお、この絶縁膜５とし
て例えばＯＮＯ膜を用いる場合には、多結晶Ｓｉ膜１１
上に熱酸化法によりＳｉ０ｇ膜を形成し、この５ｉＯｚ
膜上にＣＶＤ法によりＳｉ３Ｎ４膜を形成した後、この
Ｓｉ３Ｎ＜膜上に熱酸化法により５１０ｚ膜を形成する
ことによって○Ｎ。
膜を形成することができる。次に、ＣＶＤ法により全面
に第２層目の多結晶Ｓｉ膜１２を形成した後、この多結
晶Ｓｉ膜１２に例えばＰのような不純物をドープして低
抵抗化する。この後、この多結晶Ｓｉ膜】２上にリソグ
ラフィーにより所定形状の第１層目のレジストパターン
２０を形成する。
に第２層目の多結晶Ｓｉ膜１２を形成した後、この多結
晶Ｓｉ膜１２に例えばＰのような不純物をドープして低
抵抗化する。この後、この多結晶Ｓｉ膜】２上にリソグ
ラフィーにより所定形状の第１層目のレジストパターン
２０を形成する。
次に、このレジストパターン２０をマスクとして多結晶
Ｓｉ膜１２を例えば反応性イオンエツチング（ＲＩＥ）
法により基板表面と垂直方向に異方性エツチングして、
第２図Ｃに示すように、メモリトランジスタのコントロ
ールゲートＣＧ及び周辺回路用のｎチャネルＭＯ３）ラ
ンジスタのゲート電極Ｇを形成するとともに、膜質評価
用素子Ｔの所定形状の多結晶Ｓｉ膜１２を形成する。
Ｓｉ膜１２を例えば反応性イオンエツチング（ＲＩＥ）
法により基板表面と垂直方向に異方性エツチングして、
第２図Ｃに示すように、メモリトランジスタのコントロ
ールゲートＣＧ及び周辺回路用のｎチャネルＭＯ３）ラ
ンジスタのゲート電極Ｇを形成するとともに、膜質評価
用素子Ｔの所定形状の多結晶Ｓｉ膜１２を形成する。
次に、第２図りに示すように、周辺回路用のｎチャネル
ＭＯＳトランジスタ形成部の表面と膜質評価用素子形成
部の表面の一部とをリソグラフィーにより形成された所
定形状の第２層目のレジストパターン２工で覆った後、
レジストパターン２０．２１をマスクとして例えばＲ，
Ｉ Ｅ法により絶縁膜５を基板表面と垂直方向に異方性
エツチングする。
ＭＯＳトランジスタ形成部の表面と膜質評価用素子形成
部の表面の一部とをリソグラフィーにより形成された所
定形状の第２層目のレジストパターン２工で覆った後、
レジストパターン２０．２１をマスクとして例えばＲ，
Ｉ Ｅ法により絶縁膜５を基板表面と垂直方向に異方性
エツチングする。
次に、レジストパターン２０．２１をマスクとして例え
ばＲＩＥ法により第１層目の多結晶Ｓｉ膜１１を基板表
面と垂直方向に異方性エツチングする。これによって、
第２２已に示すように、メモリトランジスタ形成部にフ
ローティングゲートＦＧがコントロールゲートＣＧに対
して自己整合的に形成されるとともに、膜質評価用素子
形成部に所定形状の多結晶Ｓｉ膜１１が形成される。
ばＲＩＥ法により第１層目の多結晶Ｓｉ膜１１を基板表
面と垂直方向に異方性エツチングする。これによって、
第２２已に示すように、メモリトランジスタ形成部にフ
ローティングゲートＦＧがコントロールゲートＣＧに対
して自己整合的に形成されるとともに、膜質評価用素子
形成部に所定形状の多結晶Ｓｉ膜１１が形成される。
次に、レジストパターン２０．２１を除去した後、第２
図Ｆに示すように、フローティングゲー）ＦＣ、ゲート
電極Ｇ及び膜質評価用素子形成部の多結晶Ｓｉ膜１１以
外の部分のゲート絶縁膜４をエンチング除去する。
図Ｆに示すように、フローティングゲー）ＦＣ、ゲート
電極Ｇ及び膜質評価用素子形成部の多結晶Ｓｉ膜１１以
外の部分のゲート絶縁膜４をエンチング除去する。
次に、熱酸化を行うことにより、第２図Ｃｂこ示すよう
に、上述のエツチングにより電圧したｐ型Ｓｉ基板１の
表面に再びゲート絶縁膜４を形成するとともに、コント
ロールゲートＣＧ、フローティングゲートＦＧ、ゲート
電極Ｇ及び多結晶ｓｉ膜１１．１２の表面に絶縁膜６を
形成する。次に、コントロールゲートＣＧ及びフローテ
ィングゲートＦＣ並びにゲート電極Ｇをマスクとしてｐ
型Ｓｉ基Ｆｉ、１中に例えばヒ素（Ａｓ）のようなｎ型
不純物をイオン注入する。これによって、例えばｎ゛型
のソース領域７及びドレイン領域８がコントロールゲー
トＣＧ及びフローティングゲ−１−ＦＣに対して自己整
合的に形成されるとともに、例えばｎ型のソース領域９
及びドレイン領域１０がケート電極Ｇに対して自己整合
的に形成される。この後、例えばＣＶＤ法により全面に
眉間絶縁膜Ｉ３を形成する。
に、上述のエツチングにより電圧したｐ型Ｓｉ基板１の
表面に再びゲート絶縁膜４を形成するとともに、コント
ロールゲートＣＧ、フローティングゲートＦＧ、ゲート
電極Ｇ及び多結晶ｓｉ膜１１．１２の表面に絶縁膜６を
形成する。次に、コントロールゲートＣＧ及びフローテ
ィングゲートＦＣ並びにゲート電極Ｇをマスクとしてｐ
型Ｓｉ基Ｆｉ、１中に例えばヒ素（Ａｓ）のようなｎ型
不純物をイオン注入する。これによって、例えばｎ゛型
のソース領域７及びドレイン領域８がコントロールゲー
トＣＧ及びフローティングゲ−１−ＦＣに対して自己整
合的に形成されるとともに、例えばｎ型のソース領域９
及びドレイン領域１０がケート電極Ｇに対して自己整合
的に形成される。この後、例えばＣＶＤ法により全面に
眉間絶縁膜Ｉ３を形成する。
次に、第１図に示すように、この層間絶縁膜１３、ゲー
ト絶縁膜４及び絶縁膜６０所定部分をエツチング除去し
てコンタクトホールＣ１〜Ｃ６を形成する。次に、例え
ばスパッタ法などにより全面にＡ１膜を形成した後、こ
のＡＩ膜をエツチングにより所定形状にパターンニング
して電極１４〜１９を形成し、これによって目的とする
ＥＰＲＯＭを完成させる。
ト絶縁膜４及び絶縁膜６０所定部分をエツチング除去し
てコンタクトホールＣ１〜Ｃ６を形成する。次に、例え
ばスパッタ法などにより全面にＡ１膜を形成した後、こ
のＡＩ膜をエツチングにより所定形状にパターンニング
して電極１４〜１９を形成し、これによって目的とする
ＥＰＲＯＭを完成させる。
以上のように、この実施例によるＥＰＲＯＭは、絶縁膜
５の膜質評価用素子Ｔを有しているので、この膜質評価
用素子Ｔによりオンチップでこの絶縁膜５の膜質をモニ
ターすることができ、これによってメモリトランジスタ
のフローティングゲートＦＧとコントロールゲートＣＧ
との間の絶縁膜５の膜質評価を行うことができる。この
場合、この膜質評価用素子Ｔによる絶縁膜５の膜質評価
は、例えば、この膜質評価用素子Ｔの電極１８．１９間
に所定の電圧を印加してそのときのリーク電流を測定し
たり、これらの電極１８．１９間に一定の電流（トンネ
ル電流）を流して絶縁［５が絶縁破壊するまでの時間を
測定したり（定電流ＴＤＤＢ）、あるいはこれらの電極
１８．１９間に一定の電圧を印加して絶縁膜５が絶縁破
壊するまでの時間を測定したり（定電流ＴＤＤＢ）する
ことによって行うことができる。さらに、この膜質評価
用素子Ｔの容量−電圧（Ｃ−Ｖ）特性を測定することに
より絶縁膜５の膜質評価を行ってもよい。
５の膜質評価用素子Ｔを有しているので、この膜質評価
用素子Ｔによりオンチップでこの絶縁膜５の膜質をモニ
ターすることができ、これによってメモリトランジスタ
のフローティングゲートＦＧとコントロールゲートＣＧ
との間の絶縁膜５の膜質評価を行うことができる。この
場合、この膜質評価用素子Ｔによる絶縁膜５の膜質評価
は、例えば、この膜質評価用素子Ｔの電極１８．１９間
に所定の電圧を印加してそのときのリーク電流を測定し
たり、これらの電極１８．１９間に一定の電流（トンネ
ル電流）を流して絶縁［５が絶縁破壊するまでの時間を
測定したり（定電流ＴＤＤＢ）、あるいはこれらの電極
１８．１９間に一定の電圧を印加して絶縁膜５が絶縁破
壊するまでの時間を測定したり（定電流ＴＤＤＢ）する
ことによって行うことができる。さらに、この膜質評価
用素子Ｔの容量−電圧（Ｃ−Ｖ）特性を測定することに
より絶縁膜５の膜質評価を行ってもよい。
なお、実際にこの絶縁膜５の膜質評価を行うに当たって
は、例えば、多数の測定データをワイブルプロントなど
により統計的に処理して膜質評価を行う。
は、例えば、多数の測定データをワイブルプロントなど
により統計的に処理して膜質評価を行う。
上述のようにフローティングゲートＦＧとコントロール
ゲートＣＧとの間の絶縁膜５の膜質評価を行うことがで
きることから、この絶縁膜５の膜質の管理を行うことが
できる。そして、この絶縁膜５の膜質の評価結果をこの
絶縁膜５を形成するためのプロセスなどにフィードバン
クすることにより、電荷保持特性やＴＤＤＢ特性や耐圧
に優れた良質の絶縁膜５を形成することができるように
なる。これによって、信顧性の高いＥＰＲＯＭを実現す
ることができる。
ゲートＣＧとの間の絶縁膜５の膜質評価を行うことがで
きることから、この絶縁膜５の膜質の管理を行うことが
できる。そして、この絶縁膜５の膜質の評価結果をこの
絶縁膜５を形成するためのプロセスなどにフィードバン
クすることにより、電荷保持特性やＴＤＤＢ特性や耐圧
に優れた良質の絶縁膜５を形成することができるように
なる。これによって、信顧性の高いＥＰＲＯＭを実現す
ることができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、絶縁膜５の膜質評価
用素子Ｔを活性領域上に形成しているが、この膜質評価
用素子Ｔは例えばフィールド絶縁膜２上に形成すること
も可能である。さらに、この膜質評価用素子Ｔの形状は
、上述の実施例と異なる形状とすることも可能である。
用素子Ｔを活性領域上に形成しているが、この膜質評価
用素子Ｔは例えばフィールド絶縁膜２上に形成すること
も可能である。さらに、この膜質評価用素子Ｔの形状は
、上述の実施例と異なる形状とすることも可能である。
また、一般に膜質評価用素子Ｔの絶縁膜５の面積が大き
いほどこの絶縁膜５の不良発生確率は大きくなる傾向に
あることから、この絶縁膜５の面積が異なる複数の膜質
評価用素子Ｔを形成し、これらの複数の膜質評価用素子
Ｔのそれぞれについて絶縁膜５の膜質評価を行うことに
より、この絶縁膜５の不良の発生原因（例えば、初期不
良その他の絶縁膜５そのものの不良や、絶縁膜５にダス
トが付着することなどによる不良など）の分離を行うこ
とが可能である。
いほどこの絶縁膜５の不良発生確率は大きくなる傾向に
あることから、この絶縁膜５の面積が異なる複数の膜質
評価用素子Ｔを形成し、これらの複数の膜質評価用素子
Ｔのそれぞれについて絶縁膜５の膜質評価を行うことに
より、この絶縁膜５の不良の発生原因（例えば、初期不
良その他の絶縁膜５そのものの不良や、絶縁膜５にダス
トが付着することなどによる不良など）の分離を行うこ
とが可能である。
さらに、上述の実施例によるＥＰＲＯＭの製造方法とし
ては、上述の実施例で述べたものと異なる製造方法を用
いることも可能である。また、上述の実施例においては
、本発明をＥＰＲＯＭに適用した場合について説明した
が、本発明は、例えばＥＥＰＲＯＭに適用することも可
能である。
ては、上述の実施例で述べたものと異なる製造方法を用
いることも可能である。また、上述の実施例においては
、本発明をＥＰＲＯＭに適用した場合について説明した
が、本発明は、例えばＥＥＰＲＯＭに適用することも可
能である。
なお、第３図に示すように、半導体ウェハー５１に実際
に使用されるチップ５２とは別に絶縁膜の膜質評価専用
のチップ５３を用意し、この千ノブ５３に上述の膜質評
価用素子Ｔを形成するようにしてもよい。さらには、第
４図に示すように、スクライブ線５４上に膜質評価用素
子Ｔを形成するようにしてもよい。
に使用されるチップ５２とは別に絶縁膜の膜質評価専用
のチップ５３を用意し、この千ノブ５３に上述の膜質評
価用素子Ｔを形成するようにしてもよい。さらには、第
４図に示すように、スクライブ線５４上に膜質評価用素
子Ｔを形成するようにしてもよい。
（発明の効果］
以上述べたように、本発明によれば、絶縁膜の膜質評価
用の素子を有するので、この膜質評価用の素子を用いて
絶縁膜の特性を測定することにより、絶縁膜の膜質をモ
ニターすることができる。
用の素子を有するので、この膜質評価用の素子を用いて
絶縁膜の特性を測定することにより、絶縁膜の膜質をモ
ニターすることができる。
第１図は本発明の一実施例によるＥＰＲＯＭを示す断面
図、第２図Ａ〜第２図Ｇは第１図に示すＥＰＲＯＭの製
造方法を工程順に説明するための断面図、第３図は膜質
評価専用チップ上に絶縁膜の膜質評価用素子を形成する
他の例を示す平面図、第４図はスクライブ線上に絶縁膜
の膜質評価用素子を形成するさらに他の例を示す要部拡
大平面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールド絶縁膜、４：ゲ
ート絶縁膜、 ５：絶縁膜、 ７９：ソース領域、
８．１０＋ ドレイン領域、 １１゜１２：多結晶Ｓ
１膜、 ＦＧ：フローティングゲート、 ＣＧ：コント
ロールゲート、 Ｔ：膜質評価用素子。
図、第２図Ａ〜第２図Ｇは第１図に示すＥＰＲＯＭの製
造方法を工程順に説明するための断面図、第３図は膜質
評価専用チップ上に絶縁膜の膜質評価用素子を形成する
他の例を示す平面図、第４図はスクライブ線上に絶縁膜
の膜質評価用素子を形成するさらに他の例を示す要部拡
大平面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールド絶縁膜、４：ゲ
ート絶縁膜、 ５：絶縁膜、 ７９：ソース領域、
８．１０＋ ドレイン領域、 １１゜１２：多結晶Ｓ
１膜、 ＦＧ：フローティングゲート、 ＣＧ：コント
ロールゲート、 Ｔ：膜質評価用素子。
Claims (1)
- 第１の電極上に絶縁膜を介して第２の電極が積層された
構造の素子を有する半導体装置において、上記絶縁膜の
膜質評価用の素子を有することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048635A JP2876686B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048635A JP2876686B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250748A true JPH03250748A (ja) | 1991-11-08 |
| JP2876686B2 JP2876686B2 (ja) | 1999-03-31 |
Family
ID=12808833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048635A Expired - Lifetime JP2876686B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876686B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
| US6414334B2 (en) | 2000-07-24 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semi-conductor device with test element group for evaluation of interlayer dielectric and process for producing the same |
| US6614053B1 (en) * | 1999-03-11 | 2003-09-02 | Seiko Epson Corporation | Active matrix substrate, electrooptical device, and method of producing active matrix substrate |
| JP2007527610A (ja) * | 2003-07-07 | 2007-09-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム |
| JP2008288479A (ja) * | 2007-05-21 | 2008-11-27 | Nec Electronics Corp | 不揮発性メモリセル用の評価素子及びこれを含む半導体チップ、ウェハ、及び、これらの製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101711477B1 (ko) * | 2010-05-11 | 2017-03-14 | 삼성전자 주식회사 | 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 |
-
1990
- 1990-02-28 JP JP2048635A patent/JP2876686B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596207A (en) * | 1994-04-08 | 1997-01-21 | Texas Instruments Incorporated | Apparatus and method for detecting defects in insulative layers of MOS active devices |
| US6614053B1 (en) * | 1999-03-11 | 2003-09-02 | Seiko Epson Corporation | Active matrix substrate, electrooptical device, and method of producing active matrix substrate |
| US6767772B2 (en) | 1999-03-11 | 2004-07-27 | Seiko Epson Corporation | Active matrix substrate, electrooptical device, and method of producing active matrix substrate |
| US6414334B2 (en) | 2000-07-24 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semi-conductor device with test element group for evaluation of interlayer dielectric and process for producing the same |
| JP2007527610A (ja) * | 2003-07-07 | 2007-09-27 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気試験データに基づいてゲート絶縁層の特性および特徴を制御するための方法、これを実施するためのシステム |
| JP2008288479A (ja) * | 2007-05-21 | 2008-11-27 | Nec Electronics Corp | 不揮発性メモリセル用の評価素子及びこれを含む半導体チップ、ウェハ、及び、これらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2876686B2 (ja) | 1999-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6586765B2 (en) | Wafer-level antenna effect detection pattern for VLSI | |
| US5658812A (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| KR100636461B1 (ko) | 반도체 소자내 게이트-유도된 드레인 누설을 감소시키는방법 | |
| US5733812A (en) | Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same | |
| JP2010502013A (ja) | フローティングゲートトンネリング素子構造体のシールド | |
| KR920007787B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP2000216377A (ja) | 半導体装置の製造方法 | |
| EP0656645A2 (en) | Field effect transistor with a sealed diffusion junction | |
| JPH03250748A (ja) | 半導体装置 | |
| JPS58116775A (ja) | Ｍｅｓｆｅｔ装置の製造方法及びその装置 | |
| JP4148615B2 (ja) | 半導体装置の製造方法 | |
| JPH0823079A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6251724B1 (en) | Method to increase the clear ration of capacitor silicon nitride to improve the threshold voltage uniformity | |
| CN118658835A (zh) | 半导体器件的制备方法、半导体器件以及测试方法 | |
| JPH0473938A (ja) | 半導体装置の製造方法 | |
| JPH0855852A (ja) | 半導体装置及びその製造方法 | |
| US6297084B1 (en) | Method for fabricating semiconductor memory | |
| KR100461334B1 (ko) | 반도체소자의콘택홀형성방법 | |
| CN120784211B (zh) | 半导体结构及其制作方法 | |
| EP0474068A2 (en) | A method for manufacturing a semiconductor device having insulating films | |
| JPH08181218A (ja) | 半導体装置とその製法 | |
| JP3395740B2 (ja) | 半導体装置及びその製造方法 | |
| US4872045A (en) | Input protection device for C-MOS device | |
| JP2701828B2 (ja) | 半導体装置及びその製造方法 | |
| US6593179B2 (en) | Method of manufacturing a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110122 Year of fee payment: 12 |