JPH03250918A - Ｍｉｓｆｅｔ論理回路 - Google Patents
Ｍｉｓｆｅｔ論理回路Info
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- JPH03250918A JPH03250918A JP2047951A JP4795190A JPH03250918A JP H03250918 A JPH03250918 A JP H03250918A JP 2047951 A JP2047951 A JP 2047951A JP 4795190 A JP4795190 A JP 4795190A JP H03250918 A JPH03250918 A JP H03250918A
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- circuit
- power supply
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
ゲートアレイのようにパッド電極にＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ Ｍ ＯＳ ）回路が電気的に接続
されてなる半導体集積回路における静電ストレス防止技
術に関し、 半導体集積回路内の論理回路をなすトランジス夕のゲー
ト絶縁膜破壊を防ぎ、なおかつゲート半導体集積回路内
の論理回路への過渡的な過大電流の印加を防ぐことを目
的とし、 電極パッド（５）から高電位側電源線（２１）に向かい
順方向に接続された第１のダイオード（３５）か、 低電位側電源線（２２）から該電極パッド（５）に向か
い順方向に接続された第２のダイオード（３６）かの少
なくともいづれか一方を有し、該低電位側電源線（２２
）と前記高電位側電源線（２１）それぞれから静電スト
レス吸収用抵抗（１１）を介して、電源電圧が供給され
るＭＩＳＦＥＴ論理回路として構成される。なお、別の
手段として、 電極パッド（５）と内部回路（７）との間に直列に挿入
され、保護抵抗として作用する第１のＭＩＳＦＥＴ（３
１）及び第２のＭＩＳＦＥＴ（３２）と、 該第１のＭＩＳＦＥＴ（３１）のゲートから該高電位側
電源線（２１）に向かい順方向に接続された第１のダイ
オード（３５）か、 低電位側電源線（２２）から該第２のＭＩＳＦＥＴ （
３２）のゲートに向かい順方向に接続された第２のダイ
オード（３６）かの少なくともいづれか一方を有し、 前記高電位側電源線（２１）と前記低電位側電源線（２
２）それぞれから静電ストレス吸収用抵抗（１１）を介
して、電源電圧が供給されるＭＩＳＦＥＴ論理回路とし
て構成するのもよい。
ｌｅｍｅｎｔａｒｙ Ｍ ＯＳ ）回路が電気的に接続
されてなる半導体集積回路における静電ストレス防止技
術に関し、 半導体集積回路内の論理回路をなすトランジス夕のゲー
ト絶縁膜破壊を防ぎ、なおかつゲート半導体集積回路内
の論理回路への過渡的な過大電流の印加を防ぐことを目
的とし、 電極パッド（５）から高電位側電源線（２１）に向かい
順方向に接続された第１のダイオード（３５）か、 低電位側電源線（２２）から該電極パッド（５）に向か
い順方向に接続された第２のダイオード（３６）かの少
なくともいづれか一方を有し、該低電位側電源線（２２
）と前記高電位側電源線（２１）それぞれから静電スト
レス吸収用抵抗（１１）を介して、電源電圧が供給され
るＭＩＳＦＥＴ論理回路として構成される。なお、別の
手段として、 電極パッド（５）と内部回路（７）との間に直列に挿入
され、保護抵抗として作用する第１のＭＩＳＦＥＴ（３
１）及び第２のＭＩＳＦＥＴ（３２）と、 該第１のＭＩＳＦＥＴ（３１）のゲートから該高電位側
電源線（２１）に向かい順方向に接続された第１のダイ
オード（３５）か、 低電位側電源線（２２）から該第２のＭＩＳＦＥＴ （
３２）のゲートに向かい順方向に接続された第２のダイ
オード（３６）かの少なくともいづれか一方を有し、 前記高電位側電源線（２１）と前記低電位側電源線（２
２）それぞれから静電ストレス吸収用抵抗（１１）を介
して、電源電圧が供給されるＭＩＳＦＥＴ論理回路とし
て構成するのもよい。
本発明は、半導体集積回路に関する。詳しくは、ゲート
アレイのようにパッド電極にＣＭＯ３（Ｃ。
アレイのようにパッド電極にＣＭＯ３（Ｃ。
ｍｐｌｅｍｅｎｔａｒｙ Ｍ ＯＳ ）回路が電気的に
接続されてなる半導体集積回路における静電ストレス防
止技術に関する。
接続されてなる半導体集積回路における静電ストレス防
止技術に関する。
最近の集積回路は、微細化が進むと同時に、高機能化の
進展も著しく、このためにパッケージ外に配置されるビ
ンあるいは電極パッドの数が著しく多いものが見られる
ようになってきた。このような集積回路の一例としては
、論理回路（ゲート）を網の目状に配置したゲートアレ
イと呼ばれるものを挙げることができる。さて最近では
、チップ全体の微細化にともない、個々の論理回路にＭ
Ｏ３型ＦＥＴを使用することが多くなってきているが、
このＭＯ３型ＦＥＴは、高速動作を可能にしようとして
、ゲート絶縁膜が極めて薄く形成される。そのために、
ＩＣ（集積回路）のパッケージ外に出たパッドに静電気
が印加されると忽ちこのゲート絶縁膜が破壊されてしま
い、使用不能となってしまう障害が発生している。また
−層微細化が進んだ現在では、静電気による別な障害が
顕著になってきた。パッドに静電気が印加されると、回
路内に瞬間的な大電流が流れ、アルミニウム配線層に静
電ストレスが蓄積されアルミニウムが溶断しやすくなる
という問題である。
進展も著しく、このためにパッケージ外に配置されるビ
ンあるいは電極パッドの数が著しく多いものが見られる
ようになってきた。このような集積回路の一例としては
、論理回路（ゲート）を網の目状に配置したゲートアレ
イと呼ばれるものを挙げることができる。さて最近では
、チップ全体の微細化にともない、個々の論理回路にＭ
Ｏ３型ＦＥＴを使用することが多くなってきているが、
このＭＯ３型ＦＥＴは、高速動作を可能にしようとして
、ゲート絶縁膜が極めて薄く形成される。そのために、
ＩＣ（集積回路）のパッケージ外に出たパッドに静電気
が印加されると忽ちこのゲート絶縁膜が破壊されてしま
い、使用不能となってしまう障害が発生している。また
−層微細化が進んだ現在では、静電気による別な障害が
顕著になってきた。パッドに静電気が印加されると、回
路内に瞬間的な大電流が流れ、アルミニウム配線層に静
電ストレスが蓄積されアルミニウムが溶断しやすくなる
という問題である。
そこで、半導体集積回路において、これら静電気による
問題を解決できる技術の提供が求められていた。
問題を解決できる技術の提供が求められていた。
それでは、まず従来の半導体集積回路の一例について説
明する。第３図は、この従来の半導体集積回路の主要部
回路図である。この第３図の回路は、ｐチャネルＭＯ５
型トランジスタ７１とｎチャネルＭＯ３型トランジスタ
７２とにより構成されるＣＭＯ３回路７が、そのソース
、ドレインを各々Ｖｎｏｔ源線２１．ＧＮＤ電源線２２
に接続してなり、またそのゲート短絡端は、抵抗性ＭＯ
３型トランジスタを２個介して、電極パッド５に接続さ
れる。
明する。第３図は、この従来の半導体集積回路の主要部
回路図である。この第３図の回路は、ｐチャネルＭＯ５
型トランジスタ７１とｎチャネルＭＯ３型トランジスタ
７２とにより構成されるＣＭＯ３回路７が、そのソース
、ドレインを各々Ｖｎｏｔ源線２１．ＧＮＤ電源線２２
に接続してなり、またそのゲート短絡端は、抵抗性ＭＯ
３型トランジスタを２個介して、電極パッド５に接続さ
れる。
先の抵抗性ＭＯ３型トランジスタのゲートには各々ダイ
オードが接続され、一方のダイオードが■ＤＤ電源線２
１に接続され、また他方のグイオートがＧＮＤ電源線２
２に接続される。このうち一方のダイオードは抵抗性Ｍ
Ｏ３型トランジスタからＶｌ、ＩＩ電源線２１への方向
に順方向に接続され、また他方のダイオードはＧＮＤ電
源線２２から抵抗性ＭＯ３型トランジスタへの方向に順
方向に接続される。
オードが接続され、一方のダイオードが■ＤＤ電源線２
１に接続され、また他方のグイオートがＧＮＤ電源線２
２に接続される。このうち一方のダイオードは抵抗性Ｍ
Ｏ３型トランジスタからＶｌ、ＩＩ電源線２１への方向
に順方向に接続され、また他方のダイオードはＧＮＤ電
源線２２から抵抗性ＭＯ３型トランジスタへの方向に順
方向に接続される。
またこの回路は、ＣＭＯ３回路７の他にもＣＭＯ３回路
８等多数個の同様の論理回路を有するものである。
８等多数個の同様の論理回路を有するものである。
ゲートアレイのような半導体集積回路では、この回路と
同様の回路が各電極パッドに接続して全体としてＩＣ（
集積回路）を構成している。しばしばこのようなＩＣは
、回路基板上に配置され電源に接続され使用されている
最中にも、例えばこの回路の一端に接続される電極が拾
った静電気が、回路内に大きい電流となって例えばＭＯ
３型ＦＥＴに流れ込む。ＭＯ３型ＦＥＴのゲート絶縁膜
は高速動作を可能にするために十分に薄く形成されてお
り、したがってこの絶縁膜には耐圧を迩かに上回る電界
が加わりゲート絶縁膜は容易に破壊されてしまうという
欠点があった。したがって、このような欠点、すなわち
電極パッド５に静電気が印加した場合のＣＭＯ３回路７
．ＣＭＯ３回路８等のゲート絶縁膜破壊を防ぐために、
先に説明した抵抗性ＭＯ３型トランジスタ２個とダイオ
ード２個からなる静電破壊防止回路を設けている。
同様の回路が各電極パッドに接続して全体としてＩＣ（
集積回路）を構成している。しばしばこのようなＩＣは
、回路基板上に配置され電源に接続され使用されている
最中にも、例えばこの回路の一端に接続される電極が拾
った静電気が、回路内に大きい電流となって例えばＭＯ
３型ＦＥＴに流れ込む。ＭＯ３型ＦＥＴのゲート絶縁膜
は高速動作を可能にするために十分に薄く形成されてお
り、したがってこの絶縁膜には耐圧を迩かに上回る電界
が加わりゲート絶縁膜は容易に破壊されてしまうという
欠点があった。したがって、このような欠点、すなわち
電極パッド５に静電気が印加した場合のＣＭＯ３回路７
．ＣＭＯ３回路８等のゲート絶縁膜破壊を防ぐために、
先に説明した抵抗性ＭＯ３型トランジスタ２個とダイオ
ード２個からなる静電破壊防止回路を設けている。
この静電破壊防止回路の原理は次の通りである。
まずこの電極パッド５に静電気が印加したとする。
ＶＤＤ電源電圧が５Ｖ（ボルト）、ＧＮＤｉｉ源電圧が
ＯＶ（ボルト）と仮定しても、この静電気の絶対値は少
なくても数百■（ボルト）と見積もられる。したがって
この静電気が正の電荷であるとすると、第１のダイオー
ド３５に対して順方向に電流が流れてＶＩＩＤ入力端に
消失する。またこの静電気が負の電荷であるとすると、
第２のダイオード３６に対して順方向に電流が流れるこ
とになり、この負の電荷はＣＮＤ電源に消失する。また
ＣＭＯ３回路７．８等の入力端にかかる過渡的な電流は
、抵抗性ＭＯＳ Ｆ ＥＴ３１．３２のチャネルをなす
抵抗によって電流値のピークが十分小さくできるため、
このＣＭＯ３回路７をなすｐチャネルＭＯ３型トランジ
スタ７１．ｎチャネルＭＯ３型トランジスタ７２のゲー
トにかかる電圧は十分小さくなり、よって各ＭＯ３型ト
ランジスタ７１．７２のゲート絶縁膜に印加する電圧を
低くできる。このために、ゲート絶縁膜は静電破壊を免
れることになる。
ＯＶ（ボルト）と仮定しても、この静電気の絶対値は少
なくても数百■（ボルト）と見積もられる。したがって
この静電気が正の電荷であるとすると、第１のダイオー
ド３５に対して順方向に電流が流れてＶＩＩＤ入力端に
消失する。またこの静電気が負の電荷であるとすると、
第２のダイオード３６に対して順方向に電流が流れるこ
とになり、この負の電荷はＣＮＤ電源に消失する。また
ＣＭＯ３回路７．８等の入力端にかかる過渡的な電流は
、抵抗性ＭＯＳ Ｆ ＥＴ３１．３２のチャネルをなす
抵抗によって電流値のピークが十分小さくできるため、
このＣＭＯ３回路７をなすｐチャネルＭＯ３型トランジ
スタ７１．ｎチャネルＭＯ３型トランジスタ７２のゲー
トにかかる電圧は十分小さくなり、よって各ＭＯ３型ト
ランジスタ７１．７２のゲート絶縁膜に印加する電圧を
低くできる。このために、ゲート絶縁膜は静電破壊を免
れることになる。
しかしながら、この静電破壊防止回路によれば、電極パ
ッド５に正電荷が印加した場合には、各０Ｍ０３回路７
のｐチャネルＭＯ３型トランジスタ７１からｎチャネル
ＭＯ３型トランジスタ７２へと大電流が流れる。また電
極バンド５に負電荷が印加した場合にも各０Ｍ０３回路
７のｐチャネルＭＯ８型トランジスタ７１からｎチャネ
ルＭＯ３型トランジスタ７２へと大電流が流れる。この
ような大電流発生の原因は、静電破壊防止回路３内に第
１のダイオード３５．第２のダイオード３６を配置し、
電流が電極パッド５からＶ！ｌ！ｌ電源線２１．ＣＮＤ
電源線２２へと同時に流れなくなったことにあり、内部
回路（ＣＭＯ３回路７やＣＭＯ３回路８等）の両電源接
続端に大きい電位差が生じて内部回路内を電流が流れる
ものである。
ッド５に正電荷が印加した場合には、各０Ｍ０３回路７
のｐチャネルＭＯ３型トランジスタ７１からｎチャネル
ＭＯ３型トランジスタ７２へと大電流が流れる。また電
極バンド５に負電荷が印加した場合にも各０Ｍ０３回路
７のｐチャネルＭＯ８型トランジスタ７１からｎチャネ
ルＭＯ３型トランジスタ７２へと大電流が流れる。この
ような大電流発生の原因は、静電破壊防止回路３内に第
１のダイオード３５．第２のダイオード３６を配置し、
電流が電極パッド５からＶ！ｌ！ｌ電源線２１．ＣＮＤ
電源線２２へと同時に流れなくなったことにあり、内部
回路（ＣＭＯ３回路７やＣＭＯ３回路８等）の両電源接
続端に大きい電位差が生じて内部回路内を電流が流れる
ものである。
以上、電極パッドに印加される電荷が正であろうと負で
あろうと、いずれにしても各ＣＭＯ３回路７．８等の各
々のソース・ドレイン間には大電流が流れる。ところが
、この電流は当然非常に大きいものである。既に述べて
いるように、最近の集積回路内部の配線層はサブミクロ
ンレベルのものが登場するまでに微細化してきており、
側底このような大電流を流しきれるものではない。また
配線層は低抵抗性のアルミニウムからなるのが通常であ
るが、アルミニウムは非常に脆い金属である。以上から
、配線層はヒユーズが切れる要領で溶断してしまう。ま
たこの配線層の溶解がシリコン基板表面の半導体能動層
とのコンタクト部で発生すると、溶解したアルミニウム
がシリコン基板内に釘状に潜り込んで、シリコン基板内
のｐｎ界面にまで達し、このｐｎ接合を破壊してしまう
ということもありうる。以上の障害は復帰の見込みのな
いものであり、集積回路自体が使用不能に陥る。
あろうと、いずれにしても各ＣＭＯ３回路７．８等の各
々のソース・ドレイン間には大電流が流れる。ところが
、この電流は当然非常に大きいものである。既に述べて
いるように、最近の集積回路内部の配線層はサブミクロ
ンレベルのものが登場するまでに微細化してきており、
側底このような大電流を流しきれるものではない。また
配線層は低抵抗性のアルミニウムからなるのが通常であ
るが、アルミニウムは非常に脆い金属である。以上から
、配線層はヒユーズが切れる要領で溶断してしまう。ま
たこの配線層の溶解がシリコン基板表面の半導体能動層
とのコンタクト部で発生すると、溶解したアルミニウム
がシリコン基板内に釘状に潜り込んで、シリコン基板内
のｐｎ界面にまで達し、このｐｎ接合を破壊してしまう
ということもありうる。以上の障害は復帰の見込みのな
いものであり、集積回路自体が使用不能に陥る。
本発明は、上記した従来技術の抱える課題、つまりはゲ
ート絶縁膜破壊防止のための静電破壊防止回路を用意し
たために、個々の０Ｍ０３回路（論理回路）に過大電流
が加わり、この０Ｍ０３回路内の配線層を断線させてし
まうという問題に鑑みてなされたものであり、半導体集
積回路内の論理回路をなすトランジスタのゲート絶縁膜
破壊を防ぎ、なおかつゲート半導体集積回路内の論理回
路への過渡的な過大電流の印加を防くことを目的とする
。
ート絶縁膜破壊防止のための静電破壊防止回路を用意し
たために、個々の０Ｍ０３回路（論理回路）に過大電流
が加わり、この０Ｍ０３回路内の配線層を断線させてし
まうという問題に鑑みてなされたものであり、半導体集
積回路内の論理回路をなすトランジスタのゲート絶縁膜
破壊を防ぎ、なおかつゲート半導体集積回路内の論理回
路への過渡的な過大電流の印加を防くことを目的とする
。
本発明では、上記した目的を達成するために、以下の構
成を手段とするものである。
成を手段とするものである。
すなわち、本発明は、一つの手段として、電極パッド（
５）から高電位側電源！ （２１）に向かい順方向に接
続された第１のダイオード（３５）か、低電位側ｉｔ電
源線２２）から該電極バンド（５）に向かい順方向に接
続された第２のダイオード（３６）かの少なくともいづ
れか一方を有し、該低電位側電源線（２２）と前記高電
位側電源線（２１）それぞれから静電ストレス吸収用抵
抗（１１）を介して、電源電圧が供給されるＭＩＳＦＥ
Ｔ論理回路として構成され、 他の手段として、 電極パッド（５）と内部回路（７）との間に直列に挿入
され、保護抵抗として作用する第１のＭＴ Ｓ’Ｆ Ｅ
Ｔ （３１）及び第２のＭＩＳＦＥＴ（３２）と、 該第１のＭＩＳＦＥＴ（３１）のゲートから該高電位側
電源線（２１）に向かい順方向に接続された第１のダイ
オード（３５）か、 低電位側電源線（２２）から該第２のＭｉＳＦＥＴ （
３２）のゲートに向かい順方向に接続された第２のダイ
オード（３６）かの少なくともいづれか一方を有し、 前記高電位側電源線（２１）と前記低電位側電源線（２
２）それぞれから静電ストレス吸収用抵抗（１１）を介
して、電源電圧が供給されるＭＩＳＦＥＴ論理回路とし
て構成されるものである。
５）から高電位側電源！ （２１）に向かい順方向に接
続された第１のダイオード（３５）か、低電位側ｉｔ電
源線２２）から該電極バンド（５）に向かい順方向に接
続された第２のダイオード（３６）かの少なくともいづ
れか一方を有し、該低電位側電源線（２２）と前記高電
位側電源線（２１）それぞれから静電ストレス吸収用抵
抗（１１）を介して、電源電圧が供給されるＭＩＳＦＥ
Ｔ論理回路として構成され、 他の手段として、 電極パッド（５）と内部回路（７）との間に直列に挿入
され、保護抵抗として作用する第１のＭＴ Ｓ’Ｆ Ｅ
Ｔ （３１）及び第２のＭＩＳＦＥＴ（３２）と、 該第１のＭＩＳＦＥＴ（３１）のゲートから該高電位側
電源線（２１）に向かい順方向に接続された第１のダイ
オード（３５）か、 低電位側電源線（２２）から該第２のＭｉＳＦＥＴ （
３２）のゲートに向かい順方向に接続された第２のダイ
オード（３６）かの少なくともいづれか一方を有し、 前記高電位側電源線（２１）と前記低電位側電源線（２
２）それぞれから静電ストレス吸収用抵抗（１１）を介
して、電源電圧が供給されるＭＩＳＦＥＴ論理回路とし
て構成されるものである。
本発明の半導体集積回路では、この集積回路を構成して
いる各々の論理回路（ＣＭＯ３回路）と電源線との間に
、抵抗を介在させている。
いる各々の論理回路（ＣＭＯ３回路）と電源線との間に
、抵抗を介在させている。
本発明の半導体集積回路では、抵抗Ｒの挿入により電圧
降下を生じさせ、論理回路のソースに印加される電圧を
減少させることによって、静電気による回路破壊を防止
しようとしている。
降下を生じさせ、論理回路のソースに印加される電圧を
減少させることによって、静電気による回路破壊を防止
しようとしている。
この半導体装置に印加される静電気の絶対値をＶｃ、ｉ
ｉ電源線浮遊容量をＣ２電源線から論理回路にいたる間
の配線抵抗をＲとすると、時定数τはＲＣで表される。
ｉ電源線浮遊容量をＣ２電源線から論理回路にいたる間
の配線抵抗をＲとすると、時定数τはＲＣで表される。
一方電流値ｉは１＝（Ｖｃ／Ｒ）ｅｘｐ（−ｔ／τ）の
時間関数で表される。
時間関数で表される。
したがってＲが大きい程ｉは小さくなり論理回路に加わ
るダメージを減少させることができる。
るダメージを減少させることができる。
以下、本発明の半導体集積回路の動作について、第１図
を参照して説明する。この第１図中、第３図と同じ番号
を付しているものは、同じものを示しており、新しく第
１図で登場するものは、■、。
を参照して説明する。この第１図中、第３図と同じ番号
を付しているものは、同じものを示しており、新しく第
１図で登場するものは、■、。
電源線やＧＮＤ電源線と、ＣＭＯ３回路の間に設けられ
た抵抗１１．１２等、及び内部回路として両電源線（■
。電源線、ＧＮＤ電源線）間にＣＭＯＳ回路８に置き代
えて接続されるＮＡＮＤ回路８のみである。
た抵抗１１．１２等、及び内部回路として両電源線（■
。電源線、ＧＮＤ電源線）間にＣＭＯＳ回路８に置き代
えて接続されるＮＡＮＤ回路８のみである。
さて、この第１図の電極バット”５に静電気が印加され
たとする。この静電気は、正電荷と負電荷からなってお
り、静電破壊防止回路３によって正電荷だけがｖＤＤ電
源ｖＡ２１を通して各ＣＭＯ３回路７．８等のソース端
に伝達され、また負電荷、正電荷ともに各ＣＭＯ３回路
７．８等のゲート端に伝達される。ところが、抵抗１１
１２等を設けたことによって、電圧降下を生じ、ＣＭＯ
３回路のソースに印加される電圧が減少するために、各
ＣＭＯ３回路のソースからドレインへ、と過大な電流が
発生することがなくなる。
たとする。この静電気は、正電荷と負電荷からなってお
り、静電破壊防止回路３によって正電荷だけがｖＤＤ電
源ｖＡ２１を通して各ＣＭＯ３回路７．８等のソース端
に伝達され、また負電荷、正電荷ともに各ＣＭＯ３回路
７．８等のゲート端に伝達される。ところが、抵抗１１
１２等を設けたことによって、電圧降下を生じ、ＣＭＯ
３回路のソースに印加される電圧が減少するために、各
ＣＭＯ３回路のソースからドレインへ、と過大な電流が
発生することがなくなる。
［実施例］
それでは、本発明の半導体集積回路の一実施例について
、第２図を参照しつつ説明する。
、第２図を参照しつつ説明する。
第２図は、ゲートアレイ集積回路の一部を示す回路図で
あり、この第２図中の番号のあるものは第１図で紹介し
た同じ番号を付したものと同じである。
あり、この第２図中の番号のあるものは第１図で紹介し
た同じ番号を付したものと同じである。
さて、このゲートアレイでは、ＶＤＤ電源線２１とＧＮ
Ｄ電源線２２とに対して並列に第１図に紹介した本発明
の半導体集積回路が複数個接続されている。
Ｄ電源線２２とに対して並列に第１図に紹介した本発明
の半導体集積回路が複数個接続されている。
従来このような集積回路が多数個並列接続された場合に
は、静電気を拾った電極パッドに近いところに配置され
るかなりの数のＭＯＳＦＥＴが破壊するが、本発明の場
合には、各々の論理回路がＶＤ＋１電源線２１．ＧＮＤ
電源線２２それぞれとの間に抵抗を介しているので、静
電気による過渡的な大電流はピークが緩和されることに
なって、配線層溶断による障害の発生がない。
は、静電気を拾った電極パッドに近いところに配置され
るかなりの数のＭＯＳＦＥＴが破壊するが、本発明の場
合には、各々の論理回路がＶＤ＋１電源線２１．ＧＮＤ
電源線２２それぞれとの間に抵抗を介しているので、静
電気による過渡的な大電流はピークが緩和されることに
なって、配線層溶断による障害の発生がない。
以上説明した一実施例では、■、電源線２１とＧＮＤ電
源線２２との間に配置される回路をＣＭＯ３回路として
説明してきたが、回路中にＭＩＳ型ＦＥＴを含んでいれ
ば同様にして問題を解決できることになる。したがって
このＣＭＯ３回路を、例えばＮＡＮＤ回路等で置き換え
ることもできる。
源線２２との間に配置される回路をＣＭＯ３回路として
説明してきたが、回路中にＭＩＳ型ＦＥＴを含んでいれ
ば同様にして問題を解決できることになる。したがって
このＣＭＯ３回路を、例えばＮＡＮＤ回路等で置き換え
ることもできる。
第２図の回路は、第１図の回路からなるものとして説明
したが、この第１図の回路中、静電破壊防止回路３中の
抵抗性ＭＯＳ Ｆ ＥＴ３１．３２を省いて、第１のダ
イオード３５．第２のダイオード３６を直接電極パッド
５に接続する構成であっても発明の効果は同様である。
したが、この第１図の回路中、静電破壊防止回路３中の
抵抗性ＭＯＳ Ｆ ＥＴ３１．３２を省いて、第１のダ
イオード３５．第２のダイオード３６を直接電極パッド
５に接続する構成であっても発明の効果は同様である。
またさらに、直接ダイオードを電極パッド５に接続する
構成に加えて、電極バンド５と内部回路（ＣＭＯ３回路
７やＮＡＮＤ回路９等）を構成する各ＭＯ３ＦＥＴのゲ
ートとの間に抵抗を挿入する構成であっても構わない。
構成に加えて、電極バンド５と内部回路（ＣＭＯ３回路
７やＮＡＮＤ回路９等）を構成する各ＭＯ３ＦＥＴのゲ
ートとの間に抵抗を挿入する構成であっても構わない。
また以上の一実施例は、ゲートアレイの一部を構成する
ものとして示したが、他の回路に応用することもできる
。例えば、スタンダードセル方式に用いられる論理回路
部に本発明の半導体集積回路を応用しても、この実施例
と同じように配線層断線回避かつゲート絶縁膜破壊防止
の効果が得られる。
ものとして示したが、他の回路に応用することもできる
。例えば、スタンダードセル方式に用いられる論理回路
部に本発明の半導体集積回路を応用しても、この実施例
と同じように配線層断線回避かつゲート絶縁膜破壊防止
の効果が得られる。
〔発明の効果］
本発明の半導体集積回路によれば、従来技術の抱える課
題、つまりはゲート絶縁膜破壊防止のための静電破壊防
止回路を用意したために、個々のＣＭＯ３回路（論理回
路）に過大電流が加わり、このＣＭＯ３回路内の配線層
を断線させてしまうという問題は解消できることになる
。すなわち、半導体集積回路内の論理回路をなすトラン
ジスタのゲート絶縁膜破壊を防ぎ、なおかつゲート半導
体集積回路内の論理回路への過渡的な過大電流の印加を
防ぐことができるという効果がある。
題、つまりはゲート絶縁膜破壊防止のための静電破壊防
止回路を用意したために、個々のＣＭＯ３回路（論理回
路）に過大電流が加わり、このＣＭＯ３回路内の配線層
を断線させてしまうという問題は解消できることになる
。すなわち、半導体集積回路内の論理回路をなすトラン
ジスタのゲート絶縁膜破壊を防ぎ、なおかつゲート半導
体集積回路内の論理回路への過渡的な過大電流の印加を
防ぐことができるという効果がある。
第１図は、本発明の半導体集積回路の説明図第２図は、
本発明の半導体集積回路の一実施例に則した応用例、第
３図は、従来技術による半導体集積回路の説明図である
。 図中、 １１、１２・・・抵抗。 ２１・・・ＶＤＩｌｌｉｉｔ源線、２２・・・ＣＮＤ電
源線３・・・静電破壊防止回路、 ３Ｌ ３２・・・抵
抗性ＭＯ３ＦＥＴ（抵抗性ＭＩＳＦＥＴ）、３５・・・
第１のダイオード、３６・・・第２のダイオード ５・・・電極パッド。 ７・・・ＣＭＯ３回路（相補型ＭＩＳ型ＦＥＴ回路）。 ７１・・・ｐチャネルＭＯ３型トランジスタ、７２・・
・ｎチャネルＭＯ３型トランジスタ。 ８・・・ＣＭＯ３回路 （相補型Ｍｌ Ｓ型ＦＥＴ回路） である。
本発明の半導体集積回路の一実施例に則した応用例、第
３図は、従来技術による半導体集積回路の説明図である
。 図中、 １１、１２・・・抵抗。 ２１・・・ＶＤＩｌｌｉｉｔ源線、２２・・・ＣＮＤ電
源線３・・・静電破壊防止回路、 ３Ｌ ３２・・・抵
抗性ＭＯ３ＦＥＴ（抵抗性ＭＩＳＦＥＴ）、３５・・・
第１のダイオード、３６・・・第２のダイオード ５・・・電極パッド。 ７・・・ＣＭＯ３回路（相補型ＭＩＳ型ＦＥＴ回路）。 ７１・・・ｐチャネルＭＯ３型トランジスタ、７２・・
・ｎチャネルＭＯ３型トランジスタ。 ８・・・ＣＭＯ３回路 （相補型Ｍｌ Ｓ型ＦＥＴ回路） である。
Claims (2)
- （１）電極パッド（５）から高電位側電源線（２１）に
向かい順方向に接続された第１のダイオード（３５）か
、 低電位側電源線（２２）から該電極パッド（５）に向か
い順方向に接続された第２のダイオード（３６）かの少
なくともいづれか一方を有し、該低電位側電源線（２２
）と前記高電位側電源線（２１）それぞれから静電スト
レス吸収用抵抗（１１）を介して、電源電圧が供給され
るＭＩＳＦＥＴ論理回路。 - （２）電極パッド（５）と内部回路（７）との間に直列
に挿入され、保護抵抗として作用する第１のＭＩＳＦＥ
Ｔ（３１）及び第２のＭＩＳＦＥＴ（３２）と、 該第１のＭＩＳＦＥＴ（３１）のゲートから該高電位側
電源線（２１）に向かい順方向に接続された第１のダイ
オード（３５）か、 低電位側電源線（２２）から該第２のＭＩＳＦＥＴ（３
２）のゲートに向かい順方向に接続された第２のダイオ
ード（３６）かの少なくともいづれか一方を有し、 前記高電位側電源線（２１）と前記低電位側電源線（２
２）それぞれから静電ストレス吸収用抵抗（１１）を介
して、電源電圧が供給されるＭＩＳＦＥＴ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047951A JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047951A JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250918A true JPH03250918A (ja) | 1991-11-08 |
| JP2839624B2 JP2839624B2 (ja) | 1998-12-16 |
Family
ID=12789668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047951A Expired - Fee Related JP2839624B2 (ja) | 1990-02-28 | 1990-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839624B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051286A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | アナログスイッチ回路 |
| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2006033175A (ja) * | 2004-07-13 | 2006-02-02 | Sanyo Electric Co Ltd | 出力回路 |
| WO2019202875A1 (ja) * | 2018-04-17 | 2019-10-24 | 株式会社デンソー | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147768A (en) * | 1978-05-11 | 1979-11-19 | Seiko Instr & Electronics Ltd | Protection circuit for ic |
| JPS622707A (ja) * | 1985-06-28 | 1987-01-08 | Sony Corp | チャンネルポテンシャル制御回路 |
-
1990
- 1990-02-28 JP JP2047951A patent/JP2839624B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147768A (en) * | 1978-05-11 | 1979-11-19 | Seiko Instr & Electronics Ltd | Protection circuit for ic |
| JPS622707A (ja) * | 1985-06-28 | 1987-01-08 | Sony Corp | チャンネルポテンシャル制御回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051286A (ja) * | 1996-07-31 | 1998-02-20 | Nec Corp | アナログスイッチ回路 |
| JP2003115752A (ja) * | 2001-10-05 | 2003-04-18 | Mitsubishi Electric Corp | レベルシフト回路 |
| JP2006033175A (ja) * | 2004-07-13 | 2006-02-02 | Sanyo Electric Co Ltd | 出力回路 |
| WO2019202875A1 (ja) * | 2018-04-17 | 2019-10-24 | 株式会社デンソー | 半導体集積回路装置 |
| JP2019186881A (ja) * | 2018-04-17 | 2019-10-24 | 株式会社デンソー | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2839624B2 (ja) | 1998-12-16 |
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