JPH03254154A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03254154A JPH03254154A JP2053065A JP5306590A JPH03254154A JP H03254154 A JPH03254154 A JP H03254154A JP 2053065 A JP2053065 A JP 2053065A JP 5306590 A JP5306590 A JP 5306590A JP H03254154 A JPH03254154 A JP H03254154A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- shortcircuit
- electrode
- output element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート電圧で駆動される出力素子を有し、そ
の素子の負荷短絡時に流れる過電流による破壊を防止す
るための負荷短絡保護を行うことができる半導体装置に
関する。
の素子の負荷短絡時に流れる過電流による破壊を防止す
るための負荷短絡保護を行うことができる半導体装置に
関する。
電力用スイッチング素子、例えば電力用縦型ＭＯ３ＦＥ
Ｔの負荷短絡保護回路としては第２図に示すような回路
が知られている。この回路の出力ＭＯ３ＦＥＴＩと同一
の半導体チンブに同一構造の電流検出用ＭＯ３ＦＥＴ２
１が形成されている。
Ｔの負荷短絡保護回路としては第２図に示すような回路
が知られている。この回路の出力ＭＯ３ＦＥＴＩと同一
の半導体チンブに同一構造の電流検出用ＭＯ３ＦＥＴ２
１が形成されている。
両Ｍ ＯＳ Ｆ Ｅ Ｔ２１．２２のゲートはゲート抵
抗２を介してゲート端子１３に接続されている。ＭＯＳ
ＦＥＴ１のオン時に通常の電流が流れている場合には、
ドレイン端子１２からソース端子１１へ流れる電流のう
ち、ＭＯＳＦＥＴ２１にはそのセルの面積比に対応した
電流が流れる。ＭＯ３ＦＥＴＩのゲートには逆流防止用
ダイオード３を介してゲート放電用ＭＯ３ＦＥＴ４が接
続されている。ＭＯＳＦＥＴ４のゲートには、ＭＯＳＦ
ＥＴ２１を流れる電流により、ＭＯＳＦＥＴ４のソース
・ゲート間に接続された電流検出抵抗２２によって降下
した電圧が印加される０通常のオン時には、この電圧降
下７！ｌ（ＭＯＳＦＥＴ４のゲートしきい値電圧以下と
なるようにすることによって、ＭＯ３ＦＥＴＩのゲート
には通常のゲート駆動電圧が印加される。いま、負荷の
短絡などにより、ＭＯ３ＦＥＴＩの電流が増加すると、
ＭＯＳＦＥＴ２１に流れる電流もそれに応じて増加する
。その電流増加により、抵抗２２による電圧降下がＭＯ
ＳＦＥＴ４のゲートのしきい値電圧以上になるとＭＯＳ
ＦＥＴ４はオンし、ＭＯ３ＦＥＴＩのゲートの電荷は放
電する。
抗２を介してゲート端子１３に接続されている。ＭＯＳ
ＦＥＴ１のオン時に通常の電流が流れている場合には、
ドレイン端子１２からソース端子１１へ流れる電流のう
ち、ＭＯＳＦＥＴ２１にはそのセルの面積比に対応した
電流が流れる。ＭＯ３ＦＥＴＩのゲートには逆流防止用
ダイオード３を介してゲート放電用ＭＯ３ＦＥＴ４が接
続されている。ＭＯＳＦＥＴ４のゲートには、ＭＯＳＦ
ＥＴ２１を流れる電流により、ＭＯＳＦＥＴ４のソース
・ゲート間に接続された電流検出抵抗２２によって降下
した電圧が印加される０通常のオン時には、この電圧降
下７！ｌ（ＭＯＳＦＥＴ４のゲートしきい値電圧以下と
なるようにすることによって、ＭＯ３ＦＥＴＩのゲート
には通常のゲート駆動電圧が印加される。いま、負荷の
短絡などにより、ＭＯ３ＦＥＴＩの電流が増加すると、
ＭＯＳＦＥＴ２１に流れる電流もそれに応じて増加する
。その電流増加により、抵抗２２による電圧降下がＭＯ
ＳＦＥＴ４のゲートのしきい値電圧以上になるとＭＯＳ
ＦＥＴ４はオンし、ＭＯ３ＦＥＴＩのゲートの電荷は放
電する。
このため、ＭＯ３ＦＥＴＩのゲート電圧は、ゲート抵抗
２とＭＯＳＦＥＴ４のオン抵抗で分圧されるか、ＭＯＳ
ＦＥＴ４の飽和電流とゲート抵抗の積の値だけ低下する
。従って、短絡時などの過電流が流れた場合には出力Ｍ
Ｏ３ＦＥＴＩのゲート電圧が低下し、短絡電流が低下す
るので発生損失を低減できる。このため、素子が破壊す
るまでの時間が長くなり、外部に接続される過熱保護回
路や遅い応答の過電流保護回路でも素子を保護すること
ができる。
２とＭＯＳＦＥＴ４のオン抵抗で分圧されるか、ＭＯＳ
ＦＥＴ４の飽和電流とゲート抵抗の積の値だけ低下する
。従って、短絡時などの過電流が流れた場合には出力Ｍ
Ｏ３ＦＥＴＩのゲート電圧が低下し、短絡電流が低下す
るので発生損失を低減できる。このため、素子が破壊す
るまでの時間が長くなり、外部に接続される過熱保護回
路や遅い応答の過電流保護回路でも素子を保護すること
ができる。
通常、電力用スイッチング素子においては、短時間では
定格電流より大きな電流を流すことがしばしば生ずる。
定格電流より大きな電流を流すことがしばしば生ずる。
しかしながら、上述のような負荷短絡保護回路は、素子
に流れる電源を検出しているため、素子に印加された電
圧が比較的低く、発生損失が少ない場合にも動作してし
まう、従って、パルス的に定格電流以上の電流を流す用
途には、保護回路の過電流検出レベルを高く設定せざる
を得ない、このため、負荷短絡時などの大きな電流が流
れ、しかも素子に印加される電圧が高く、発生損失が非
常に大きい場合に十分な保護を行うことができないこと
が起こり得る。
に流れる電源を検出しているため、素子に印加された電
圧が比較的低く、発生損失が少ない場合にも動作してし
まう、従って、パルス的に定格電流以上の電流を流す用
途には、保護回路の過電流検出レベルを高く設定せざる
を得ない、このため、負荷短絡時などの大きな電流が流
れ、しかも素子に印加される電圧が高く、発生損失が非
常に大きい場合に十分な保護を行うことができないこと
が起こり得る。
本発明の百的は、上記の問題を解決し、出力素子のゲー
ト電極に印加される電圧が大きくなったことを検出して
素子に流れる電流を抑制して負荷短絡保護を行う半導体
装置を提供することにある。
ト電極に印加される電圧が大きくなったことを検出して
素子に流れる電流を抑制して負荷短絡保護を行う半導体
装置を提供することにある。
上記の目的を達成するために、本発明の半導体装Ｉは、
二つの主電極間に流れる電流をゲートに印加される電圧
により制御する出力素子とその素子の第一の主電極にド
レイン電極が接続される第一のＭＯＳＦＥＴおよびソー
ス電極が接続される第二のＭＯＳ Ｆ ＥＴとを備え、
出力素子の第一の主電極が第一のＭＯＳＦＥＴのゲート
電極と接続され、出力素子のゲート電極が分圧抵抗を介
して第一のＭＯＳＦＥＴのソース電極と、また出力素子
をオンするためにそのゲートに印加される電圧に対して
順方向のダイオードを介して第二のＭＯＳＦＥＴのドレ
イン電極と共通に接続され、第一のＭＯＳＦＥＴのソー
ス電極が第二のＭＯＳＦＥＴのゲート電極に接続され、
かつ出力素子の第二の主電極の電位と第一のＭＯＳＦＥ
Ｔの基板電位が共通であるものとする。
二つの主電極間に流れる電流をゲートに印加される電圧
により制御する出力素子とその素子の第一の主電極にド
レイン電極が接続される第一のＭＯＳＦＥＴおよびソー
ス電極が接続される第二のＭＯＳ Ｆ ＥＴとを備え、
出力素子の第一の主電極が第一のＭＯＳＦＥＴのゲート
電極と接続され、出力素子のゲート電極が分圧抵抗を介
して第一のＭＯＳＦＥＴのソース電極と、また出力素子
をオンするためにそのゲートに印加される電圧に対して
順方向のダイオードを介して第二のＭＯＳＦＥＴのドレ
イン電極と共通に接続され、第一のＭＯＳＦＥＴのソー
ス電極が第二のＭＯＳＦＥＴのゲート電極に接続され、
かつ出力素子の第二の主電極の電位と第一のＭＯＳＦＥ
Ｔの基板電位が共通であるものとする。
〔作用）
ＭＯＳＦＥＴは、基板領域とソース領域およびドレイン
領域間を逆バイアスすることにより、ゲートしきい値電
圧がＭＯＳＦＥＴをオフする方向に変化する。出力素子
の第二の主電極の電位と第一のＭＯＳＦＥＴの基板電位
と共通であるため、第一のＭＯＳ Ｆ ＥＴのゲートし
きい値変化により出力素子の第二の主電極への印加電圧
を検出することができ、負荷短絡時にその印加電圧の上
昇により著しく増大したしきい値変化によって第一のＭ
ＯＳＦＥＴがオフになる。第一のＭＯＳＦＥＴがオフに
なることにより、そのドレイン電極にゲート電極が接続
された第二のＭＯＳＦＥＴがオンとなり、出力素子のゲ
ート電極に印加される電圧が分圧されて低下し、短絡電
流が低減する。
領域間を逆バイアスすることにより、ゲートしきい値電
圧がＭＯＳＦＥＴをオフする方向に変化する。出力素子
の第二の主電極の電位と第一のＭＯＳＦＥＴの基板電位
と共通であるため、第一のＭＯＳ Ｆ ＥＴのゲートし
きい値変化により出力素子の第二の主電極への印加電圧
を検出することができ、負荷短絡時にその印加電圧の上
昇により著しく増大したしきい値変化によって第一のＭ
ＯＳＦＥＴがオフになる。第一のＭＯＳＦＥＴがオフに
なることにより、そのドレイン電極にゲート電極が接続
された第二のＭＯＳＦＥＴがオンとなり、出力素子のゲ
ート電極に印加される電圧が分圧されて低下し、短絡電
流が低減する。
第１図は本発明の一実施例の半導体装置の回路を示し、
第２図と共通の部分には同一の符号が付されている。こ
の場合、ｐチャネルＭＯＳＦＥＴ５が電流検出用ＭＯ３
ＦＥＴとしてそのドレイン電極およびゲート電極は出力
素子のれチャネルＭＯ３ＦＥＴＩのソース電極に、その
ソース電極は抵抗６を介してＭＯ３ＦＥＴＩのゲート電
極に接続されている。この回路において、いまゲート端
子１３に正の電圧を印加して出力ＭＯ３ＦＥＴＩをオン
にする場合を考える。オフ状態では、ＭＯＳＦＥＴ５の
基板電位はドレイン端子１２に接続される負荷電源によ
り高電位となっており、ＭＯＳＦＥＴ５はオフしている
。ゲート端子１３に正の電圧を印加すると、ＭＯＳＦＥ
Ｔ５がオフしているためＭＯ３ＦＥＴＩのゲートの電位
が上がるにしたがってＭＯＳＦＥＴ４はオンし始める。
第２図と共通の部分には同一の符号が付されている。こ
の場合、ｐチャネルＭＯＳＦＥＴ５が電流検出用ＭＯ３
ＦＥＴとしてそのドレイン電極およびゲート電極は出力
素子のれチャネルＭＯ３ＦＥＴＩのソース電極に、その
ソース電極は抵抗６を介してＭＯ３ＦＥＴＩのゲート電
極に接続されている。この回路において、いまゲート端
子１３に正の電圧を印加して出力ＭＯ３ＦＥＴＩをオン
にする場合を考える。オフ状態では、ＭＯＳＦＥＴ５の
基板電位はドレイン端子１２に接続される負荷電源によ
り高電位となっており、ＭＯＳＦＥＴ５はオフしている
。ゲート端子１３に正の電圧を印加すると、ＭＯＳＦＥ
Ｔ５がオフしているためＭＯ３ＦＥＴＩのゲートの電位
が上がるにしたがってＭＯＳＦＥＴ４はオンし始める。
このため、ＭＯ３ＦＥＴＩの一部のゲート充電電流がＭ
ＯＳＦＥＴ４によってバイパスされるか、ゲート電位の
上昇によりＭＯ３ＦＥＴＩがオンし始めＭＯ３ＦＥＴＩ
のオン電圧が低下するとともにＭＯＳＦＥＴ５の基板電
位が低下し、そのゲートしきい値電圧が低下してＭＯＳ
ＦＥＴ５はオンする。このため、ＭＯＳ Ｆ ＥＴ ４
はオフし、それ以上ゲート電流がバイパスされることが
ない、したがって、正常オン状態では、ＭＯ３ＦＥＴＩ
のゲート電圧は端子１３に印加された電圧と一致する。
ＯＳＦＥＴ４によってバイパスされるか、ゲート電位の
上昇によりＭＯ３ＦＥＴＩがオンし始めＭＯ３ＦＥＴＩ
のオン電圧が低下するとともにＭＯＳＦＥＴ５の基板電
位が低下し、そのゲートしきい値電圧が低下してＭＯＳ
ＦＥＴ５はオンする。このため、ＭＯＳ Ｆ ＥＴ ４
はオフし、それ以上ゲート電流がバイパスされることが
ない、したがって、正常オン状態では、ＭＯ３ＦＥＴＩ
のゲート電圧は端子１３に印加された電圧と一致する。
ただし、ＭＯＳＦＥＴ４のしきい値電圧をＭＯ３ＦＥＴ
Ｉのしきい値電圧より高く設定することにより、オン当
初のゲート充電電流のバイパス効果をなくすることかで
きる。
Ｉのしきい値電圧より高く設定することにより、オン当
初のゲート充電電流のバイパス効果をなくすることかで
きる。
次に負荷短絡が発生し、出力素子ｌに印加される電圧が
上昇すると、ＭＯＳＦＥＴ５の基板電位が上昇するため
そのゲートしきい値電圧が上昇してＭＯＳＦＥＴ５はオ
フし、ＭＯＳＦＥＴ４がオンする。このため、ＭＯ３Ｆ
ＥＴＩのゲート電位はゲート抵抗２およびＭＯＳ Ｆ
ＥＴ ４のオン抵抗で分圧した値まで低下するか、ある
いはＭＯＳＦＥＴ４が活性領域で動作する様に設計した
場合はＭＯＳＦＥＴ４の飽和電流によるゲート抵抗２に
よる電圧降下分だけ低下し、短絡時の短絡電流を低減す
ることができる。そのため、負荷短絡時に出力素子で発
生するロスが低下し、素子破壊までの時間が長くなるた
め、通常用いられる低速の保護回路でも素子を負荷短絡
から保護することができる。
上昇すると、ＭＯＳＦＥＴ５の基板電位が上昇するため
そのゲートしきい値電圧が上昇してＭＯＳＦＥＴ５はオ
フし、ＭＯＳＦＥＴ４がオンする。このため、ＭＯ３Ｆ
ＥＴＩのゲート電位はゲート抵抗２およびＭＯＳ Ｆ
ＥＴ ４のオン抵抗で分圧した値まで低下するか、ある
いはＭＯＳＦＥＴ４が活性領域で動作する様に設計した
場合はＭＯＳＦＥＴ４の飽和電流によるゲート抵抗２に
よる電圧降下分だけ低下し、短絡時の短絡電流を低減す
ることができる。そのため、負荷短絡時に出力素子で発
生するロスが低下し、素子破壊までの時間が長くなるた
め、通常用いられる低速の保護回路でも素子を負荷短絡
から保護することができる。
第３図は第１図の回路の主要素子を一つの半導体基体内
に構成した半導体装置を示す、第１図の回路の各素子に
対応する部分には、第１図と同一の符号が付されている
。この半導体基体は、ｎ０シリコン基板３１上に積層し
たｎ−エピタキシャル層３２を有し、その層３２にｎチ
ャネルたて型ＭＯ３ＦＥＴＩのチャネル領域となるｐｓ
Ｊｌ域３３およびｎ゛ソース領域３４が形成されている
。また層３２にはｐウェル３５内にｎチャネル横型ＭＯ
ＳＦＥＴ４のｎ゛ソース領域３６．ドレイン領域３７お
よびｐチャネル横型ＭＯＳＦＥＴ５のｐ型ソース領域３
８、ドレイン領域３９が形成されている。基体表面には
ゲート酸化膜を介して、ＭＯ３ＦＥＴＩのゲート電極４
１Ｍ０３ＦＥＴ４のゲート電極４２．ＭＯＳＦＥＴ５の
ゲート電極４３が形成され、またＭＯ３ＦＥＴＩのソー
ス電極４４．ドレイン電極４５．ＭＯＳＦＥＴ４のソー
ス電極４６． ドレイン電極４７．ＭＯＳＦＥＴ５の
ソース電極４８．ドレイン電極４９が設けられている。
に構成した半導体装置を示す、第１図の回路の各素子に
対応する部分には、第１図と同一の符号が付されている
。この半導体基体は、ｎ０シリコン基板３１上に積層し
たｎ−エピタキシャル層３２を有し、その層３２にｎチ
ャネルたて型ＭＯ３ＦＥＴＩのチャネル領域となるｐｓ
Ｊｌ域３３およびｎ゛ソース領域３４が形成されている
。また層３２にはｐウェル３５内にｎチャネル横型ＭＯ
ＳＦＥＴ４のｎ゛ソース領域３６．ドレイン領域３７お
よびｐチャネル横型ＭＯＳＦＥＴ５のｐ型ソース領域３
８、ドレイン領域３９が形成されている。基体表面には
ゲート酸化膜を介して、ＭＯ３ＦＥＴＩのゲート電極４
１Ｍ０３ＦＥＴ４のゲート電極４２．ＭＯＳＦＥＴ５の
ゲート電極４３が形成され、またＭＯ３ＦＥＴＩのソー
ス電極４４．ドレイン電極４５．ＭＯＳＦＥＴ４のソー
ス電極４６． ドレイン電極４７．ＭＯＳＦＥＴ５の
ソース電極４８．ドレイン電極４９が設けられている。
さらに、横型ＭＯＳ Ｆ ＥＴ ４の分離のためにｐウ
ェル５１および分離用ゲート電極５２が形成されている
。各ゲート電極と基板の間にはゲート酸化＠４０が介在
しているが、ＭＯＳＦＥＴ５のゲート電極４３の下には
、ゲートしきい値の基板電位依存性を大きくするために
約５０００人の厚さのゲート酸化膜４１が介在している
。基体上の各ゲート電極およびソース、ドレイン電極は
、配線により第１図の回路にしたがって接続される。こ
のうち、ダイオード３は、基体上にＳＯ■技術を用いて
形成することができる。しかし、各ＭＯ３ＦＥＴ４゜５
を出力素子１と別の個別素子にしてもよい、その場合、
ＭＯＳＦＥＴ５には４端子ＭＯ３ＦＥＴを用いる。
ェル５１および分離用ゲート電極５２が形成されている
。各ゲート電極と基板の間にはゲート酸化＠４０が介在
しているが、ＭＯＳＦＥＴ５のゲート電極４３の下には
、ゲートしきい値の基板電位依存性を大きくするために
約５０００人の厚さのゲート酸化膜４１が介在している
。基体上の各ゲート電極およびソース、ドレイン電極は
、配線により第１図の回路にしたがって接続される。こ
のうち、ダイオード３は、基体上にＳＯ■技術を用いて
形成することができる。しかし、各ＭＯ３ＦＥＴ４゜５
を出力素子１と別の個別素子にしてもよい、その場合、
ＭＯＳＦＥＴ５には４端子ＭＯ３ＦＥＴを用いる。
第４図は本発明の別の実施例の回路で、出力素子をｎチ
ャネルＩＧＢＴにした例であり、第１゜第２図と共通の
部分には同一の符号が付されている。ｎチャネルＩ Ｇ
ＥＴは、第３図に示したようなれチャネルたて型ＭＯ３
ＦＥＴＩのドレイン側にｐｔｆｌ域を付加した構造であ
るため、同一半導体基体にｐチャネル横型ＭＯＳ Ｆ
ＥＴ ５を形成した場合には、図に示すように等価回路
的にＩ ＧＥＴ７のドレインとｐチャネルＭＯ３ＦＥＴ
５の基板領域間に順方向にダイオード８が接続された形
となるが、全く同様の動作が得られる。
ャネルＩＧＢＴにした例であり、第１゜第２図と共通の
部分には同一の符号が付されている。ｎチャネルＩ Ｇ
ＥＴは、第３図に示したようなれチャネルたて型ＭＯ３
ＦＥＴＩのドレイン側にｐｔｆｌ域を付加した構造であ
るため、同一半導体基体にｐチャネル横型ＭＯＳ Ｆ
ＥＴ ５を形成した場合には、図に示すように等価回路
的にＩ ＧＥＴ７のドレインとｐチャネルＭＯ３ＦＥＴ
５の基板領域間に順方向にダイオード８が接続された形
となるが、全く同様の動作が得られる。
なお、本発明は以上の実施例の各ＭＯＳ Ｆ ＥＴある
いはＩＧＢＴのチャネルを逆の導電型にし、ダイオード
を逆向きにすることによっても実施できる。
いはＩＧＢＴのチャネルを逆の導電型にし、ダイオード
を逆向きにすることによっても実施できる。
本発明によれば、負荷短絡を素子を流れる過電流によっ
て検出するのではなく、電流検出用ＭＯ３ＦＥＴの基板
電位を出力素子の一生電極と共通にしてそのゲートしき
い値の変化を利用して素子に印加された電圧によって検
出することにより、負荷短絡でない過電流時には短絡保
護回路が動作しないため、短時間に定格以上の電流を流
す必要のある用途に対しても支障なく短絡保護を行うこ
とが可能になった。
て検出するのではなく、電流検出用ＭＯ３ＦＥＴの基板
電位を出力素子の一生電極と共通にしてそのゲートしき
い値の変化を利用して素子に印加された電圧によって検
出することにより、負荷短絡でない過電流時には短絡保
護回路が動作しないため、短時間に定格以上の電流を流
す必要のある用途に対しても支障なく短絡保護を行うこ
とが可能になった。
第１図は本発明の一実施例の半導体装置の回路図、第２
図は従来の半導体装置の回路図、第３図は第１図の回路
の主要素子を一つの半導体基体内に構成した半導体装置
の断面図、第４図は本発明の別の実施例の半導体装置の
断面図である。 に出力ＭＯＳ Ｆ ＥＴ、３：ダイオード、４：ゲート
放電用ＭＯ３ＦＥＴ、５ Ｆ電力検出用ＭＯ３ＦＥＴ、
６ ：分圧抵抗、７：出力Ｉ ＧＢＴ、１１：ソース端
子、１２ニドレイン端子、１３：ゲート端子、−９
図は従来の半導体装置の回路図、第３図は第１図の回路
の主要素子を一つの半導体基体内に構成した半導体装置
の断面図、第４図は本発明の別の実施例の半導体装置の
断面図である。 に出力ＭＯＳ Ｆ ＥＴ、３：ダイオード、４：ゲート
放電用ＭＯ３ＦＥＴ、５ Ｆ電力検出用ＭＯ３ＦＥＴ、
６ ：分圧抵抗、７：出力Ｉ ＧＢＴ、１１：ソース端
子、１２ニドレイン端子、１３：ゲート端子、−９
Claims (1)
- １）二つの主電極間に流れる電流をゲートに印加される
電圧により制御する出力素子とその素子の第一の主電極
にドレイン電極が接続される第一のＭＯＳＦＥＴおよび
ソース電極が接続される第二のＭＯＳＦＥＴとを備え、
出力素子の第一の主電極が第一のＭＯＳＦＥＴのゲート
電極と接続され、出力素子のゲート電極が分圧抵抗を介
して第一のＭＯＳＦＥＴのソース電極と、また出力素子
をオンするためにそのゲートに印加される電圧に対して
順方向のダイオードを介して第二のＭＯＳＦＥＴのドレ
イン電極と共通に接続され、第一のＭＯＳＦＥＴのソー
ス電極が第二のＭＯＳＦＥＴのゲート電極に接続され、
かつ出力素子の第二の主電極の電位と第一のＭＯＳＦＥ
Ｔの基板電位が共通であることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053065A JPH03254154A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053065A JPH03254154A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03254154A true JPH03254154A (ja) | 1991-11-13 |
Family
ID=12932433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053065A Pending JPH03254154A (ja) | 1990-03-05 | 1990-03-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03254154A (ja) |
-
1990
- 1990-03-05 JP JP2053065A patent/JPH03254154A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
| US7576964B2 (en) | Overvoltage protection circuit of output MOS transistor | |
| US4994904A (en) | MOSFET having drain voltage detection function | |
| JP2731119B2 (ja) | 半導体パワー素子およびその遮断回路 | |
| EP0717497A2 (en) | Compounded power MOSFET | |
| US5115369A (en) | Avalanche stress protected semiconductor device having variable input impedance | |
| JP3164065B2 (ja) | 半導体装置 | |
| US5221850A (en) | Conductivity-modulating mosfet | |
| JPH0666472B2 (ja) | 過電流保護機能を備えたｍｏｓｆｅｔ | |
| JP2874583B2 (ja) | 半導体装置の入力保護回路 | |
| SK31196A3 (en) | A.c. controller | |
| JPH0888323A (ja) | 半導体集積回路装置 | |
| US5005061A (en) | Avalanche stress protected semiconductor device having variable input impedance | |
| EP1168449B1 (en) | Two-terminal semiconductor overcurrent limiter | |
| US6778366B2 (en) | Current limiting protection circuit | |
| US5739571A (en) | Semiconductor device having protection device for preventing the electrostatic breakdown of output buffer MOSFETs | |
| JPS63229757A (ja) | 半導体装置 | |
| JP3663258B2 (ja) | 制御回路内蔵絶縁ゲート型半導体装置 | |
| JP3182848B2 (ja) | 半導体装置 | |
| JP3498694B2 (ja) | 光応答型半導体スイッチ | |
| JP2780289B2 (ja) | 半導体装置 | |
| JP2002176347A (ja) | 過電流制限型半導体素子 | |
| JP3113929B2 (ja) | 過電流保護 | |
| JPH04132266A (ja) | 半導体装置 | |
| JP2001119283A (ja) | 半導体リレー |